TWI552948B - 半導體元件 - Google Patents

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Description

半導體元件
本發明係關於一種半導體元件；特別關於一種具有超晶格堆疊的半導體元件。
氮化物半導體之特性在於它們的高飽和電子速度及寬能帶間隙，因此氮化物半導體除了應用在發光半導體元件上，已經廣泛地應用於高崩潰電壓、高功率輸出的化合物半導體元件。例如，在氮化鎵(GaN)高電子遷移率電晶體(HEMT)中，GaN層及氮化鋁鎵(AlGaN)層依序磊晶成長在基板上，其中GaN層作為電子傳輸層(electron travel layer)，AlGaN層作為一電子供應層(electron supply layer)。AlGaN與GaN之間的晶格常數不同可以在AlGaN層中會產生應變，因而藉由壓電極性而產生高濃度之二維電子氣體(2DEG)。如此，GaN高電子遷移率電晶體適合應用於高輸出功率裝置。
本揭露一實施之半導體元件包含一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁(AlN)；以及一超晶格堆疊，設置於該初始層之上，該超晶格堆疊包含複數第一膜層以及複數第二膜層，該複數第一膜層與該複數第二膜層係交錯地堆疊在該初始層之上，其中該第一膜層及該第二膜層之一係一摻雜層，該第一膜層及該第二膜層之另一者實質上不含摻質，該摻雜層之摻質係選自由碳、鐵及其組合所組成之群組。
本揭露另一實施之半導體元件包含一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁(AlN)；以及一超晶格堆疊，設置於該初始層之上，該超晶格堆疊包含複數第一膜層、複數第二膜層以及至少一摻雜層，該複數第一膜層與該複數第二膜層係交錯地堆疊在該初始層之上，其中該至少一摻雜層係設置於該第一膜層及該第二膜層之一的內部，該摻雜層之摻質係選自由碳、鐵及其組合所組成之群組。
在本揭露一實施例中，半導體元件藉由在超晶格堆疊之至少一膜層植入摻質而形成摻雜層，降低超晶格堆疊的導電度(亦即增加超晶格堆疊的絕緣度)，進而有效地提昇半導體元件之崩潰電壓。相較於不具有摻質之膜層，具有摻質之膜層的結晶度及粗糙度較差；本揭露之半導體元件在具有摻質之膜層的上方，磊晶成長不具有摻質之膜層；由於不具有摻質之膜層可以維持相對較佳之結晶度、粗糙度，藉以修復磊晶層之結晶度、粗糙度。申言之，本揭露之超晶格堆疊在摻雜層(具有摻質因而結晶 度及粗糙度較差)的上方磊晶成長不具有摻質之膜層，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之摻雜層。如此，本揭露之技術交錯地磊晶成長不具有摻質之膜層及具有摻質之摻雜層，提昇半導體元件之崩潰電壓(由具有摻質之膜層予以實現)，且一併兼顧半導體元件之結晶度、粗糙度(由不具有摻質之膜層予以實現)。
在半導體元件之超晶格堆疊的膜層植入摻質增加半導體元件之整體翹曲(bowing)；然而，過度翹曲易於導致製造半導體元件之晶圓破裂；在本揭露之實施例中，半導體元件藉由在具有摻質之摻雜層之間，***不具有摻質之膜層，避免超晶格堆疊全部由具有摻質之摻雜層構成，因此半導體元件之整體翹曲現象得以減緩。此外，超晶格堆疊之膜層的鎵濃度亦增加半導體元件之整體翹曲；在本揭露之實施例中，由於鋁濃度增加(鎵濃度減少)可以減緩半導體元件之整體翹曲，半導體元件藉由在鎵濃度較高之膜層之間，***鋁濃度較高之膜層，藉以減緩膜層的鎵產生的翹曲現象，因此半導體元件之整體翹曲問題得以減緩。
因此，本揭露之半導體元件的超晶格堆疊交錯地磊晶成長第一膜層及第二膜層，除了提昇半導體元件之崩潰電壓，且一併兼顧半導體元件之整體翹曲，避免在完成磊晶製程後的冷卻過程，製造半導體元件之晶圓因過度翹曲而破裂。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申 請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10‧‧‧半導體元件
11‧‧‧基板
13‧‧‧初始層
13‧‧‧初始層
20‧‧‧緩衝堆疊
21‧‧‧基層
23‧‧‧摻雜層
31‧‧‧電子輸送層
33‧‧‧電子供應層
50‧‧‧堆疊單元
51A‧‧‧第一基層
51B‧‧‧第二基層
51C‧‧‧第三基層
53A‧‧‧第一摻雜層
53B‧‧‧第二摻雜層
100‧‧‧超晶格堆疊
100A‧‧‧超晶格堆疊
100B‧‧‧超晶格堆疊
100C‧‧‧超晶格堆疊
100D‧‧‧超晶格堆疊
100E‧‧‧超晶格堆疊
121‧‧‧第一膜層
123‧‧‧第二膜層
131‧‧‧第一膜層
133‧‧‧第二膜層
141‧‧‧第一膜層
143‧‧‧第二膜層
145‧‧‧摻雜層
151‧‧‧第一膜層
153‧‧‧第二膜層
155‧‧‧摻雜層
161‧‧‧第一膜層
163‧‧‧第二膜層
165‧‧‧摻雜層
200‧‧‧緩衝堆疊
200A‧‧‧緩衝堆疊
200B‧‧‧緩衝堆疊
200C‧‧‧緩衝堆疊
第1圖例示本揭露一實施例之半導體元件的剖示圖。
第2圖例示本揭露一實施例之超晶格堆疊的剖示圖。
第3圖例示本揭露一實施例之半導體元件的摻質之濃度變化。
第4圖例示本揭露一實施例之超晶格堆疊的剖示圖。
第5圖例示本揭露一實施例之超晶格堆疊的剖示圖。
第6圖例示本揭露一實施例之超晶格堆疊的剖示圖。
第7圖例示本揭露一實施例之超晶格堆疊的剖示圖。
第8圖例示本揭露一實施例之緩衝堆疊的剖示圖。
第9圖例示本揭露一實施例之緩衝堆疊的剖示圖。
第10圖例示本揭露一實施例之緩衝堆疊的剖示圖。
為了使具有通常知識者能徹底地瞭解本發明，將在 下列的描述中提出詳盡的步驟及結構。顯然地，本發明的實現並未限定於相關領域之具有通常知識者所熟習的特殊細節。另一方面，眾所周知的結構或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他實施例中，且本發明的範圍不受限定，其以後附的申請專利範圍為準。
第1圖例示本揭露一實施例之半導體元件10的剖示圖。在本揭露一實施例中，半導體元件10包含一基板11、一初始層13，設置於基板11之上；一超晶格堆疊100，設置於初始層13之上。在本揭露一實施例中，半導體元件10另包含一緩衝堆疊200，設置於初始層13與超晶格堆疊100之間；一電子輸送層31以及一電子供應層33，設置於超晶格堆疊100之上。
在本揭露一實施例中，基板11係一矽基板或具有矽表面之基板，例如Si(111)、Si(100)、Si(110)、紋理矽表面(textured Si surface)、絕緣層上覆矽(Silicon on insulation，SOI)、藍寶石上覆矽(Silicon on sapphire，SOS)、鍵合於其它材料(AlN、鑽石或其它多晶材料)之矽晶圓。可用於取代Si基板的基板包括SiC基板、藍寶石基板、GaN基板以及GaAs基板。基板可為半絕緣性基板或導電性基板。
在本揭露一實施例中，初始層13係設置於基板11之上，且包含氮化鋁。在本揭露一實施例中，初始層13係以磊晶技術成長在具有(111)平面之上表面的Si基板上，具有大約200奈米 的厚度。AlN的磊晶生長係以三甲胺氣體(TMA)與氨氣(NH3)的混合氣體係作為反應氣體，在Si基板上形成初始層13。初始層13之碳(Carbon)濃度實質小於1E16/cm3。
在本揭露一實施例中，介於電子輸送層31與電子供應層33之間的邊界附近係產生二維電子氣體，其中半導體元件10係以化合物半導體(此處為GaN)與電子供應層5之化合物半導體(此處為AlGaN)之間的材料異質間因自發極化與壓電極化而產生二維電子氣體。
第2圖例示本揭露一實施例之超晶格堆疊100A的剖示圖，超晶格堆疊100A可作為第1圖之超晶格堆疊100。在本揭露一實施例中，超晶格堆疊100A包含複數第一膜層121以及複數第二膜層123，第一膜層121與第二膜層123係交錯地堆疊在緩衝堆疊200之上，其中第一膜層121係一摻雜層，摻雜層之摻質係選自由碳、鐵及其組合所組成之群組，第二膜層123實質上不含摻質(碳或鐵)。在本揭露一實施例中，第一膜層121包含氮化鋁鎵(AlxGa1-xN)，第二膜層123包含氮化鋁鎵(AlyGa1-yN)，其中第一膜層121之鋁濃度不同於第二膜層123之鋁濃度，亦即X不等Y；此外，X及Y二者均介於0與1之間(但不包含0和1)。在本揭露一實施例中，第一膜層121包含氮化鋁(AlN)，第二膜層123包含氮化鋁鎵(AlyGa1-yN)，亦即X等於1，Y介於0與0.35之間(但不包含0和0.35)。在本揭露一實施例中，第一膜層121包含氮化鋁(AlN)，第二膜層123包含氮化鎵(GaN)，亦即X等於1，Y等於0。
第3圖例示本揭露一實施例之超晶格堆疊的摻質之濃度變化。在本揭露一實施例中，摻質之濃度在超晶格堆疊100A中係呈非連續性變化，例如呈δ變化，如第3圖所示。在本揭露一實施例中，超晶格堆疊100A之二層摻雜層的摻質之濃度可以維持實質相同(例如第3圖)、逐漸增加、或逐漸減少。在本揭露一實施例中，第一膜層121(摻雜層)之摻質的濃度高於其它區域(例如，第二膜層123)之摻質的濃度；從第二膜層123到第一膜層121，摻質之濃度增加；從第一膜層121到第二膜層123，摻質之濃度減少。在本揭露一實施例中，第一膜層121之摻質的濃度介於1E17/cm3至1E20/cm3，第一膜層121(摻雜層)以外區域(例如第二膜層123)之摻質的濃度小於1E17/cm3。
在本揭露一實施例中，半導體元件藉由將超晶格堆疊100A之至少一膜層植入摻質而形成摻雜層，降低超晶格堆疊100A的導電度(亦即增加超晶格堆疊100A的絕緣度)，進而有效地提昇半導體元件之崩潰電壓。相較於不具有摻質之第二膜層123，具有摻質之摻雜層(第一膜層121)的結晶度及粗糙度較差。本揭露之半導體元件在具有摻質之摻雜層(第一膜層121)的上方，磊晶成長不具有摻質之第二膜層123；由於第二膜層123不具有摻質，因此可以維持相對較佳之結晶度、粗糙度，藉以修復磊晶層之結晶度、粗糙度。申言之，本揭露之技術在摻雜層(第一膜層121具有摻質因而結晶度及粗糙度較差)的上方磊晶成長不具有摻質之第二膜層123，藉以修復及提升磊晶層之結晶度、粗糙度 之後，再磊晶成長另一層具有摻質之摻雜層(第一膜層121)。如此，本揭露之技術交錯地磊晶成長第二膜層123(不具有摻質)及第一膜層121(具有摻質)，提昇半導體元件之崩潰電壓(由具有摻質之第一膜層121予以實現)，且一併兼顧半導體元件之結晶度、粗糙度(由不具有摻質之第二膜層123予以實現)。
在半導體元件之超晶格堆疊100A的膜層植入摻質增加半導體元件之整體翹曲(bowing)；然而，過度翹曲易於導致製造半導體元件之晶圓破裂。在本揭露之實施例中，半導體元件藉由在具有摻質之摻雜層(第一膜層121)之間，***不具有摻質之第二膜層123，避免超晶格堆疊100A全部由具有摻質之摻雜層(第一膜層121)構成，因此半導體元件之整體翹曲問題得以減緩。此外，超晶格堆疊100A之膜層的鎵濃度亦增加半導體元件之整體翹曲。在本揭露之實施例中，由於鋁濃度增加(鎵濃度減少)可以減緩半導體元件之整體翹曲，半導體元件可藉由在鎵濃度較高之膜層之間，***有鋁濃度較高之膜層，藉以減緩膜層的鎵產生的翹曲現象，因此半導體元件之整體翹曲問題得以減緩。
因此，本揭露之半導體元件的超晶格堆疊100A交錯地磊晶成長第一膜層121及第二膜層123，除了提昇半導體元件之崩潰電壓，且一併兼顧半導體元件之整體翹曲，避免在完成磊晶製程後的冷卻過程，製造半導體元件之晶圓因過度翹曲而破裂。
第4圖例示本揭露一實施例之超晶格堆疊100B的剖示圖，超晶格堆疊100B可作為第1圖之超晶格堆疊100。在第4圖所 示之實施例中，與第2圖之超晶格堆疊100A相同之技術說明將不予贅述。在本揭露一實施例中，超晶格堆疊100B包含複數第一膜層131以及複數第二膜層133，第一膜層131與第二膜層133係交錯地堆疊在緩衝堆疊200之上，其中第二膜層133係一摻雜層，摻雜層之摻質係選自由碳、鐵及其組合所組成之群組，第一膜層131實質上不含摻質(碳或鐵)。相較於第2圖之超晶格堆疊100A在第一膜層121植入摻質，第4圖之超晶格堆疊100B在第二膜層133植入摻質。
第5圖例示本揭露一實施例之超晶格堆疊100C的剖示圖，超晶格堆疊100C可作為第1圖之超晶格堆疊100。在第5圖所示之實施例中，與第2圖之超晶格堆疊100A相同之技術說明將不予贅述。在本揭露一實施例中，超晶格堆疊100C包含複數第一膜層141、複數第二膜層143以及至少一摻雜層145，第一膜層141與第二膜層143係交錯地堆疊在緩衝堆疊200之上，其中摻雜層145係設置於第二膜層143的內部，摻雜層145之摻質係選自由碳、鐵及其組合所組成之群組，第一膜層141實質上不含摻質(碳或鐵)。相較於第4圖之超晶格堆疊100A在第二膜層123之全部區域植入摻質，第5圖之超晶格堆疊100C在第二膜層143之局部區域植入摻質而形成摻雜層145。
第6圖例示本揭露一實施例之超晶格堆疊100D的剖示圖，超晶格堆疊100D可作為第1圖之超晶格堆疊100。在第6圖所示之實施例中，與第2圖之超晶格堆疊100A相同之技術說明將不予 贅述。在本揭露一實施例中，超晶格堆疊100D包含複數第一膜層151、複數第二膜層153以及至少一摻雜層155，第一膜層151與第二膜層153係交錯地堆疊在緩衝堆疊200之上，其中摻雜層155係設置於第一膜層151的內部，摻雜層155之摻質係選自由碳、鐵及其組合所組成之群組，第二膜層153實質上不含摻質(碳或鐵)。相較於第2圖之超晶格堆疊100A在第一膜層121之全部區域植入摻質，第6圖之超晶格堆疊100D在第一膜層151之局部區域植入摻質而形成摻雜層155。
第7圖例示本揭露一實施例之超晶格堆疊100E的剖示圖，超晶格堆疊100E可作為第1圖之超晶格堆疊100。在第7圖所示之實施例中，與第2圖之超晶格堆疊100A相同之技術說明將不予贅述。在本揭露一實施例中，超晶格堆疊100E包含複數第一膜層161、複數第二膜層163以及至少一摻雜層165，第一膜層161與第二膜層163係交錯地堆疊在緩衝堆疊200之上，其中摻雜層165係設置於第一膜層161及第二膜層163的內部，摻雜層之摻質係選自由碳、鐵及其組合所組成之群組。相較於第5圖之超晶格堆疊100C(在第二膜層之中形成一摻雜層)或第6圖之超晶格堆疊100D(在第一膜層之中形成一摻雜層)，第7圖之超晶格堆疊100E在第一膜層161與第二膜層163二者之內中各形成至少一摻雜層165。
第8圖例示本揭露一實施例之緩衝堆疊200A的剖示圖，緩衝堆疊200A可作為第1圖之緩衝堆疊200。在本揭露一實施例中，緩衝堆疊200A包含至少一摻雜層23，設置於相鄰二層基層 21之間。在本揭露一實施例中，緩衝堆疊200A包含複數基層21及複數摻雜層23，交錯地堆疊在初始層13之上。在本揭露一實施例中，基層21包含氮化鋁鎵(AlGaN)，摻雜層23包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)。摻雜層23之摻質係碳或鐵，基層21實質上不含摻質(碳或鐵)。在本揭露一實施例中，摻雜層23可為C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本揭露一實施例中，摻雜層23之厚度介於10埃至1微米之間，摻雜層23與基層21之厚度比例係介於0.001至1.0之間。在本揭露一實施例中，摻雜層23之摻質的濃度介於1E17/cm3至1E20/cm3，基層21之摻質的濃度小於1E17/cm3。
在本揭露一實施例中，緩衝堆疊200包含4層基層21，其中基層21之鋁濃度由下而上分別為x1、x2、x3、x4，鎵濃度由下而上分別為1-x1、1-x2、1-x3、1-x4，其中濃度之關係可為x1>x2>x3>x4。換言之，緩衝堆疊200之基層21的鋁濃度由下而上漸減且鎵濃度由下而上漸增。
在本揭露一實施例中，摻雜層23之的鋁濃度由下而上分別為y1、y2、y3；其中鋁濃度之關係可為y1=y2=y3、y1≠y2≠y3、y1>y2>y3或y1<y2<y3。在本揭露一實施例中，x4<y3<x3<y2<x2<y1<x1。
在本揭露一實施例中，緩衝堆疊200包含4層基層21及3層摻雜層23。4層基層21之厚度由下而上分別為da1、da2、da3、da4；其中厚度之關係可為da1=da2=da3=da4、da1≠da2≠da3≠da4、 da1>da2>da3>da4或da1<da2<da3<da4。3層摻雜層23之厚度由下而上分別為dc1、dc2、dc3，其中厚度之關係可為dc1=dc2=dc3、dc1≠dc2≠dc3、dc1>dc2>dc3或dc1<dc2<dc3。
在本揭露一實施例中，緩衝堆疊200之底部係以不具有摻質之基層21接觸初始層13；緩衝堆疊200之頂部係以不具有摻質之基層21接觸電子輸送層31。換言之，半導體元件之緩衝堆疊200並未以具有摻質之摻雜層23接觸初始層13及電子輸送層31。
在本揭露一實施例中，摻質之濃度在緩衝堆疊200中係呈非連續性變化，例如呈δ變化，如第3圖所示。在本揭露一實施例中，緩衝堆疊200之三層摻雜層23的摻質之濃度可以維持實質相同(例如第3圖)、逐漸增加、或逐漸減少。在本揭露一實施例中，摻雜層23之摻質的濃度高於摻雜層23以外區域之摻質的濃度；從基層21到摻雜層23，摻質之濃度增加；從摻雜層23到基層21，摻質之濃度減少。
在本揭露之實施例中，半導體元件藉由在緩衝堆疊200之中***具有摻質的摻雜層23，降低緩衝堆疊200的導電度(亦即增加緩衝堆疊200的絕緣度)，進而有效地提昇半導體元件之崩潰電壓。相較於不具有摻質之基層21，具有摻質之摻雜層23的結晶度及粗糙度較差。為了解決具有摻質之摻雜層23的結晶度及粗糙度問題，本揭露之半導體元件在具有摻質之摻雜層23的上方，磊晶成長不具有摻質之基層21，藉以修復磊晶層之結晶度、粗糙度(基層21不具有摻質，因此可以維持相對較佳之結晶度、粗糙 度)。申言之，本揭露之技術在摻雜層23(具有摻質因而結晶度及粗糙度較差)的上方磊晶成長不具有摻質之基層21，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之摻雜層23。如此，本揭露之技術交錯地磊晶成長基層21(不具有摻質)及摻雜層23(具有摻質)，提昇半導體元件之崩潰電壓(由具有摻質之摻雜層23予以實現)，且一併兼顧半導體元件之結晶度、粗糙度(由不具有摻質之基層21予以實現)。
在半導體元件之緩衝堆疊200A的膜層植入摻質增加半導體元件之整體翹曲(bowing)；然而，過度翹曲導致製造半導體元件之晶圓破裂。在本揭露之實施例中，半導體元件藉由在具有摻質之摻雜層23之間，***不具有摻質之基層21，避免緩衝堆疊200A全部由具有摻質之摻雜層23構成，因此半導體元件之整體翹曲問題得以減緩。
因此，本揭露之技術交錯地磊晶成長基層21(不具有摻質)及摻雜層23(具有摻質)，除了提昇半導體元件之崩潰電壓，且一併兼顧半導體元件之整體翹曲，避免在完成磊晶製程後的冷卻過程，半導體元件因過度翹曲而破裂。
第9圖例示本揭露另一實施例之緩衝堆疊200B的剖示圖，緩衝堆疊200B可作為第1圖之緩衝堆疊200。在第9圖所示之實施例中，與第8圖之緩衝堆疊200A相同之技術內容將不予贅述。在本揭露之實施例中，緩衝堆疊200B可包含至少一堆疊單元50。在本揭露一實施例中，堆疊單元50包含一第一基層51A、一第一摻 雜層53A、一第二基層51B，第一摻雜層53A夾置於第一基層51A及第二基層51B之間，亦即第一摻雜層53A設置於堆疊單元50之內部。
相較於第8圖之緩衝堆疊200A採用基層21及摻雜層23的交錯膜層結構實現緩衝堆疊，第9圖之緩衝堆疊200B採用三明治膜層結構的堆疊單元50實現緩衝堆疊。在本揭露之一實施例中，各堆疊單元50包含一第一基層51A、一第一摻雜層53A及一第二基層51B，第一基層51A及第二基層51B包含氮化鋁鎵，第一摻雜層53A包含氮化鋁鎵或氮化硼鋁鎵，第一摻雜層53A夾置於第一基層51A及第二基層51B之間，第一基層51A及第二基層51B的鋁濃度實質相同，第一摻雜層53A之摻質係碳或鐵，第一基層51A及第二基層51B實質上不含摻質(碳或鐵)。在本揭露一實施例中，第一摻雜層53A可為C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本揭露一實施例中，堆疊單元50之第一摻雜層53A之厚度介於10埃至1微米之間，第一摻雜層53A與第一基層51A(第二基層51B)之厚度比例係介於0.001至1.0之間。在本揭露一實施例中，第一摻雜層53A之摻質的濃度介於1E17/cm3至1E20/cm3，第一基層51A(第二基層51B)之摻質的濃度小於1E17/cm3。
在本揭露一實施例中，緩衝堆疊200B包含4個堆疊單元50，第一基層51A與第二基層51B之組成實質相同，鋁濃度由下而上分別為x1、x2、x3、x4，鎵濃度由下而上分別為1-x1、1-x2、1-x3、1-x4；其中濃度之關係可為x1>x2>x3>x4。換言之，堆疊單 元50之4層第一基層51A(第二基層51B)的鋁濃度由下而上漸減且鎵濃度由下而上漸增。在本揭露一實施例中，4層第一摻雜層53A的鋁濃度由下而上分別為y1、y2、y3、y4；其中鋁濃度之關係可為y1=y2=y3=y4、y1≠y2≠y3≠y4、y1>y2>y3>y4或y1<y2<y3<y4。
在本揭露一實施例中，緩衝堆疊200B包含4個堆疊單元50，第一基層51A與第二基層51B之厚度實質相同，厚度由下而上分別為da1、da2、da3、da4；其中厚度之關係可為da1=da2=da3=da4、da1≠da2≠da3≠da4、da1>da2>da3>da4或da1<da2<da3<da4；4層第一摻雜層53A之厚度由下而上分別為dc1、dc2、dc3、dc4，其中厚度之關係可為dc1=dc2=dc3=dc4、dc1≠dc2≠dc3≠dc4、dc1>dc2>dc3>dc4或dc1<dc2<dc3<dc4。
第10圖例示本揭露另一實施例之緩衝堆疊200C的剖示圖，緩衝堆疊200C可作為第1圖之緩衝堆疊200。在第10圖所示之實施例中，與第8圖之緩衝堆疊或第9圖之緩衝堆疊相同之技術內容將不予贅述。相較於第8圖之半導體元件採用複數個三明治膜層結構實現緩衝堆疊，第10圖之緩衝堆疊200C採用複數個5層膜層結構之堆疊單元70實現緩衝堆疊。
在本揭露之實施例中，半導體元件之堆疊單元70除了第一基層51A、第一摻雜層53A、第二基層51B之外，另包含一第二摻雜層53B、一第三基層51C，該第二摻雜層53B夾置於該第二基層51B及該第三基層51C之間。
在本揭露之實施例中，該第三基層51C包含氮化鋁 鎵；第二摻雜層53B包含氮化鋁鎵或氮化硼鋁鎵。在本揭露一實施例中，第二摻雜層53B之摻質係碳或鐵，可為C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。在各堆疊單元70之中，該第一基層51A、該第二基層51B及該第三基層51C的鋁濃度實質相同，實質上不含摻質(碳或鐵)。
簡言之，第10圖之緩衝堆疊係在氮化鋁鎵(AlGaN)構成之基層之中，***二層摻雜層而實現緩衝堆疊，其中二層摻雜層之摻質濃度可以相同或不同。相對地，第5圖之緩衝堆疊200B可視為在氮化鋁鎵構成之基層之中，***一層摻雜層而實現緩衝堆疊。此外，第9圖之緩衝堆疊亦可選擇性地在氮化鋁鎵構成之基層之中，***三層或更多層之摻雜層而實現緩衝堆疊。
在本揭露一實施例中，半導體元件藉由將超晶格堆疊之至少一膜層(或一局部區域)植入摻質而形成摻雜層，降低超晶格堆疊的導電度(亦即增加超晶格堆疊的絕緣度)，進而有效地提昇半導體元件之崩潰電壓。相較於不具有摻質之膜層，具有摻質之膜層的結晶度及粗糙度較差。本揭露之半導體元件在具有摻質之膜層的上方，磊晶成長不具有摻質之膜層；由於不具有摻質之膜層可以維持相對較佳之結晶度、粗糙度，藉以修復磊晶層之結晶度、粗糙度。申言之，本揭露之技術在摻雜層(具有摻質因而結晶度及粗糙度較差)的上方磊晶成長不具有摻質之膜層，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之摻雜層。如此，本揭露之技術交錯地磊晶成長不具 有摻質之膜層及具有摻質之摻雜層，提昇半導體元件之崩潰電壓(由具有摻質之膜層予以實現)，且一併兼顧半導體元件之結晶度、粗糙度(由不具有摻質之膜層予以實現)。
在半導體元件之超晶格堆疊的膜層植入摻質增加半導體元件之整體翹曲(bowing)；然而，過度翹曲導致製造半導體元件之晶圓破裂。在本揭露之實施例中，半導體元件藉由在具有摻質之摻雜層之間，***不具有摻質之膜層，避免超晶格堆疊全部由具有摻質之摻雜層構成，因此半導體元件之整體翹曲問題得以減緩。此外，超晶格堆疊之膜層的鎵亦增加半導體元件之整體翹曲。在本揭露之實施例中，由於增加鋁濃度可以減緩半導體元件之整體翹曲，半導體元件藉由在鎵濃度較高之膜層之間，***鋁濃度較高之膜層，藉以減緩膜層的鎵產生的翹曲現象，因此半導體元件之整體翹曲問題得以減緩。
因此，本揭露之半導體元件的超晶格堆疊交錯地磊晶成長第一膜層及第二膜層，除了提昇半導體元件之崩潰電壓，且一併兼顧半導體元件之整體翹曲，避免在完成磊晶製程後的冷卻過程，製造半導體元件之晶圓因過度翹曲而破裂。
本揭露之技術內容及技術特點已揭示如上，然而本揭露所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本揭露所屬技術領域中具有通常知識者應瞭解，基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本揭露。因此，以下之申請專利範圍涵蓋此類製程、機台、製造、物質之成份、裝置、方法或步驟。
10‧‧‧半導體元件
11‧‧‧基板
13‧‧‧初始層
31‧‧‧電子輸送層
33‧‧‧電子供應層
100‧‧‧超晶格堆疊
200‧‧‧緩衝堆疊

Claims (25)

  1. 一種半導體元件，包括：一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁(AlN)；以及一超晶格堆疊，設置於該初始層之上，該超晶格堆疊包含複數第一膜層以及複數第二膜層，該複數第一膜層與該複數第二膜層係交錯地堆疊在該初始層之上，其中該第一膜層及該第二膜層之至少一者係包含摻質之一摻雜層，該第一膜層及該第二膜層之另一者實質上不含摻質，該摻雜層之摻質係選自由碳、鐵及其組合所組成之群組。
  2. 根據申請專利範圍第1項所述之半導體元件，其中該第一膜層包含氮化鋁鎵(AlxGa1-xN)或氮化鎵(AlN)，該第二膜層包含氮化鋁鎵(AlyGa1-yN)或氮化鎵(GaN)，X及Y介於0與1之間但不包含0和1，且X不等於Y。
  3. 根據申請專利範圍第1項所述之半導體元件，其中該第一膜層係該摻雜層，該第二膜層實質上不含碳或鐵。
  4. 根據申請專利範圍第1項所述之半導體元件，其中該第二膜層係該摻雜層，該第一膜層實質上不含碳或鐵。
  5. 根據申請專利範圍第1項所述之半導體元件，另包含一緩衝堆疊，設置於該超晶格堆疊與該初始層之間。
  6. 根據申請專利範圍第5項所述之半導體元件，其中該緩衝堆疊包含複數基層及至少一摻雜層，該至少一摻雜層設置於相鄰 二層基層之間，該基層包含氮化鋁鎵(AlGaN)，該摻雜層包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)，在該緩衝堆疊之中，該複數基層的鋁濃度漸減且鎵濃度漸增，該至少一摻雜層之摻質係碳或鐵，該複數基層實質上不含碳或鐵。
  7. 根據申請專利範圍第6項所述之半導體元件，包含複數摻雜層，該複數摻雜層與該複數基層係交錯地堆疊在該初始層之上。
  8. 根據申請專利範圍第1項所述之半導體元件，另包含複數個緩衝堆疊，設置於該超晶格堆疊與該初始層之間，其中至少一緩衝堆疊包含一第一基層、一第一摻雜層、一第二基層，該第一基層及該第二基層的鋁濃度實質相同，該第一摻雜層夾置於該第一基層及該第二基層之間，其中該第一基層及該第二基層包含氮化鋁鎵，該第一摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第一摻雜層之摻質係碳或鐵，該第一基層及該第二基層實質上不含碳或鐵。
  9. 根據申請專利範圍第8項所述之半導體元件，其中各緩衝堆疊包含該第一摻雜層，夾置於該第一基層及該第二基層之間。
  10. 根據申請專利範圍第8項所述之半導體元件，其中該至少一緩衝堆疊另包含一第二摻雜層及一第三基層，該第二摻雜層夾置於該第二基層及該第三基層之間。
  11. 根據申請專利範圍第10項所述之半導體元件，其中該第二摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第三基層實質上不含碳或鐵。
  12. 根據申請專利範圍第10項所述之半導體元件，其中在各緩衝 堆疊之中，該第一基層、該第二基層及該第三基層的鋁濃度實質相同。
  13. 一種半導體元件，包括：一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁(AlN)；以及一超晶格堆疊，設置於該初始層之上，該超晶格堆疊包含複數第一膜層、複數第二膜層以及至少一摻雜層，該複數第一膜層與該複數第二膜層係交錯地堆疊在該初始層之上，其中該至少一摻雜層係設置於該第一膜層及該第二膜層之一的內部，該摻雜層之摻質係選自由碳、鐵及其組合所組成之群組。
  14. 根據申請專利範圍第13項所述之半導體元件，其中該第一膜層包含氮化鋁鎵(AlxGa1-xN)或氮化鎵(AlN)，該第二膜層包含氮化鋁鎵(AlyGa1-yN)或氮化鎵(GaN)，X及Y介於0與1之間但不包含0和1，且X不等於Y。
  15. 根據申請專利範圍第13項所述之半導體元件，其中該至少一摻雜層係設置於該第一膜層的內部，該第二膜層實質上不含碳或鐵。
  16. 根據申請專利範圍第13項所述之半導體元件，其中該至少一摻雜層係設置於該第二膜層的內部，該第一膜層實質上不含碳或鐵。
  17. 根據申請專利範圍第13項所述之半導體元件，其中該至少一 摻雜層係設置於該第一膜層及該第二膜層的內部。
  18. 根據申請專利範圍第13項所述之半導體元件，另包含一緩衝堆疊，設置於該超晶格堆疊與該初始層之間。
  19. 根據申請專利範圍第18項所述之半導體元件，其中該緩衝堆疊包含複數基層及至少一摻雜層，該至少一摻雜層設置於相鄰二層基層之間，該基層包含氮化鋁鎵(AlGaN)，該摻雜層包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)，在該緩衝堆疊之中，該複數基層的鋁濃度漸減且鎵濃度漸增，該至少一摻雜層之摻質係碳或鐵，該複數基層實質上不含碳或鐵。
  20. 根據申請專利範圍第18項所述之半導體元件，包含複數摻雜層，該複數摻雜層與該複數基層係交錯地堆疊在該初始層之上。
  21. 根據申請專利範圍第13項所述之半導體元件，包含複數個緩衝堆疊，設置於該超晶格堆疊與該初始層之間，其中至少一緩衝堆疊包含一第一基層、一第一摻雜層、一第二基層，該第一基層的鋁濃度大於該第二基層的鋁濃度，該第一摻雜層夾置於該第一基層及該第二基層之間，其中該第一基層及該第二基層包含氮化鋁鎵，該第一摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第一摻雜層之摻質係碳或鐵，該第一基層及該第二基層實質上不含碳或鐵。
  22. 根據申請專利範圍第21項所述之半導體元件，其中各緩衝堆疊包含該第一摻雜層，夾置於該第一基層及該第二基層之間。
  23. 根據申請專利範圍第21項所述之半導體元件，其中該至少一緩衝堆疊另包含一第二摻雜層及一第三基層，該第二摻雜層 夾置於該第二基層及該第三基層之間。
  24. 根據申請專利範圍第23項所述之半導體元件，其中該第二摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第三基層實質上不含碳或鐵。
  25. 根據申請專利範圍第23項所述之半導體元件，其中在各緩衝堆疊之中，該第一基層、該第二基層及該第三基層的鋁濃度實質相同，該些緩衝堆疊的鋁濃度由下而上漸減。
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