TWI541946B - 半導體封裝件及其製法 - Google Patents

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TWI541946B
TWI541946B TW103138013A TW103138013A TWI541946B TW I541946 B TWI541946 B TW I541946B TW 103138013 A TW103138013 A TW 103138013A TW 103138013 A TW103138013 A TW 103138013A TW I541946 B TWI541946 B TW I541946B
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林畯棠
詹慕萱
賴昶存
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矽品精密工業股份有限公司
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件之製法，尤指一種提昇產能之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging,WLP)的技術。
如第1A至1E圖，係為習知晶圓級半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離型膠層(thermal release tape)11於一承載件10上。
接著，置放複數半導體元件12於該熱化離型膠層11上，該些半導體元件12具有相對之主動面12a與非主動面12b，各該主動面12a上均具有複數電極墊120，且各該主動面12a黏著於該熱化離型膠層11上。
如第1B圖所示，形成一封裝膠體13於該熱化離型膠層11上，以包覆該半導體元件12，且使該半導體元件12 之非主動面12b外露於該封裝膠體13。
如第1C圖所示，於該封裝膠體13及該半導體元件12之非主動面12b上藉由一結合層170貼覆一支撐件17，再烘烤該封裝膠體13以硬化該熱化離型膠層11而移除該熱化離型膠層11與該承載件10，使該半導體元件12之主動面12a外露。之後，固化(curing)該封裝膠體13。
如第1D圖所示，進行線路重佈層(Redistribution layer,RDL)製程，係形成一線路重佈結構14於該封裝膠體13與該半導體元件12之主動面12a上，令該線路重佈結構14電性連接該半導體元件12之電極墊120。
接著，形成一絕緣保護層15於該線路重佈結構14上，且該絕緣保護層15外露該線路重佈結構14之部分表面，以供結合如銲球之導電元件16。
如第1E圖所示，沿如第1D圖所示之切割路徑S進行切單製程，以獲取複數個半導體封裝件1(即封裝單元)。
習知半導體封裝件1之製法係為晶圓級(wafer form)，而為降低生產成本，係以整版面形式(Panel form)製作。目前製作之整版面形式之尺寸，其長與寬分別為370mm×470mm，目標發展為600mm×700mm。
惟，習知半導體封裝件1之製法中，目前現有切單機台最大僅能置放100mm×240mm，因而無法放置370mm×470mm或更大尺寸，故現階段需先以人工方式切割成適合尺寸，再放入現有切單機中，導致難以提升產量。
再者，若要直接將370mm×470mm或更大尺寸之版面進 行切單製程，需額外特製機台，導致產品製作成本提高。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係為整版面結構，其包括：一承載件，係具有複數凹槽；以及複數電子單元，係嵌設於各該凹槽中。
前述之半導體封裝件中，該電子單元係包含：封裝材，係形成於該些凹槽中；複數電子元件，係嵌埋於各該凹槽中之封裝材中，且任一該凹槽中具有複數個該電子元件；以及承載體，係形成於該封裝材上，以使該承載體對應位於該凹槽上。再者，該電子元件具有相對之主動面與非主動面，且該承載體係覆蓋於該電子元件之主動面上。
前述之半導體封裝件中，該電子單元係包含：承載體，具有相對之第一側與第二側，且該第一側之面積大於該第二側之面積，該承載體以其第二側對應置放於該凹槽中；複數電子元件，係設於該承載體之第一側上，且任一該承載體上設有複數個該電子元件；以及封裝材，係形成於該承載件上，以包覆該些電子元件。再者，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該第一側上。又包括設於該封裝材上之支撐件。另外，該凹槽係為錐狀。
本發明復提供一種半導體封裝件之製法，係包括：提供一具有複數凹槽之承載件及複數承載體，且各該承載體 上分別設有一封裝體，各該封裝體具有複數電子元件及包覆該些電子元件之封裝材；嵌置各該封裝體於各該凹槽中，且使各該承載體凸出於該承載件上；移除各該承載體，以外露各該封裝體；以及沿該些凹槽進行分離製程，且移除該承載件。
前述之製法中，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該承載體上。
前述之製法中，於移除各該承載體後，使各該電子元件外露於該承載件。
前述之製法中，復包括於移除各該承載體後，形成一線路重佈結構於各該封裝體上，且該線路重佈結構電性連接該電子元件。
前述之製法中，復包括於進行該分離製程後，進行切單製程。
本發明復提供一種半導體封裝件之製法，係包括：提供一具有複數凹槽之承載件及複數承載體，各該承載體具有相對之第一側與第二側，且該第一側之面積大於該第二側之面積，該第一側上並設有複數電子元件；將各該承載體以其第二側對應置放於各該凹槽中，使各該電子元件凸出於該承載件上；形成封裝材於該承載件上，以包覆該些電子元件，以於各該承載體上形成複數封裝體；移除各該承載體與該承載件；以及依各該封裝體進行分離製程。
前述之製法中，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該承載體上。
前述之製法中，各該凹槽之形狀係對應該承載體之形狀。
前述之製法中，復包括於移除各該承載體與該承載件前，設置支撐件於該封裝材上。復包括於於進行分離製程後，移除該支撐件；復包括先移除該支撐件，再進行該分離製程。
前述之製法中，復包括於移除各該承載體與該承載件後，形成一線路重佈結構於該封裝材上，且該線路重佈結構電性連接該電子元件。
前述之製法中，復包括於進行該分離製程後，進行切單製程。
由上可知，本發明之半導體封裝件及其製法，係藉由該承載體與凹槽之設計，以於整版面結構中分離出所需尺寸之封裝區塊，而於後續製程中，可進行切單、封裝與組裝等製程，故藉此方法可依需求增加整版面之尺寸以提升產量，且能省去機台開發之成本。
1,2,3‧‧‧半導體封裝件
10,20,30‧‧‧承載件
11‧‧‧熱化離型膠層
12‧‧‧半導體元件
12a,22a‧‧‧主動面
12b,22b‧‧‧非主動面
120,220‧‧‧電極墊
13‧‧‧封裝膠體
14,24‧‧‧線路重佈結構
15‧‧‧絕緣保護層
16,26‧‧‧導電元件
17,27‧‧‧支撐件
170,270‧‧‧結合層
2’,3’‧‧‧封裝區塊
2a,3a‧‧‧封裝單元
200,300‧‧‧凹槽
21,31‧‧‧承載體
210,310,310’‧‧‧黏著層
22‧‧‧電子元件
23‧‧‧封裝材
240‧‧‧介電層
241‧‧‧線路層
25‧‧‧封裝體
29,39‧‧‧電子單元
31a‧‧‧第一側
31b‧‧‧第二側
S,S’,S”‧‧‧切割路徑
L‧‧‧分割路徑
A,B,C,W,X‧‧‧面積
h‧‧‧深度
t‧‧‧厚度
第1A至1E圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2F圖係本發明之半導體封裝件之製法之第一實施例的剖面示意圖；其中，第2F’圖係第2F圖之下視圖；以及第3A至3G圖係本發明之半導體封裝件之製法之第二實施例的剖面示意圖；其中，第3G’圖係第3G圖之下視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之半導體封裝件2之製法的第一實施例之剖面示意圖。
如第2A至2C圖所示，提供一具有複數凹槽200之承載件20及複數承載體21，且各該承載體21上設有封裝體25，各該封裝體25具有複數電子元件22及包覆該些電子元件22之封裝材23，以構成電子單元29。接著，將各該電子單元29以其封裝體25對應置放於各該凹槽200中，使各該承載體21凸出於該承載件20上，藉此，完成整版面(panel)結構之半導體封裝件2。
於本實施例中，該承載件20係為如晶圓、矽板之半導 體基板或玻璃基板，且該承載件20之頂側或底側之面積X係為610mm×720mm，並於該單一承載體21上結合有複數該電子元件22，而該承載體21藉由其表面上之黏著層210以結合該些電子元件22，該黏著層210亦凸出於該承載件20上。
再者，該承載體21之頂側或底側之面積A與該凹槽200之開口之面積W係為100mm×240mm，故該承載體21與該凹槽200係可作為拼圖式結構，亦即該承載體21之製作可為從一板體結構中切割分離出該承載件20與該承載體21。
又，該電子元件22係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件22具有相對之主動面22a與非主動面22b，且該電子元件22以其主動面22a結合該黏著層210。
另外，該封裝材23係以壓合(Lamination)方式或模壓(molding)方式形成於該承載體21之黏著層210上，且該封裝材23之材質係為封裝膠體、介電材感光絕緣材、乾膜型(Dry Film Type)環氧樹脂(Epoxy)或流體狀環氧樹脂、或有機材質，如ABF(Ajinomoto Build-up Film)樹脂等。
如第2D圖所示，移除各該承載體21及該黏著層210，以外露各該封裝體25(如該電子元件22之主動面22a)。
如第2E圖所示，進行線路重佈層(Redistribution layer, RDL)製程，即形成一線路重佈結構24於該封裝材23、承載件20與該些電子元件22上，且該線路重佈結構24電性連接各該電子元件22。接著，結合如銲球之導電元件26於該線路重佈結構24之部分表面上，俾供接置其它電子裝置(如電路板)。
於本實施例中，該線路重佈結構24係包含相疊之至少一線路層241與至少一介電層240，該介電層240係形成於該封裝材23上，且該線路層241係電性連接該電子元件22。
如第2F及2F’圖所示，沿如第2E圖所示之分割路徑L(即沿該些凹槽200之邊緣或該封裝體25之邊緣)進行分離製程，再完全移除該承載件20之底部。
於本實施例中，該分離製程係將整版面結構分割成複數封裝區塊(strip)2’，且該封裝區塊2’之尺寸係為100mm×240mm，其由複數封裝單元2a(如第2F’圖所示之切單製程之切割路徑S’之範圍)構成。具體地，單一該封裝單元2a中之電子元件22之數量可依需求而定，即藉由調整切單製程之切割路徑S’，例如，第2F’圖所示之單一該封裝單元2a中具有四個電子元件22，而於其它實施例中，單一該封裝單元2a中亦可具有一個電子元件22。
再者，於其它實施例中，亦可先移除該承載件20之底部，再進行該分離製程。
本發明之製法中，藉由該承載體21與凹槽200之設計，以將整版面結構分割成尺寸100mm×240mm之封裝區塊 2’，而於後續製程中，可將該封裝區塊2’進行切單製程以獲得複數封裝單元2a，故藉此方法可依需求增加整版面之尺寸，而變換整版面之尺寸，以提升產量。
再者，藉由該承載體21與凹槽200之設計，可將整版面結構分割成現有切單機所需之切單尺寸(即該封裝區塊2’之尺寸)，即可進行量產，無需額外開發新機台，故能降低機台開發之成本。
又，藉由該承載體21與凹槽200之設計，能以自動化方式將整版面結構分離成所需尺寸之封裝區塊2’，再放入現有切單機中，以提升產量。
第3A至3G圖係為本發明之半導體封裝件3之製法的第二實施例之剖面示意圖。
如第3A至3C圖所示，提供一具有複數凹槽300之承載件30及複數承載體31，且各該承載體31具有相對之第一側31a與第二側31b，且該第一側31a之面積B大於該第二側31b之面積C，並於該第一側31a上設有複數電子元件22，以構成電子單元39。接著，將各該電子單元39以其承載體31之第二側31b對應置放於各該凹槽300中，使各該電子元件22凸出於該承載件30上。
於本實施例中，該承載件30係為如晶圓、矽板之半導體基板或玻璃基板，且該承載件30之頂側或底側之面積X係為610mm×720mm，並於該單一承載體31上結合有複數該電子元件22，而該承載體31藉由其表面上之黏著層310以結合該些電子元件22。例如，該承載件30也具有黏著 層310’，以藉由該些黏著層310,310’之佈設使整體結構之上側為平坦面。
再者，該凹槽300之深度h等於該承載體31之厚度t。於其它實施例中，該凹槽300之深度h可大於該承載體31之厚度t，以利於該承載體31置放於該凹槽300中。
又，該承載體31之第一側31a之面積B係為100mm×240mm，且該承載體31係為梯形狀，以利於置放於該凹槽300中，而各該凹槽300之形狀係對應該承載體31之形狀，故該承載體31與該凹槽300係可作為拼圖式結構，亦即該承載體31之製作可為從一板體結構中切割分離出該承載件30與該承載體31。
另外，該電子元件22係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件22具有相對之主動面22a與非主動面22b，該電子元件22以其主動面22a(即具有電極墊220之側)結合該黏著層310。
如第3D圖所示，形成封裝材23於該承載件20上，以包覆該些電子元件22，以於對應各該承載體31上形成複數封裝體25。藉此，完成整版面(panel)結構之半導體封裝件3。
於本實施例中，該封裝材23係以壓合(Lamination)方式或模壓(molding)方式形成於該承載件30上，且該封裝材23之材質係為封裝膠體、介電材感光絕緣材、乾膜型(Dry Film Type)環氧樹脂(Epoxy)或流體狀環氧樹脂、 或有機材質，如ABF(Ajinomoto Build-up Film)樹脂等。
再者，可結合一支撐件27於該封裝材23上(於該電子元件22之非主動面22b上方)，且該支撐件27係藉由結合層270設於該封裝材23上。
例如，該結合層270係為黏性材質(如乾膜型環氧樹脂)，且該支撐件27之材質係為無機材質或有機材質，該無機材質係例如玻璃、矽(Si)、陶瓷、碳化矽(SiC)、二氧化矽(SiO2)、砷化鎵(gallium arsenide，GaAs)、磷砷化鎵(gallium arsenide phosphide，GaAsP)、磷化銦(indium phosphide，InP)、砷化鋁鎵(gallium aluminum arsenide，GaAlAs)或磷化銦鎵(indium gallium phosphide，InGaP)等，該有機材質係例如塑膠、玻璃纖維強化樹脂(如bismaleimide-triazine，簡稱BT)、玻璃纖維強化環氧樹脂(fiberglass reinforced epoxy resin)(如FR-4)或環氧樹脂(epoxy)等。
又，可先以如旋塗(spin coating)方式形成該結合層270於該支撐件27上，再將該結合層270結合於該封裝材23上。
另外，亦可先形成該結合層270於該封裝材23上，再將該支撐件27結合於該結合層270上。
如第3E圖所示，移除該承載件30、各該承載體31及該黏著層310,310’，以外露各該封裝體25(如該電子元件22之主動面22a)。
如第3F圖所示，進行線路重佈層(Redistribution layer, RDL)製程，即形成一線路重佈結構24於該封裝材23與該些電子元件22上，且該線路重佈結構24電性連接各該電子元件22。接著，結合如銲球之導電元件26於該線路重佈結構24之部分表面上，俾供接置其它電子裝置(如電路板)。
於本實施例中，該線路重佈結構24係包含相疊之至少一線路層241與至少一介電層240，該介電層240係形成於該封裝材23上，且該線路層241係電性連接該電子元件22之電極墊220。
再者，藉由該承載體31係為梯形狀之設計，可避免於進行RDL製程時，該承載體31發生偏移的問題，故能避免後續製程對位不準的問題。
如第3G及3G’圖所示，沿如第3F圖所示之分割路徑L(即沿該些封裝體25之邊緣)進行分離製程，再完全移除該支撐件27與結合層270。
於本實施例中，該分離製程係將整版面結構分割成複數封裝區塊(strip)3’，且該封裝區塊3’之尺寸係為100mm×240mm，其由複數封裝單元3a(如第3G’圖所示之切單製程之切割路徑S”之範圍)構成。具體地，單一該封裝單元3a中之電子元件22之數量可依需求而定，即藉由調整切單製程之切割路徑S”，例如，第3G’圖所示之單一該封裝單元3a中具有一個電子元件22，而於其它實施例中，單一該封裝單元3a中亦可具有四個電子元件22。
再者，於其它實施例中，亦可先移除該支撐件27與結 合層270，再進行該分離製程。
本發明之製法中，藉由該承載體31與凹槽300之設計，以將整版面結構分割成尺寸100mm×240mm之封裝區塊3’，而於後續製程中，可將該封裝區塊3’進行切單製程以獲得複數封裝單元3a，故藉此方法可依需求增加整版面之尺寸，而變換整版面之尺寸，以提升產量。
再者，藉由該承載體31與凹槽300之設計，可將整版面結構分割成現有切單機所需之切單尺寸(即該封裝區塊3’之尺寸)，即可進行量產，無需額外開發新機台，故能降低機台開發之成本。
又，藉由該承載體31與凹槽300之設計，能以自動化方式將整版面結構分離成所需尺寸之封裝區塊3’，再放入現有切單機中，以提升產量。
本發明復提供一種半導體封裝件2，係為整版面結構，其包括：具有複數凹槽200之一承載件20、形成於該些凹槽200中之封裝材23、嵌埋於各該凹槽200中之封裝材23中的複數電子元件22、以及形成於該封裝材23上之複數承載體21。
所述之電子元件22具有相對之主動面22a與非主動面22b，且該承載體21係覆蓋該電子元件22之主動面22a上。
所述之各該承載體21係對應位於各該凹槽200上。
本發明亦提供一種半導體封裝件3，係為整版面結構，其包括：具有複數凹槽300之一承載件30、設於各該凹槽300中之複數承載體31、設於各該承載體31上之複 數電子元件22、以及形成於該承載件30上以包覆該些電子元件22之封裝材23。
所述之承載體31具有相對之第一側31a與第二側31b，且該第一側31a之面積B大於該第二側31b之面積C，各該承載體31以其第二側31b對應置放於各該凹槽300中。
所述之電子元件22係具有相對之主動面22a與非主動面22b，且該電子元件22之主動面22a結合於該第一側31a上，而單一該承載體31上設有複數個該電子元件22。
於一實施例中，復包括一支撐件27，係形成於該封裝材23上。
綜上所述，本發明之半導體封裝件及其製法，主要藉由拼圖式之承載體與凹槽之設計，以於整版面結構分離出所需尺寸之封裝區塊，以於後續製程中，可使用現有機台進行生產，故不僅能省去機台開發之成本，且藉此可依需求增加整版面之尺寸以提升產量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧承載件
200‧‧‧凹槽
21‧‧‧承載體
210‧‧‧黏著層
22‧‧‧電子元件
23‧‧‧封裝材
25‧‧‧封裝體
29‧‧‧電子單元
W,X‧‧‧面積

Claims (19)

  1. 一種半導體封裝件，係為整版面結構，其包括：一承載件，係具有複數凹槽；以及複數電子單元，係嵌設於各該凹槽中，且各該電子單元係包含：封裝材，係形成於該些凹槽中；複數電子元件，係嵌埋於各該凹槽中之封裝材中以位於該凹槽中，且任一該凹槽中具有複數個該電子元件；及承載體，係形成於該封裝材上並對應位於該凹槽外。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該電子元件具有相對之主動面與非主動面，且該承載體係覆蓋於該電子元件之主動面上。
  3. 一種半導體封裝件，係包括：一承載件，係具有複數凹槽；以及複數電子單元，係嵌設於各該凹槽中，且各該電子單元係包含：承載體，係具有相對之第一側與第二側，且該第一側之面積大於該第二側之面積，該承載體以其第二側對應置放於該凹槽中；複數電子元件，係設於該承載體之第一側上並位於該凹槽外，且任一該承載體上設有複數個該電子元件；及 封裝材，係形成於該承載件上，以包覆該些電子元件。
  4. 如申請專利範圍第3項所述之半導體封裝件，其中，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該第一側上。
  5. 如申請專利範圍第3項所述之半導體封裝件，復包括設於該封裝材上之支撐件。
  6. 如申請專利範圍第3項所述之半導體封裝件，其中，該凹槽係為錐狀。
  7. 一種半導體封裝件之製法，係包括：提供一具有複數凹槽之承載件及複數承載體，且各該承載體上分別設有一封裝體，各該封裝體具有複數電子元件及包覆該些電子元件之封裝材；嵌置各該封裝體於各該凹槽中，使該電子元件與該封裝材位於該凹槽中，且使各該承載體凸出於該承載件上而位於該凹槽外；移除各該承載體，以外露各該封裝體；以及沿該些凹槽進行分離製程，且移除該承載件。
  8. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該承載體上。
  9. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，於移除各該承載體後，使各該電子元件外露於該承載件。
  10. 如申請專利範圍第7項所述之半導體封裝件之製法，復包括於移除各該承載體後，形成一線路重佈結構於各該封裝體上，且該線路重佈結構電性連接該電子元件。
  11. 如申請專利範圍第7項所述之半導體封裝件之製法，復包括於進行該分離製程後，進行切單製程。
  12. 一種半導體封裝件之製法，係包括：提供一具有複數凹槽之承載件及複數承載體，各該承載體具有相對之第一側與第二側，且該第一側之面積大於該第二側之面積，該承載體之第一側上並設有複數電子元件；將各該承載體以其第二側對應置放於各該凹槽中，使各該電子元件凸出於該承載件上而僅位於該凹槽外；形成封裝材於該承載件上，以包覆該些電子元件，以於各該承載體上形成複數封裝體；移除各該承載體與該承載件；以及依各該封裝體進行分離製程。
  13. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該電子元件具有相對之主動面與非主動面，且該電子元件以其主動面結合於該承載體上。
  14. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，各該凹槽之形狀係對應該承載體之形狀。
  15. 如申請專利範圍第12項所述之半導體封裝件之製法， 復包括於移除各該承載體與該承載件前，設置支撐件於該封裝材上。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括於進行分離製程後，移除該支撐件。
  17. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括先移除該支撐件，再進行該分離製程。
  18. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括於移除各該承載體與該承載件後，形成一線路重佈結構於該封裝材上，且該線路重佈結構電性連接該電子元件。
  19. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括於進行該分離製程後，進行切單製程。
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