TWI540439B - 記憶體控制裝置 - Google Patents

Description

記憶體控制裝置

本發明係有關於控制半導體記憶裝置之記憶體控制裝置，特別是有關於控制SDRAM的記憶體控制裝置。

大多數的SDRAM(Synchronous Dynamic Random Access Memory)，係透過匯流排而與記憶體控制裝置之間進行資料之讀取及寫入。讀取資料透過資料匯流排，而由SDRAM傳送至記憶體控制裝置；寫入資料則透過資料匯流排，而由記憶體控制裝置傳送至SDRAM。因此，資料匯流排係雙向，而連接於資料匯流排兩側的SDRAM、記憶體控制裝置，在輸出資料以外的時候，必須使連接於資料匯流排的輸出緩衝器處於高阻抗狀態，以避免其他裝置對所輸出之資料造成影響。

另一方面，近年來SDRAM之傳送速率有所提昇，制定資料傳送方法等的規格，已進化至DDR(Double Data Rate)、DDR2、DDR3等等。隨著傳送速度之高速化，信號品質易於劣化，而講求保持必須之信號品質的方法。其中之一，係信號線之終止(termination)。藉由終端電路(terminal circuit)來終止信號線，可降低信號之反射，而維持信號品質。於DDR、DDR2、DDR3等之SDRAM所採用之終端電路，有透過電阻而將無信號時的電壓固定於電源電壓之1/2附近的類型，或是與其相當的等效電路。

記憶體為實現高速化，具備資料預取(prefetch)功能，其可一次平行存取記憶胞內之複數資料，並使該資料序列化，全部一起一次傳送。此傳送稱為叢發傳送(burst transfer)，例如在DDR3基本上係將8個資料連續傳送。若進行叢發傳送，會傳送複數位址分量的資料。於只欲對其中一部分之位址進行寫入之情形，會使用資料遮罩(data mask)的功能。於SDRAM，例如係8位元平行資料的每一資料信號各具有1位元的遮罩信號，當遮罩信號達到H位準時，其所進行之動作，係不向所對應之位址寫入資料。

例如，如圖1所示，對SDRAM所進行之資料寫入，係使用資料信號DQ、閃控(strobe)信號DQS(DQSB)、遮罩信號DM以進行。對資料信號DQ輸出寫入資料“D0”~“D7”，而藉由閃控信號DQS該寫入資料“D0”~“D7”之導入時序。閃控信號DQSB係反轉閃控信號DQS之邏輯而成的信號。藉由在各自之上昇邊緣(rising edge)所示之時序而導入資料，能以時脈信號所示速度之2倍的速度來傳送資料。

欲對寫入加以遮罩時，藉由使遮罩信號DM達到H位準，SDRAM可使導入之資料不會寫入至記憶體。圖1所示之遮罩信號DM，在資料信號DQ顯示為資料“D1”、“D5”、“D6”時係H位準，這表示：資料“D0”、“D2”~“D4”、“D7”會寫入記憶體內，但資料“D1”、“D5”、“D6”不會寫入記憶體內。如此這般，藉由具備遮罩信號DM，就可以處理包含不需寫入之資料在內的連續位址之資料。

於日本特開平11-134859號公報，記載了一種於同步型之半導體記憶裝置中，可輕易最佳化輸出端子之資料輸出及高阻抗化的時序之技術。半導體記憶裝置具備：資料放大器、第1閂鎖電路(latch circuit)、輸出控制電路、第2及第3閂鎖電路、第1輸出電晶體、以及第2輸出電晶體。資料放大器，供給由記憶胞所讀取之互補的讀取資料。第1閂鎖電路，響應時序信號而將遮罩信號加以閂鎖。輸出控制電路接收第1閂鎖電路所閂鎖的遮罩信號、及資料放大器所供給之互補的讀取資料，當遮罩信號為其中一方之邏輯位準時，根據互補之讀取資料而產生相互互補之第1及第2導通控制信 號；當遮罩信號為另一方之邏輯位準時，則不論互補之讀取資料為何，都產生互為同一位準之第1及第2導通控制信號。第2及第3閂鎖電路，響應時序信號，而分別將第1及第2導通控制信號加以閂鎖。第1輸出電晶體之導通狀態，係根據連接於第1電源端子與輸出端子之間的第2閂鎖電路所閂鎖之第1導通控制信號，而受到控制。第2輸出電晶體之導通狀態，係根據連接於第2電源端子與輸出端子之間的第3閂鎖電路所閂鎖之第2導通控制信號，而受到控制。

[習知技術文獻]

[專利文獻]

[專利文獻1]日本特開平11-134859號公報

本發明提供一種記憶體控制裝置，可削減記憶體寫入時之耗電量。

以下將使用【實施方式】中所用的編號、符號，以說明解決問題之技術手段。所附加之該等編號、符號，係用以使【申請專利範圍】之記載與【實施方式】間之對應關係明確。但不能以該等編號、符號來解釋【申請專利範圍】所記載之發明的技術範圍。

於本發明之觀點，記憶體控制裝置(10)具有：資料輸出緩衝器電路(390)，經由資料匯流排而將資料叢發傳送至記憶體裝置(20)；以及遮罩信號輸出緩衝器電路(190)，將遮罩信號輸出至記憶體裝置，該遮罩信號顯示前述資料中禁止寫入至記憶體裝置內之記憶胞之資料。資料輸出緩衝器電路(390)於遮罩信號顯示要禁止寫入時，使輸出節點成為高阻抗。

於本發明之另一觀點，記憶體控制裝置具有資料信號產生電路(300)、 緩衝器電路(390)、遮罩信號產生電路(100)、以及輸出控制信號產生部(200/210/220)。資料信號產生電路(300)，產生要叢發傳送至記憶體裝置(20)的資料(DTO)。緩衝器電路(390)，經由資料匯流排將資料叢發傳送至記憶體裝置(20)。遮罩信號產生電路(100)，根據顯示資料之寫入是否為有效之遮罩控制信號(MOA/MOB)，產生遮罩信號(DM)，該遮罩信號(DM)顯示是否要將資料匯流排上之資料寫入至記憶體裝置(20)內的記憶胞。輸出控制信號產生部(200/210/220)，根據顯示有無資料之資料控制信號(TRIA/TRIB)，在無輸出至資料匯流排之資料時，產生輸出控制信號(OE)，該輸出控制信號(OE)使緩衝器電路(390)之輸出節點成為高阻抗。輸出控制信號產生部(200/210/220)根據遮罩控制信號(MOA/MOB)，變更叢發傳送資料之期間的前述輸出控制信號(OE)，以使輸出節點成為高阻抗。

又，於本發明之又一觀點，半導體積體電路，搭載有上述之記憶體控制裝置。記憶體系統，具有：半導體積體電路，搭載有上述之記憶體控制裝置；以及記憶體裝置，其具有終端電路，將傳送由半導體積體電路所輸出之資料的資料匯流排予以終止。

若依據本發明，可提供一種記憶體控制裝置，能削減記憶體寫入時之耗電量。

10‧‧‧記憶體控制裝置

20‧‧‧SDRAM

21‧‧‧記憶電路

100‧‧‧遮罩信號產生部

101~103‧‧‧正反器

109‧‧‧選擇器

190‧‧‧緩衝器電路

200，210，220‧‧‧輸出控制信號產生部

201~203，211~214，221~224，301~303‧‧‧正反器

205，206‧‧‧反相電路

215，216，225，226‧‧‧NAND電路

207，208，217，218，227，228‧‧‧AND電路

209，219，229，309‧‧‧選擇器

300‧‧‧資料信號產生部

390‧‧‧緩衝器電路

391‧‧‧驅動器

400‧‧‧設定電路

410‧‧‧選擇器

MOA/MOB‧‧‧遮罩控制信號

TRIA/TRIB‧‧‧輸出控制信號

DTA/DTB‧‧‧資料信號

CLK‧‧‧時脈信號

DM‧‧‧遮罩信號

OE‧‧‧輸出控制信號

DQ‧‧‧資料信號

DTO‧‧‧資料信號

圖1係顯示將寫入資料叢發傳送至SDRAM時的時序圖。

圖2係顯示本發明之實施形態的記憶體系統之結構的圖。

圖3係顯示本發明第1實施形態之記憶體控制裝置的寫入資料輸出部之結構的圖。

圖4係顯示第1實施形態之寫入資料輸出部之動作的時序圖。

圖5係顯示第1實施形態之寫入資料輸出部之動作的時序圖。

圖6係說明驅動器之輸出電阻與記憶電路之終端電阻的關係之圖。

圖7係顯示第2實施形態之輸出控制信號產生部的結構之圖。

圖8係顯示第2實施形態之輸出控制信號產生部之動作的時序圖。

圖9係顯示第3實施形態之輸出控制信號產生部的結構之圖。

圖10係顯示第3實施形態之輸出控制信號產生部之動作的時序圖。

圖11係顯示本發明之第4實施形態之記憶體控制裝置10之寫入資料輸出部的結構之圖。

以下參考所附圖式，說明本發明之實施形態。

圖2係顯示本發明之實施形態的記憶體系統之結構的圖。記憶體系統包含：與時脈信號同步動作之SDRAM20、以及控制SDRAM20之動作的記憶體控制裝置10。匯流排寬度為16位元，藉由資料信號DQ〔7：0〕、遮罩信號DML與閃控信號DQSL，而將下位8位元之資料加以傳送，藉由資料信號DQ〔15：8〕、遮罩信號DMU、閃控信號DQSU，而將上位8位元之資料加以傳送。資料信號DQ〔15：0〕、閃控信號DQSL/DQSU係雙向之信號。，以防止信號之干擾。於記憶體控制裝置10與SDRAM20之間，另連接有時脈信號、位址信號、指令信號等，但省略其說明。

圖3係顯示本發明第1實施形態之記憶體控制裝置10的寫入資料輸出部之結構的圖。寫入資料輸出部包含：遮罩信號產生部100，其產生遮罩信號DM並加以輸出；緩衝器電路190，將遮罩信號輸出至SDRAM；資料信號產生部300，其產生資料信號DQ；緩衝器電路390，將資料信號DQ輸出至雙向匯流排；以及輸出控制信號產生部200，控制緩衝器電路390之輸出。在此，寫入資料輸出部，係表示產生1組寫入資料之相關信號的部位；該1組寫入資料之相關信號係例如資料信號DQ〔7：0〕、遮罩信號DML，或是資料信號DQ〔15：8〕、遮罩信號DMU。因此，於圖2所示般，記憶體控制裝置10的資料匯流排寬度為16位元之情形，會平行設置同樣的資料輸出部。又， 資料信號產生部300係表示產生資料信號DQ〔7：0〕/DQ〔15：8〕中之1條信號線的資料信號DQ之部分。因此，如資料信號DQ〔7：0〕/DQ〔15：8〕般，平行輸出8位元之資料的情形時，會平行設置8個資料信號產生部300的電路。對於此資料信號DQ〔7：0〕/DQ〔15：8〕之各8位元的資料，會各自附加1位元之遮罩信號DM，以表示寫入有效或無效。

遮罩信號產生部100包含正反器(flip flop)101/102/103及選擇器(selector)109。所輸入之遮罩控制信號MOA/MOB，顯示資料信號DTA/DTB各自的遮罩狀態。正反器101/102與時脈信號CLK之上昇邊緣同步而導入遮罩控制信號MOA/MOB。正反器103與時脈信號CLK之下降邊緣同步而導入正反器102之輸出信號Q102。因此，正反器103的輸出信號Q103，會延遲相當於時脈信號CLK之半周期的時間而輸出。輸入時脈信號CLK以作為選擇控制信號的選擇器109，會輸入正反器101的輸出信號Q101、以及正反器103的輸出信號Q103，於時脈信號CLK之每半周期時切換所選擇的信號並輸出。由選擇器109所輸出之信號，會透過緩衝器電路190而輸出作為遮罩信號DM。

輸出控制信號產生部200包含正反器201/202/203、選擇器209、反相電路205/206、以及AND電路207/208。所輸入之輸出控制信號TRIA/TRIB，係表示是否輸出資料信號DTA/DTB。

以反相電路205將遮罩控制信號MOA加以邏輯反轉而成之信號、以及輸出控制信號TRIA，會藉由AND電路207進行邏輯積運算，而與時脈信號CLK之上昇邊緣同步，導入至正反器201。亦即，輸出控制信號TRIA，在遮罩控制信號MOA表示要將資料信號DTA加以遮罩時，所進行之處理係使緩衝器電路390不輸出資料。以反相電路206將遮罩控制信號MOB加以邏邏輯反轉而成之信號、以及輸出控制信號TRIB，會由AND電路208進行邏輯積運算，而與時脈信號CLK之上昇邊緣同步，導入至正反器202。亦即，輸出控制信號TRIB，在遮罩控制信號MOB表示要將資料信號DTB加以遮罩時，所進行之處理係使緩衝器電路390不輸出資料。

正反器203與時脈信號CLK之下降邊緣同步，而導入正反器202之輸出信號Q202。因此，正反器203之輸出信號Q203，會延遲相當於時脈信號CLK之半周期的時間而輸出。將時脈信號CLK作為選擇控制信號而輸入的選擇器209，會輸入正反器201的輸出信號Q201、以及正反器203的輸出信號Q203，於時脈信號CLK之每半周期時切換所選擇的信號並輸出。由選擇器209所輸出之輸出控制信號OE，會供給至緩衝器電路390的輸出控制節點，以控制緩衝器電路390，使其將輸出信號加以輸出、或是成為高阻抗狀態。

資料信號產生部300包含正反器301/302/303、以及選擇器309。所輸入之資料信號DTA/DTB係表示寫入資料。正反器301/302與時脈信號CLK之上昇邊緣同步，而導入資料信號DTA/DTB。正反器303與時脈信號CLK之下降邊緣同步，而導入正反器302之輸出信號Q302。因此，正反器303之輸出信號Q303，會延遲相當於時脈信號CLK之半周期的時間而輸出。

將時脈信號CLK作為選擇控制信號而輸入的選擇器309，會輸入正反器301的輸出信號Q301、以及正反器303之輸出信號Q303，於時脈信號CLK之每半周期時切換所選擇的信號並加以輸出。由選擇器309所輸出之資料信號DTO，會透過緩衝器電路390而作為資料信號DQ輸出。由於緩衝器電路390係藉由輸出控制信號OE以控制其輸出狀態，故僅輸出未受遮罩的資料。無寫入資料時，亦即輸出控制信號TRIA/TRIB顯示其為無效時，以及寫入資料受到遮罩時，亦即遮罩控制信號MOA/MOB顯示其為有效時，緩衝器電路390會使輸出節點成為高阻抗狀態。

以下參酌圖4、圖5，說明記憶體控制裝置10之寫入資料輸出部的動作。由於寫入資料輸出部係根據時脈信號CLK的上昇及下降而動作，故按照時刻ta~tk來說明各信號之變化。輸入至寫入資料輸出部的資料信號DTA/DTB、遮罩控制信號MOA/MOB、輸出控制信號TRIA/TRIB，設定為係輸出自與位相異於時脈信號CLK之時脈信號同步動作之電路的信號。

如圖4所示，於時刻ta附近，資料信號DTA/DTB會變化成顯示其為資料“DA0”/“DB0”(圖4(a)(b))。資料“DA0”/“DB0”，於時刻tb，與時脈信號CLK(圖4(e))之上昇同步而導入至正反器301/302，正反器301/302之輸出信號Q301/Q302顯示其為資料“DA0”/“DB0”(圖4(j)(k))。於時刻tb，遮罩控制信號MOA顯示不將資料“DA0”加以遮罩之L位準(圖4(c))，將此加以導入之正反器101的輸出信號Q101，會維持在L位準而不變化(圖4(f))。遮罩控制信號MOB，顯示要將資料“DB0”加以遮罩之H位準(圖4(d))，而將此加以導入之正反器102的輸出信號Q102，則顯示為H位準(圖4(g))。

於時刻tc，正反器103導入正反器102之輸出信號Q102，並使輸出信號Q103變化成H位準(圖4(h))。同樣地，正反器303導入正反器302之輸出信號Q302，並使輸出信號Q303變化成資料“DB0”(圖4(l))。從時刻tc到時刻td為止的期間，時脈信號CLK顯示L位準。選擇器109輸出：從連接於0輸入節點之正反器101所輸出之輸出信號Q101顯示之L位準。因此，緩衝器電路190，對遮罩信號DM輸出表示不加以遮罩之L位準(圖4(i))。又，選擇器309，將連接於0輸入節點之正反器301所輸出之輸出信號Q301所示之資料“DA0”作為資料信號DTO而輸出(圖4(m))。

於時刻td，遮罩控制信號MOA/MOB都顯示L位準(圖4(c)(d))，正反器101/102使輸出信號Q101/Q102L位準(圖4(f)(g))。又，資料信號DTA/DTB分別顯示為資料“DA1”/“DB1”(圖4(a)(b))，正反器301/302使輸出信號Q301/Q302資料“DA1”/“DB1”(圖4(j)(k))。從時刻td到時刻te為止的期間，時脈信號CLK顯示H位準。選擇器109輸出：從連接於1輸入節點之正反器103所輸出之輸出信號Q103顯示之H位準。因此，緩衝器電路190，對遮罩信號DM輸出表示要加以遮罩之H位準的信號(圖4(i))。又，選擇器309，將連接於1輸入節點之正反器303所輸出之輸出信號Q303所示之資料“DB0”作為資料信號DTO而輸出(圖4(m))。

於時刻te，正反器103導入正反器102之輸出信號Q102，並使輸出信號 Q103變化成L位準(圖4(h))。正反器303導入正反器302之輸出信號Q302，並使輸出信號Q303變化成資料“DB1”(圖4(l))。從時刻te到時刻tf為止的期間，時脈信號CLK顯示L位準。選擇器109輸出：從連接於0輸入節點之正反器101所輸出之輸出信號Q101顯示之L位準。因此，緩衝器電路190，對遮罩信號DM輸出顯示不加以遮罩之L位準(圖4(i))。又，選擇器309，將連接於0輸入節點之正反器301所示之資料“DA1”，作為資料信號DTO輸出(圖4(m))。

如此這般反覆進行動作，於時刻tf到時刻tg為止之期間，對資料信號DTO輸出資料“DB1”(圖4(m))，對遮罩信號DM輸出顯示不加以遮罩之L位準(圖4(i))。於時刻tg到時刻th為止之期間，對資料信號DTO輸出資料“DA2“(圖4(m))，對遮罩信號DM輸出顯示要加以遮罩之H位準(圖4(i))。於時刻th到時刻ti為止之期間，對資料信號DTO輸出資料“DB2”(圖4(m))，對遮罩信號DM輸出顯示要加以遮罩之H位準(圖4(i))。於時刻ti到時刻tj為止之期間，對資料信號DTO輸出資料“DA3”(圖4(m))，對遮罩信號DM輸出顯示要加以遮罩之H位準(圖4(i))。於時刻tj到時刻tk為止之期間，對資料信號DTO輸出資料“DB3”(圖4(m))，對遮罩信號DM輸出顯示不加以遮罩之L位準(圖4(i))。於時刻tk，結束寫入資料之輸出。

於圖5中，以圖5(a)(b)、圖5(e)~(g)，顯示圖4(a)~(e)所示之資料信號DTA/DTB、遮罩控制信號MOA/MOB、時脈信號CLK。圖5(c)(d)，則顯示輸出控制信號TRIA/TRIB，表示用以說明輸出控制信號產生部210之動作的時序。輸出控制信號TRIA/TRIB在輸出資料“DA0”~“DA3”、“DB0”~“DB3”之期間，為使緩衝器電路390成為輸出狀態，而顯示為H位準。

正反器201/202，於時刻tb與時脈信號CLK之上昇邊緣同步，將輸出控制信號TRIA/TRIB根據遮罩控制信號MOA/MOB而由AND電路207/208所處理而成之信號加以導入，並將輸出信號Q201/Q202加以輸出。於時刻tb，由於輸出控制信號TRIA為了使緩衝器電路390為輸出狀態而係H位準， 遮罩控制信號MOA則係處於顯示不遮罩資料“DA0”之L位準，因此正反器201之輸出信號Q201顯示H位準。又，輸出控制信號TRIB雖顯示H位準，但由於遮罩控制信號MOB為了要遮罩資料“DB0”而顯示H位準，因此正反器202之輸出信號Q202維持在L位準之狀態。

於時刻tc，正反器203導入正反器202之輸出信號Q202，將輸出信號Q203加以輸出，但由於輸出信號Q202顯示L位準，故輸出信號Q203維持在L位準而不變化。於時刻tc~td之期間，由於時脈信號CLK顯示L位準，故選擇器209選取連接於0輸入節點之正反器201的輸出信號Q201，使輸出控制信號OE成為H位準。緩衝器電路390根據輸出控制信號OE，將所輸入之資料信號DTO作為資料信號DQ(資料“DA0”)輸出。

於時刻td，正反器201/202導入AND電路207/208之輸出，將輸出信號Q201/Q202加以輸出。由於遮罩控制信號MOA/MOB都顯示不加以遮罩，故正反器201/202之輸出信號Q201/Q202顯示H位準(圖5(h)(i))。於時刻td~te之期間，由於時脈信號CLK顯示H位準，故選擇器209選取連接於1輸入節點之正反器203的輸出信號Q203，使輸出控制信號OE成為L位準(圖5(k))。緩衝器電路390根據輸出控制信號OE，使輸出節點成為高阻抗狀態(圖5(m))。

於時刻te，正反器203導入正反器202之輸出信號Q202，將輸出信號Q203加以輸出。此時，由於輸出信號Q202顯示H位準，故輸出信號Q203變化成H位準。於時刻te~tf之期間，由於時脈信號CLK顯示L位準，故選擇器209選取連接於0輸入節點之正反器201的輸出信號Q201，使輸出控制信號OE成為H位準。緩衝器電路390根據輸出控制信號OE，將所輸入之資料信號DTO作為資料信號DQ(資料“DA1”)輸出(圖5(m))。

於時刻tf，正反器201/202導入AND電路207/208之輸出，將輸出信號Q201/Q202加以輸出。由於遮罩控制信號MOA/MOB都表示要加以遮罩，故正反器201/202之輸出信號Q201/Q202變化成L位準(圖5(h)(i))。 於時刻tf~tg之期間，由於時脈信號CLK顯示H位準，故選擇器209選取連接於1輸入節點之正反器203的輸出信號Q203，使輸出控制信號OE維持在H位準(圖5(k))。緩衝器電路390根據輸出控制信號OE，將所輸入之資料信號DTO作為資料信號DQ(資料“DB1")輸出(圖5(m))。

於時刻tg，正反器203導入正反器202之輸出信號Q202，將輸出信號Q203加以輸出。此時，由於輸出信號Q202顯示L位準，故輸出信號Q203變化成L位準。於時刻tg~th之期間，由於時脈信號CLK顯示L位準，故選擇器209選取連接於0輸入節點之正反器201的輸出信號Q201，使輸出控制信號OE成為L位準。緩衝器電路390根據輸出控制信號OE，使輸出節點成為高阻抗狀態(圖5(m))。

於時刻th，正反器201/202導入AND電路207/208之輸出，將輸出信號Q201/Q202加以輸出。遮罩控制信號MOA為H位準，表示要將資料“DA3”加以遮罩；遮罩控制信號MOB為L位準，表示不將資料“DB3”加以遮罩。因此，正反器201之輸出信號Q201維持在L位準而不變化，正反器202之輸出信號Q202則變化成H位準(圖5(h)(i))。於時刻th~ti之期間，由於時脈信號CLK顯示H位準，故選擇器209選取連接於1輸入節點之正反器203的輸出信號Q203，使輸出控制信號OE維持在L位準(圖5(k))。緩衝器電路390根據輸出控制信號OE，(圖5(m))。

於時刻ti，正反器203導入正反器202之輸出信號Q202，將輸出信號Q203加以輸出。此時，由於輸出信號Q202顯示H位準，故輸出信號Q203變化成H位準(圖5(j))。於時刻ti~tj之期間，由於時脈信號CLK顯示L位準，故選擇器209選取連接於0輸入節點之正反器201的輸出信號Q201，(圖5(k))。緩衝器電路390根據輸出控制信號OE，(圖5(m))。

於時刻tj，正反器201/202導入AND電路207/208之輸出，將輸出信號Q201/Q202加以輸出。由於輸出資料已供給完畢，故輸出控制信號TRIA/TRIB顯示L位準，正反器201/202之輸出信號Q201/Q202顯示L位準(圖 5(h)(i))。於時刻tj~tk之期間，由於時脈信號CLK顯示H位準，故選擇器209選取連接於1輸入節點之正反器203的輸出信號Q203，使輸出控制信號OE成為H位準(圖5(k))。緩衝器電路390根據輸出控制信號OE，將所輸入之資料信號DTO作為資料信號DQ(資料“DB3")加以輸出(圖5(m))。於時刻tk，以資料信號DTA/DTB之輸入期間結束後之輸出控制信號TRIA為基礎所產生的輸出控制信號OE，會供給至緩衝器電路390，直到下一次資料輸出為止，緩衝器電路390之輸出節點會處於高阻抗狀態(圖5(m))。

圖6係模擬顯示緩衝器電路390之驅動器391、與具備終端電路之記憶電路21的連接之圖。記憶電路21的終端電路，具有電阻值2×Rt之電阻R1/R2，其串聯連接於電源電壓VDD與電源電壓GND之間。電阻R1與電阻R2之連接節點連接有信號線。亦即，此終端電路可視為者。驅動器391經由電阻值Rd之輸出電阻R3/R4，而對信號線輸出信號。於輸出H位準之信號時，可視為輸出電阻R3連接於信號線；於輸出L位準之信號時，可視為輸出電阻R4連接於信號線。在此所作的說明，係設定電源電壓VDD之電壓比電源電壓GND高E伏特。

在終端電路，不論有無信號，亦即不論信號線之電壓位準，電流都由電源電壓VDD經由電阻R1/R2而流向電源電壓GND。例如，於驅動器391輸出H位準之信號時，開關會如圖6中以a所示般動作，而將電路。此時，電流從電源電壓VDD經過輸出電阻R3而在信號線流動，形成從記憶體內之終端電阻R2流向電源電壓GND之電流路徑。亦即，電流會從驅動器這一方流向記憶體那一方，而耗電量會增加。又，於驅動器391輸出L位準之信號時，開關會如圖6中以c所示般動作，。此時，電流從電源電壓VDD經過終端電阻R1而在信號線流動，並且形成經過驅動器391的輸出電阻R4而流向電源電壓GND的電流路徑。亦即，電流從記憶體這一方流向驅動器那一方，而耗電量會增加。記憶體控制裝置10在輸入狀態等，驅動器391不輸出資料時，開關會如圖6以b所示般動作，可視為將電路開放。亦即，驅動器391會成為高阻抗狀態。此時，不會形成經過驅動器391之輸出電阻R3/R4而流動的電流路徑。

具有經由信號線而流經輸出電阻R3/R4之電流路徑時的電流、與只有終端電阻R1/R2之電流路徑時之電流間的差異，係：E×Rt/(4×Rt×(Rd+Rt))=E/(4×(Rd+Rt))。因此，驅動器391為失效(disable)狀態(高阻抗時)時，流向此電源系統之電流I，相較於驅動器391為賦能(enable)狀態(信號輸出時)時，短少之量為：E/(4×(Rd+Rt))。故可得知，驅動器391成為高阻抗之期間越長，亦即，資料遮罩之使用頻率越高，省電效果越高。

圖7係顯示本發明之第2實施形態之輸出控制信號產生部210的結構之圖。第1實施形態之輸出控制信號產生部200，使對應於遮罩信號DM之期間的緩衝器電路輸出，成為高阻抗。第2實施形態之輸出控制信號產生部210，將對應於遮罩信號DM而成為高阻抗之期間加以縮短，延長資料輸出狀態的期間。

輸出控制信號產生部210包含：正反器211/212/213/214、選擇器219、NAND電路215/216、AND電路217/218。所輸入之輸出控制信號TRIA/TRIB、遮罩控制信號MOA/MOB，係與第1實施形態之輸出控制信號產生部200之情形的條件相同。正反器214與時脈信號CLK之上昇邊緣同步而導入遮罩控制信號MOB，保持從資料信號DTA所輸出之資料的半時脈前所輸出之資料的遮罩狀態。NAND電路215輸入：正反器214之輸出信號Q214、以及遮罩控制信號MOA，並產生將輸出控制信號TRIA加以閘控(gate)之信號，而供給至AND電路217。NAND電路216輸入遮罩控制信號MOA/MOB，並產生將輸出控制信號TRIB加以閘控(gate)之信號，而供給至AND電路218。

正反器211，藉由AND電路217，而與時脈信號CLK之上昇同步，導入處理過的輸出控制信號TRIA，將輸出信號Q211輸出至選擇器219。正反器212，與時脈信號CLK之上昇同步，導入將輸出控制信號TRIB加以閘控之AND電路218的輸出，並將輸出信號Q212輸出至正反器213。正反器213，與 時脈信號CLK之下降同步，導入信號Q212，將輸出信號Q213輸出至選擇器219。將時脈信號CLK作為選擇控制信號而加以輸入之選擇器219，輸入正反器211之輸出信號Q211、正反器213之輸出信號Q213，於時脈信號CLK之每半周期時切換所選擇的信號並加以輸出。從選擇器219所輸出之輸出控制信號OE，會供給至緩衝器電路390的輸出控制節點，以控制緩衝器電路390，使其將輸出信號加以輸出，或是成為高阻抗狀態。

參考圖8，說明輸出控制信號產生部210的動作。如圖8(a)~(g)所示，資料信號DTA/DTB、輸出控制信號TRIA/TRIB、遮罩控制信號MOA/MOB、時脈信號CLK，以與圖5所示時序相同之時序，輸入至輸出控制信號產生部210。輸出控制信號產生部210，與輸出控制信號產生部200不同，具備NAND電路215/216，其輸入有：對應於緩衝器電路390所輸出之前一個資料的遮罩控制信號MOA/MOB的值。

正反器214，與時脈信號CLK之上昇同步，導入遮罩控制信號MOB，將輸出信號Q214供給至NAND電路215。亦即，其具備一功效，可使時脈信號CLK之1時脈前的遮罩控制信號MOB的狀態，反應在輸出控制信號TRIA的處理上。於遮罩控制信號MOA顯示要遮罩時，若是其1個時脈前的遮罩控制信號MOB，亦即正反器214的輸出信號Q214，並未顯示要遮罩的話(L位準)，NAND電路215之輸出會成為H位準。因此，AND電路217，會將輸出控制信號TRIA所示之H位準加以輸出，而繼續進行資料輸出。

於圖8，於時刻td所導入之資料信號DTB顯示為資料“DB1”時(圖8(b))，遮罩控制信號MOB為L位準，表示要將資料“DB1”加以輸出(圖8(f))。接著所輸出之資料“DA2”，於時刻tf導入(圖8(a))，此時之遮罩控制信號MOA為H位準，表示要將資料“DA2”加以遮罩(圖8(e))。若是在第1實施形態所說明之輸出控制信號產生部200，由於資料“DA2”受到遮罩，故輸出控制信號OE會成為L位準，使緩衝器電路390為高阻抗。而在此，藉由AND電路217之控制，輸出控制信號OE顯示H位準(圖8(l)tg-th)，緩衝器電路390將資料“DA2”加以輸出(圖8(n))。

又，關於資料信號DTB側的處理，可藉由輸出時之遮罩控制信號MOA的狀態，而得知在該資料信號DTB之前一個輸出之資料信號DTA側的遮罩狀態。於遮罩控制信號MOB顯示遮罩狀態、遮罩控制信號MOA並非顯示遮罩狀態時，不將資料信號DTB之輸出加以遮罩，逕行輸出。藉由以NAND電路216算出遮罩控制信號MOA/MOB的邏輯積，可以在資料信號DTA側的資料、及其後續之資料信號DTB側的資料都受到遮罩時，使緩衝器電路390高阻抗化。

於圖8，對應於時刻tb所導入的資料“DB0”，遮罩控制信號MOB係H位準，顯示遮罩狀態(圖8(b)(f))。此時，對應於資料“DA0”之遮罩控制信號MOA係L位準，表示不加以遮罩(圖8(a)(e))。因此，於輸出資料“DB0”時(時刻td~te)，輸出控制信號OE顯示H位準，緩衝器電路390會輸出資料“DB0”(圖8(n))。又，於時刻tf所導入之資料“DA2”、“DB2”(圖8(a)(b))，如遮罩控制信號MOA/MOB所示(圖8(e)(f))，都會受到遮罩。因此，於輸出資料“DB2”時(時刻th~ti)，輸出控制信號OE會成為L位準(圖8(l))，使緩衝器電路390高阻抗化，不會輸出資料“DB2”(圖8(n))。

如此這般，輸出控制信號產生部210，產生輸出控制信號OE以進行控制，使不受遮罩之資料的下一資料之期間也不會高阻抗化，延長資料輸出的期間。這使得匯流排在緊接著不受遮罩之資料輸出的期間之後，得以穩定。在此，雖然所示之例係延長時脈信號CLK之半周期的時間，但延長期間可改為其再減半之期間、或是時脈信號CLK一周期之時間等。又，亦可設置選擇電路，俾使其可從複數之延長期間選擇延長時間，縮短使輸出節點成為高阻抗的時間。

圖9係顯示本發明之第3實施形態之輸出控制信號產生部220的結構之圖。第3實施形態之輸出控制信號產生部220，對應於遮罩信號DM，事先延長不使輸出節點成為高阻抗的期間，而縮短使輸出節點成為高阻抗的期間。

輸出控制信號產生部220包含：正反器221/222/223/224、選擇器229、NAND電路225/226、AND電路227/228。所輸入之輸出控制信號TRIA/TRIB、遮罩控制信號MOA/MOB，係與第1實施形態之輸出控制信號產生部200之情形的條件相同。

正反器224，與時脈信號CLK之上昇邊緣同步而導入遮罩控制信號MOB，保持從資料信號DTA所輸出之資料的半時脈前所輸出之資料的遮罩狀態。NAND電路225輸入遮罩控制信號MOA/MOB，並產生將輸出控制信號TRIA加以閘控之信號，而供給至AND電路227。NAND電路226輸入正反器224之輸出信號Q224、以及遮罩控制信號MOA，並產生將正反器222之輸出信號Q222加以閘控之信號，而供給至AND電路228。

正反器221，與時脈信號CLK之上昇同步，將閘控著輸出控制信號TRIA之AND電路227的輸出加以導入，並將輸出信號Q221輸出至選擇器229。正反器222，與時脈信號CLK之上昇同步，導入輸出控制信號TRIB，將輸出信號Q222輸出至AND電路228。AND電路228將NAND電路226之輸出與正反器222之輸出信號Q222加以輸入，並將邏輯積輸出至正反器223。正反器223，與時脈信號CLK之下降同步，導入AND電路228所輸出之信號，將輸出信號Q223輸出至選擇器229。

作為選擇控制信號而輸入時脈信號CLK的選擇器229，輸入正反器221之輸出信號Q221、以及正反器223之輸出信號Q223，於時脈信號CLK之每半周期時切換所選擇的信號並加以輸出。從選擇器229所輸出之輸出控制信號OE，會供給至緩衝器電路390的輸出控制節點，以控制緩衝器電路390，使其將輸出信號加以輸出，或是成為高阻抗狀態。

參考圖10，說明輸出控制信號產生部220的動作。如圖10(a)~(g)所示，資料信號DTA/DTB、輸出控制信號TRIA/TRIB、遮罩控制信號MOA/MOB、時脈信號CLK，以與圖5所示時序相同之時序，輸入至輸出控制信號產生部210。輸出控制信號產生部220包含NAND電路225/226，其 輸入有：對應於緩衝器電路390所要輸出之下一個資料的遮罩控制信號MOA/MOB的值。

正反器221，於輸出控制信號TRIA顯示H位準之期間，若遮罩控制信號MOA/MOB中至少一方為L位準而表示不加以遮罩時，則與時脈信號CLK之上昇同步，導入H位準，將輸出信號Q221加以輸出(圖10(h))。因此，於輸出資料信號DTB側之資料時，於先前之資料信號DTA側的資料輸出期間，使緩衝器電路390成為輸出狀態。亦即，即使係資料信號DTA側之資料輸出受到遮罩時，也會輸出DTA側的資料。

正反器224，與時脈信號CLK之上昇同步，導入遮罩控制信號MOB，將輸出信號Q224供給至NAND226(圖10(i))。因此，正反器224之輸出信號Q224，係由遮罩控制信號MOB遲延而成之信號，以使該遮罩控制信號MOB與時脈信號CLK之上昇同步地變化。正反器222，與時脈信號CLK之上昇同步，導入輸出控制信號TRIB，並將輸出信號Q222加以輸出(圖10(j))。此輸出信號Q222，為了在正反器224之輸出信號Q224及遮罩控制信號MOA中之至少一方顯示L位準時成為有效，而由AND電路228閘控，並供給至正反器223。

正反器223，與時脈信號CLK之上昇同步，導入AND電路228之輸出信號，並輸出信號Q223(圖10(k))。選擇器229在時脈信號CLK為L位準時，選取正反器221之輸出信號Q221，於時脈信號CLK為H位準時選取正反器223之輸出信號，並作為輸出控制信號OE而加以輸出(圖10(l))。因此，藉由遮罩控制信號MOA/MOB而受到遮罩的資料中，由於接在資料“DB0”與資料“DA3”之輸出期間後的期間係要輸出資料，故不使緩衝器電路390成為高阻抗狀態，逕行輸出資料“DB0”、“DA3”。由於此資料“DB0”、“DA3”原本就是要受到遮罩之資料，故亦可為虛擬資料。

如此這般，輸出控制信號產生部220，產生輸出控制信號OE以進行控制，使不受遮罩之資料之前的資料也不會高阻抗化，故可延長資料輸出之 期間。這使得資料匯流排在不受遮罩之資料輸出前之，得以穩定。又，與第2實施形態相同，延長期間亦可變更。

若藉由如第1實施形態般，根據遮罩控制信號MOA/MOB，而於叢發傳送中控制緩衝器電路390的輸出節點以使其高阻抗化(使輸出失效)，則隨著使用環境之不同，有可能在SDRAM20端發生資料信號的波形變形，而難以確保所需之設定時間或保持時間的情形。在此情形，建議變更成如第2、第3實施形態之輸出控制信號產生部210/220般，使緩衝器電路390之輸出節點高阻抗化(使輸出失效)的時序延後，或是將解除高阻抗化(使輸出賦能)的時序提早，或是採用該兩者。

於上述之實施形態，由於作為產生時序之時脈信號，係使用時脈信號CLK，因此各時序係以時脈信號CLK之半周期為基準。然而，由於在記憶體控制裝置內部，還使用了周期短(頻率高)的時脈信號，因此，也可以產生例如以時脈信號CLK的1/4周期為基準的時序。又，若不會與匯流排的規格有所衝突，則亦可延長開頭的資料輸出期間、最後的資料輸出期間。於上所述，說明了從2個資料信號DTA/DTB獲得資料之供給，以產生資料輸出信號的情形，但亦可由更多的資料信號產生出1個資料輸出信號。

圖11係顯示本發明之第4實施形態之記憶體控制裝置10之寫入資料輸出部的結構之圖。寫入資料輸出部包含：產生遮罩信號DM並加以輸出之遮罩信號產生部100、對SDRAM輸出遮罩信號DM之緩衝器電路190、產生資料信號DQ的資料信號產生部300、對雙向匯流排輸出資料信號DQ的緩衝器電路390、控制緩衝器電路390之輸出的輸出控制信號產生部200/210/220、選擇器410、以及設定電路400。

遮罩信號產生部100、緩衝器電路190、資料信號產生部300、緩衝器電路390，與在第1實施形態所說明者相同；輸出控制信號產生部200/210/220，分別與在第1、第2、第3實施形態所說明者相同，分別將輸出控制信號OE0/OE1/OE2加以輸出。設定電路400，根據所輸入之設定信號OPA /OPB，產生將選擇器410加以控制之信號。選擇器410，從輸出控制信號產生部200/210/220所輸出之輸出控制信號OE0/OE1/OE2中選擇任一，以將輸出控制信號OEN加以輸出。緩衝器電路390，根據設定信號OPA/OPB，依照從選擇器410所輸出之輸出控制信號OEN，使輸出節點成為高阻抗。藉此，可以依記憶體系統的狀況來選擇高阻抗化之期間。在此，為易於說明，而使輸出控制信號產生部200/210/220分開，但亦可使其為共通之電路，以使電路簡化。

設定信號OPA/OPB，亦可由暫存器來供給，該暫存器將設置資訊保存在記憶體控制裝置10的內部。保存設置資訊之暫存器，亦可係在設定電路400內。若具有保存設置資訊之暫存器，就可將設定信號OPA/OPB之設定值，連同初始設定時的記憶體控制裝置10之其他參數，一起設定於暫存器。若控制記憶體控制裝置10之裝置在外部，則記憶體控制裝置10開始動作時，可以設定於此暫存器。若具有儲存各種設定值之非揮發性記憶體，則可以將設定於該非揮發性記憶體之設定信號OPA/OPB之設定值設定於暫存器。又，記憶體控制裝置10亦可具備從外部導入設定信號OPA/OPB之端子。

在此所說明的記憶體控制裝置10，具有於叢發傳送當中，根據遮罩信號而使緩衝器電路390成為高阻抗之輸出控制信號產生部200/210/220；但如圖1所示，亦可同時具備於叢發傳送當中不使緩衝器電路390成為高阻抗之輸出控制信號產生部。亦可係於叢發傳送當中，根據遮罩信號而在是否使緩衝器電路390成為高阻抗之間作切換。在具備複數動作速度模式的系統中，可以在高速動作時切換成以信號波形品質優先，而在低速動作時切換成以降低耗電量為優先。又，所具有之此種切換功能，亦可運用在出貨品檢時等等，要將叢發傳送時高阻抗化之功能設為無效的情形。

以上參考實施形態而對本發明加以說明，但只要不產生矛盾，可將上述實施形態加以組合而實施。又，本發明並不限定於上述實施形態，本發明之結構及詳情，可在本發明之範疇內進行所屬技術領域中具有通常知識 者得以理解的各種變更。

100‧‧‧遮罩信號產生部

101/102/103‧‧‧正反器

109‧‧‧選擇器

190‧‧‧緩衝器電路

200‧‧‧輸出控制信號產生部

201/202/203‧‧‧正反器

205/206‧‧‧反相電路

207/208‧‧‧AND電路

209‧‧‧選擇器

300‧‧‧資料信號產生部

301/302/303‧‧‧正反器

309‧‧‧選擇器

390‧‧‧緩衝器電路

MOA/MOB‧‧‧遮罩控制信號

TRIA/TRIB‧‧‧輸出控制信號

DTA/DTB‧‧‧資料信號

CLK‧‧‧時脈信號

DM‧‧‧遮罩信號

OE‧‧‧輸出控制信號

DQ‧‧‧資料信號

DTO‧‧‧資料信號

Claims (15)

1. 一種記憶體控制裝置，包括：資料輸出緩衝器電路，經由資料匯流排而將資料叢發傳送至記憶體裝置；以及遮罩信號輸出緩衝器電路，將遮罩信號輸出至該記憶體裝置，該遮罩信號顯示該資料中，禁止寫入至該記憶體裝置內之記憶胞的資料；該資料輸出緩衝器電路於該遮罩信號顯示要禁止寫入時，使輸出節點高阻抗。
2. 如申請專利範圍第1項之記憶體控制裝置，其中，當該遮罩信號由不顯示禁止該寫入之狀態，切換成顯示禁止該寫入之狀態時，該資料輸出緩衝器電路延後使該輸出節點成為高阻抗之時間，以延長輸出該資料之期間。
3. 如申請專利範圍第1或2項之記憶體控制裝置，其中，當該遮罩信號由顯示禁止該寫入之狀態，切換成不顯示禁止該寫入之狀態時，該資料輸出緩衝器電路提早由該輸出節點輸出該資料之時間，以延長輸出該資料之期間。
4. 如申請專利範圍第1或2項之記憶體控制裝置，其中，更包括：輸出控制信號產生部，產生控制該輸出節點之高阻抗狀態的輸出控制信號；以及設定部，設定該輸出控制信號於該叢發傳送當中是否使該輸出節點成為高阻抗。
5. 一種記憶體控制裝置，包括：資料信號產生電路，產生要叢發傳送至記憶體裝置的資料；緩衝器電路，經由資料匯流排將該資料叢發傳送至該記憶體裝置；遮罩信號產生電路，根據顯示該資料之寫入是否為有效之遮罩控制信號，產生遮罩信號，該遮罩信號顯示是否要將該資料匯流排上之資料寫入至該記憶體裝置內的記憶胞；以及輸出控制信號產生部，根據顯示有無該資料之資料控制信號，在無輸出至該資料匯流排之該資料時，產生輸出控制信號，以使該緩衝器電路之輸出節點成為高阻抗；該輸出控制信號產生部根據該遮罩控制信號，變更叢發傳送該資料之期間的該輸出控制信號，以使該輸出節點成為高阻抗。
6. 如申請專利範圍第5項之記憶體控制裝置，其中，於該遮罩信號顯示要加以遮罩之期間，該輸出控制信號產生部變更該輸出控制信號，以使該輸出節點成為高阻抗。
7. 如申請專利範圍第6項之記憶體控制裝置，其中，當該遮罩信號由顯示不加以遮罩之狀態變化成顯示要加以遮罩之狀態時，該輸出控制信號產生部變更該輸出控制信號，以延後使該輸出節點成為高阻抗的時間。
8. 如申請專利範圍第6或7項之記憶體控制裝置，其中，當該遮罩信號由顯示要加以遮罩之狀態變化成顯示不加以遮罩之狀態時，該輸出控制信號產生部變更該輸出控制信號，以縮短使該輸出節點成為高阻抗的期間，而使該資料輸出。
9. 如申請專利範圍第5至7項中任一項之記憶體控制裝置，其中更包括設定電路，其根據該遮罩信號以設定是否要使該輸出節點成為高阻抗。
10. 如申請專利範圍第9項之記憶體控制裝置，其中，包括輸入端子，用以輸入將該設定電路之設定狀態加以變更之切換設定信號。
11. 如申請專利範圍第9項之記憶體控制裝置，其中更包括暫存器，保存該設定電路之設定狀態。
12. 如申請專利範圍第11項之記憶體控制裝置，其中更包括可改寫(rewrite)之非揮發性記憶體，將設定於該暫存器之資訊加以保存。
13. 一種半導體積體電路裝置，搭載有如申請專利範圍第1至12項中任一項之記憶體控制裝置。
14. 一種記憶體系統，包括：如申請專利範圍第13項之半導體積體電路裝置；以及記憶體裝置，其具有終端電路，將傳送由該半導體積體電路裝置所輸出之資料的該資料匯流排予以終止。
15. 一種記憶體寫入資料傳送方法，包括：經由資料匯流排而將資料叢發傳送至記憶體裝置的步驟；將「顯示該資料中，禁止寫入至該記憶體裝置內之記憶胞的資料」之遮罩信號，輸出至該記憶體裝置的步驟；以及當該遮罩信號顯示要禁止寫入時，使輸出該資料的輸出節點成為高阻抗的步驟。