CN112116933B - 包含同步级的行波流水线 - Google Patents

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Abstract

本申请涉及一种包含同步级的行波流水线。一种行波流水线包含数据路径和时钟路径。数据路径包含数据输入节点和数据输出节点之间的多个行波流水线数据级和同步数据级。同步数据级包含用于锁存来自同步数据级的数据的第一数据锁存器。时钟路径包含输入时钟节点和返回时钟节点之间的对应于多个行波流水线数据级的多个时钟级。每个时钟级具有被配置为等于相应的行波流水线数据级的延迟的延迟。行波流水线包含用于响应于返回时钟节点上的返回时钟信号而锁存数据输出节点上的数据的第二数据锁存器。第一数据锁存器响应于时钟路径上的时钟信号而锁存来自同步数据级的数据。

Description

包含同步级的行波流水线
技术领域
本公开总体上涉及集成电路装置中的信号时序。特别地，在一或多个实施例中，本公开涉及一种包含存储器装置中的行波流水线和同步级的行波流水线。
背景技术
存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和闪存存储器。
闪存存储器装置已发展成广泛用于电子应用的非易失性存储器的流行源。闪存存储器装置通常使用允许高存储密度、高可靠性和低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮置栅极或电荷陷阱)的编程(其常常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压的变化决定了每个单元的数据值。闪存存储器的常见用途包含个人计算机、平板计算机、数码相机、数字媒体播放器、蜂窝电话、固态驱动器和可移动存储器模块，并且用途正在增长。
行波流水线可以在数据路径中用于在集成电路的不同部分(诸如存储器装置)之间发送或接收数据。在行波流水线中，数据信号和时钟信号一起移动(例如，被对准)。在行波流水线的每个级中，数据信号和时钟信号被延迟相同的量。数据信号和时钟信号到达行波流水线的输出所花费的时间决定了在输出处锁存数据所需的锁存器(例如，FIFO)级的数量。
由于上面陈述的原因和下面陈述的对于阅读和理解本说明书的本领域技术人员来说将变得显而易见的其它原因，在本领域中需要用于在行波流水线中发送或接收数据的替代性方法和用于执行此类方法的***和设备。
发明内容
一个方面涉及一种行波流水线。所述行波流水线包括：数据路径，包括数据输入节点和数据输出节点之间的多个行波流水线数据级和同步数据级，所述同步数据级包括用于锁存来自所述同步数据级的数据的第一数据锁存器；时钟路径，包括输入时钟节点和返回时钟节点之间的对应于所述多个行波流水线数据级的多个时钟级，所述多个时钟级中的每个时钟级具有被配置为等于所述多个行波流水线数据级中的所述相应的行波流水线数据级的延迟的延迟；以及第二数据锁存器，用于响应于所述返回时钟节点上的返回时钟信号而锁存所述数据输出节点上的所述数据，其中所述第一数据锁存器响应于所述时钟路径上的时钟信号而锁存来自所述同步数据级的所述数据。
另一方面涉及一种存储器。所述存储器包括存储器阵列；同步数据级，用于响应于地址信号而从所述存储器阵列输出数据，所述同步数据级包括用于锁存所述输出数据的第一数据锁存器；地址路径，耦合到所述同步数据级的输入，所述地址路径包括多个行波流水线地址级；数据路径，耦合到所述同步数据级的输出，所述数据路径包括多个行波流水线数据级；输入时钟路径，包括对应于所述多个行波流水线地址级的多个输入时钟级，所述多个输入时钟级中的每个输入时钟级包括被配置为等于所述多个行波流水线地址级中的所述相应的行波流水线地址级的延迟的延迟；以及返回时钟路径，在所述第一数据锁存器处耦合到所述输入时钟路径，所述返回时钟路径包括对应于所述多个行波流水线数据级的多个返回时钟级，所述多个返回时钟级中的每个返回时钟级的延迟等于所述多个行波流水线数据级中的所述相应的行波流水线数据级的延迟，其中所述第一数据锁存器响应于所述输入时钟路径上的时钟信号而锁存所述输出数据。
另一方面涉及一种用于通过行波流水线处理数据的方法。所述方法包括：通过第一行波流水线数据级异步处理数据；延迟时钟信号，以将所述时钟信号与来自所述第一行波流水线数据级的所述数据对准；通过同步数据级处理来自所述第一行波流水线数据级的所述数据；响应于所述延迟的时钟信号而锁存来自所述同步数据级的所述数据，所述延迟的时钟信号提供返回时钟信号；通过第二行波流水线数据级处理所述锁存的数据；以及延迟所述返回时钟信号，以将所述返回时钟信号与来自所述第二行波流水线数据级的所述数据对准。
附图说明
图1是作为电子***的一部分与处理器通信的存储器装置的一个实施例的简化框图。
图2A至2B是可用于参考图1描述的类型的存储器装置的存储器单元阵列的部分的示意图。
图3是示出行波流水线的一个示例的示意图。
图4是示出图3的行波流水线的同步数据级的信号的时序的一个示例的时序图。
图5是示出包含多个同步数据级的行波流水线的一个示例的示意图。
图6是示出行波流水线的另一示例的示意图。
图7是示出存储器的行波流水线的一个示例的示意图。
图8A至8C是示出用于通过行波流水线处理数据的方法的一个示例的流程图。
具体实施方式
在下面的详细描述中，参考了形成本文一部分的附图，并且其中通过图示的方式示出了具体实施例。在附图中，相同的附图标记在贯穿几个视图中描述基本类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气变化。因此，以下详细描述不应以限制性意义来理解。
本文公开了用于使用包含至少一个同步级的行波流水线在集成电路的不同部分(诸如存储器装置)之间发送或接收数据的设备和方法。通过在行波流水线中使用同步级或多个同步级，数据信号和时钟信号到达行波流水线的输出所花费的时间可以少于不使用同步级的情况。通过减少数据信号和时钟信号到达行波流水线的输出所花费的时间，可以减少在输出处锁存数据所需的锁存器(例如，FIFO)级的数量。此外，不需要与每个同步级的延迟相匹配的延迟电路，从而降低了功率使用。
图1是根据实施例的作为第三设备(呈电子***的形式)的一部分与第二设备(呈处理器130的形式)通信的第一设备(呈存储器装置100的形式)的简化框图。电子***的一些示例包含个人计算机、平板计算机、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、蜂窝电话等。处理器130(例如存储器装置100外部的控制器)可以是存储器控制器或其它外部主机装置。
存储器装置100包含行波流水线，所述行波流水线包含用于从存储器装置100中读出数据的同步级或多个同步级。时钟信号路径126可以与数据总线128一起路由。返回时钟信号路径127也可以与数据总线128一起路由。时钟信号路径126上的时钟信号可以用于从感测装置106(例如感测放大器)中触发出数据。返回时钟信号路径127上的返回时钟信号可以用于刚好在将数据输出到处理器130之前，将来自感测装置106的数据锁存到输入/输出(I/O)控制电路***112的数据锁存器(例如，FIFO)中。通过将时钟信号和返回时钟信号与数据一起路由，它们可以经受与数据相同的逻辑电路***和过程、电压和温度(PVT)变化，并且可以改善在数据锁存器处的建立和保持时间容限。将认识到的是，制造中通常经历的工艺变化一般会导致电路的性能的变化，即使这些电路旨在具有相同的设计或以其它方式提供相同的功能的情况下。类似地，如果以足够的精度进行测量，即使较小的电路间隔也可以使这些电路暴露在不同的电压和温度值下。因此，虽然本公开寻求减轻时钟信号路径和数据路径之间的此类变化的影响，但并不期望此类变化必然被消除。
存储器装置100包含逻辑上排列成行和列的存储器单元阵列104。逻辑行的存储器单元通常耦合到相同的存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地耦合到相同的数据线(通常称为位线)。单个存取线可以与多于一个逻辑行的存储器单元相关联，并且单个数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两种数据状态中的一个。
提供行解码电路***108和列解码电路***110来解码地址信号。接收并解码地址信号以存取存储器单元阵列104。存储器装置100还包含用于管理对存储器装置100的命令、地址和数据的输入、以及来自存储器装置100的数据和状态信息的输出的I/O控制电路***112。地址寄存器114与I/O控制电路***112以及行解码电路***108和列解码电路***110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路***112和控制逻辑116通信，以锁存进入的命令。
内部控制器(例如，控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且为外部处理器130生成状态信息，即，控制逻辑116被配置为根据本文所述的实施例执行存取操作。控制逻辑116与行解码电路***108和列解码电路***110通信，以响应于地址而控制行解码电路***108和列解码电路***110。
控制逻辑116也与高速缓存寄存器118通信。高速缓存寄存器118如控制逻辑116指示的那样锁存数据(进入的或出去的)，以在存储器单元阵列104分别忙于写入或读出其它数据时临时存储数据。在编程操作(例如，写入操作)期间，数据从感测装置106传递到高速缓存寄存器118。然后，数据从高速缓存寄存器118传递到数据寄存器120，以传送到存储器单元阵列104；然后，来自感测装置106的新数据被锁存在高速缓存寄存器118中，所述感测装置从I/O控制电路***112接收新数据。在读出操作期间，数据从高速缓存寄存器118传递到感测装置106，所述感测装置将数据传递到I/O控制电路***112，以输出到外部处理器130；然后新数据从数据寄存器120传递到高速缓存寄存器118。状态寄存器122与I/O控制电路***112和控制逻辑116通信以锁存状态信息，以输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可以至少包含芯片使能CE#、命令锁存使能CLE、地址锁存使能ALE、写入使能WE#和读出使能RE#。取决于存储器装置100的性质，可以通过控制链路132进一步接收附加的控制信号(未示出)。存储器装置100通过多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且通过I/O总线134将数据输出到处理器130。
例如，在I/O控制电路***112处，通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且将所述命令写入到命令寄存器124中。在I/O控制电路***112处，通过总线134的输入/输出(I/O)引脚[7:0]接收地址，并且将所述地址写入到地址寄存器114中。在I/O控制电路***112处，通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，并且通过感测装置106将所述数据写入到高速缓存寄存器118中。随后将数据写入到用于编程存储器单元阵列104的数据寄存器120中。对于另一实施例，可以省略高速缓存寄存器118，并且通过感测装置106将数据直接写入到数据寄存器120中。也通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。
本领域技术人员将理解的是，可以提供附加的电路***和信号，并且图1的存储器装置已经被简化。应该认识到的是，参考图1描述的各种块组件的功能可能不一定被分离到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可以适用于执行图1的多于一个块组件的功能。替代性地，集成电路装置的一或多个组件或组件部分可以被组合以执行图1的单个块组件的功能。
另外，虽然根据各种信号的接收和输出的流行惯例描述了特定的I/O引脚，但是应当注意的是，在各种实施例中可以使用I/O引脚的其它组合或数量。
图2A是例如作为存储器单元阵列104的一部分的NAND存储器阵列200A的示意图。存储器阵列200A包含诸如字线2020至202N之类的存取线和诸如位线2040至204M之类的数据线。字线202可以以多对一的关系耦合到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可以形成在半导体上，所述半导体例如可以被导电掺杂以具有某个导电类型，诸如p型导电性例如以形成p阱，或者n型导电性例如以形成n阱。
存储器阵列200A可以排列成行(每个行对应于字线202)和列(每个列对应于位线204)。每个列可以包含串联耦合的存储器单元串，诸如NAND串2060至206M中的一个。每个NAND串206可以耦合到共源极216，并且可以包含存储器单元2080至208N。存储器单元208表示用于存储数据的非易失性存储器单元。每个NAND串206的存储器单元208可以串联连接在选择晶体管210(例如，场效应晶体管)(诸如选择晶体管2100至210M中的一个(例如，其可以是源极选择晶体管，通常称为选择栅极源极))和选择晶体管212(例如，场效应晶体管)(诸如选择晶体管2120至212M中的一个(例如，其可以是漏极选择晶体管，通常称为选择栅极漏极))之间。选择晶体管2100至210M通常可以耦合到选择线214，诸如源极选择线，并且选择晶体管2120至212M通常可以耦合到选择线215，诸如漏极选择线。
每个选择晶体管210的源极可以连接到共源极216。每个选择晶体管210的漏极可以连接到相应的NAND串206的存储器单元2080的源极。例如，选择晶体管2100的漏极可以连接到相应的NAND串2060的存储器单元2080的源极。因此，每个选择晶体管210可以被配置为选择性地将相应的NAND串206耦合到共源极216。每个选择晶体管210的控制栅极可以连接到选择线214。
每个选择晶体管212的漏极可以连接到相应的NAND串206的位线204。例如，选择晶体管2120的漏极可以连接到相应的NAND串2060的位线2040。每个选择晶体管212的源极可以连接到相应的NAND串206的存储器单元208N的漏极。例如，选择晶体管2120的源极可以连接到相应的NAND串2060的存储器单元208N的漏极。因此，每个选择晶体管212可以被配置为选择性地将相应的NAND串206耦合到相应的位线204。每个选择晶体管212的控制栅极可以连接到选择线215。
图2A中的存储器阵列可以是准二维存储器阵列，并且可以具有大致平面的结构，例如，其中共源极216、串206和位线204在基本平行的平面中延伸。替代性地，图2A中的存储器阵列可以是三维存储器阵列，例如，其中串206可以基本垂直于含有共源极216的平面并且垂直于含有位线204的平面延伸，所述位线可以基本平行于含有共源极216的平面。
存储器单元208的典型配置包含可以(例如通过阈值电压的变化)决定单元的数据值的数据存储结构234(例如，浮置栅极、电荷陷阱等)和控制栅极236，如图2A所示。存储器单元208可以进一步具有限定的源极230和限定的漏极232。存储器单元208使得其控制栅极236耦合到(在某些情况下形成)字线202。
存储器单元208的列是NAND串206或耦合到给定位线204的多个NAND串206。存储器单元208的行是通常耦合到给定字线202的存储器单元208。存储器单元208的行可以但不需要包含通常耦合到给定字线202的全部存储器单元208。存储器单元208的行常常可以被分成存储器单元208的一或多个物理页组，并且存储器单元208的物理页常常包含通常耦合到给定字线202的其它每一存储器单元208。例如，通常耦合到字线202N并且选择性地耦合到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而通常耦合到字线202N并且选择性地耦合到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管在图2A中未明确描绘位线2043、2045，但是从附图显而易见的是，存储器单元阵列200A的位线204可以从位线2040到位线204M连续地编号。通常耦合到给定字线202的存储器单元208的其它分组也可以限定存储器单元208的物理页。对于某些存储器装置，通常耦合到给定字线的全部存储器单元可以被认为是物理页。在单次读出操作期间被读出或在编程操作期间被编程的物理页的部分(在一些实施例中，其仍可以是整行)(例如，上页或下页存储器单元)可以被认为是逻辑页。
图2B是可用于参考图1描述的类型的存储器的存储器单元阵列200B的一部分(例如，作为存储器单元阵列104的一部分)的另一示意图。图2B中相同编号的元件对应于关于图2A提供的描述。图2B提供了三维NAND存储器阵列结构的一个示例的附加细节。三维NAND存储器阵列200B可以并入竖直结构，所述竖直结构可以包含半导体柱，其中柱的一部分可以充当NAND串206的存储器单元的沟道区。NAND串206可以各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常称为选择栅极漏极)选择性地连接到位线2040至204M，并且通过选择晶体管210(例如，其可以是源极选择晶体管，通常称为选择栅极源极)选择性地连接到共源极216。多个NAND串206可以选择性地连接到相同位线204。通过偏置选择线2150至215L以选择性地激活各自在NAND串206和位线204之间的特定选择晶体管212，NAND串206的子集可以连接到它们各自的位线204。可以通过偏置选择线214来激活选择晶体管210。每个字线202可以连接到存储器阵列200B的多个存储器单元行。通常通过特定字线202相互连接的存储器单元行可以统称为层级。
尽管结合NAND闪存讨论了图2A和2B的示例，但是本文描述的实施例不限于特定的阵列架构或结构，并且可以包含其它结构(例如，交叉点存储器，DRAM等)和其它架构(例如AND阵列、NOR阵列等)。
图3是示出行波流水线300的一个示例的示意图。在一个示例中，行波流水线300可以是图1的存储器装置100的一部分。行波流水线300包含数据路径，所述数据路径包含数据输入节点306和数据输出节点308之间的多个行波流水线(例如，异步)数据级3020至3024和同步数据级304。在该示例中，行波流水线数据级3020的输入耦合到数据输入节点306。行波流水线数据级3020的输出耦合到行波流水线数据级3021的输入，并且行波流水线数据级3021的输出通过数据输入(DATA_IN)节点309耦合到同步数据级304的数据输入。同步数据级304的数据输出通过锁存数据输出(DATA_OUT_LAT)节点313耦合到行波流水线数据级3022的输入。行波流水线数据级3022的输出耦合到行波流水线数据级3023的输入。行波流水线数据级3023的输出耦合到行波流水线数据级3024的输入，并且行波流水线数据级3024的输出耦合到数据输出节点308。每个行波流水线数据级3020至3024处理接收到的输入数据，以提供经处理的输出数据。在每个行波流水线数据级3020至3024内处理数据的时间分别提供了每个行波流水线数据级3020至3024的延迟。
行波流水线300还包含时钟路径，所述时钟路径包含输入时钟节点316和返回时钟节点318之间的对应于多个行波流水线数据级3020至3024的多个时钟级3140至3144。在该示例中，时钟级3140的输入耦合到时钟输入节点316。时钟级3140的输出耦合到时钟级3141的输入，并且时钟级3141的输出通过时钟输入(CLK_IN)节点303耦合到同步数据级304的时钟输入。同步数据级304的时钟输出通过时钟输出(CLK_OUT)节点305耦合到时钟级3142的输入。时钟级3142的输出耦合到时钟级3143的输入。时钟级3143的输出耦合到时钟级3144的输入，并且时钟级3144的输出耦合到返回时钟节点318。每个时钟级3140至3144具有被配置为分别等于相应的行波流水线数据级3020至3024的延迟的延迟，使得时钟信号和数据一起移动(例如，被对准)。在一个示例中，每个行波流水线数据级3020至3024的延迟小于时钟信号的一个周期。
虽然行波流水线300包含五个行波流水线数据级和相应的五个时钟级，但是在其它实施例中，行波流水线300可以包含少于五个行波流水线数据级和相应的时钟级，或者多于五个行波流水线数据级和相应的时钟级。
同步数据级304包含数据处理部分310和用于锁存来自同步数据级304(例如，来自数据处理部分310)的数据的第一数据锁存器312。数据通过数据输入节点309输入到同步数据级304(例如，输入到数据处理部分310)。数据从数据处理部分310输出并且通过数据输出(DATA_OUT)节点311输入到第一数据锁存器312。时钟信号通过时钟输入节点303输入到同步数据级304(例如，输入到第一数据锁存器312)。第一数据锁存器312响应于时钟信号而锁存数据输出节点311上的数据。第一数据锁存器312将锁存的数据输出到锁存数据输出节点313。时钟输入节点303上的时钟信号没有延迟地变成时钟输出节点305上的时钟信号。通过数据输入节点309和数据输出节点311之间的数据处理部分310处理数据的时间由延迟TD1指示。在该示例中，TD1小于时钟信号的一个周期。
同步数据级304在多个行波流水线数据级3020至3024的第一行波流水线数据级(例如，在该示例中为行波流水线数据级3021)和第二行波流水线数据级(例如，在该示例中为行波流水线数据级3022)之间。虽然同步数据级304被示出为布置在行波流水线数据级3021和行波流水线数据级3022之间，但是在其它实施例中，同步数据级304可以布置在行波流水线300的多个行波流水线数据级3020至3024的其它行波流水线数据级之间。
行波流水线300还包含用于响应于返回时钟节点318上的返回时钟信号而锁存数据输出节点308上的数据的第二数据锁存器(例如，FIFO)320。响应于输出时钟信号节点324上的输出时钟信号而将存储在FIFO 320中的数据输出到输出数据节点322。在一个示例中，FIFO 320包含等于时钟级3140至3144的数量(例如，在该示例中为五个)的多个级。应当注意的是，FIFO 320不包含同步数据级304的级，因为时钟信号没有被同步数据级304延迟。因此，通过在行波流水线300中使用同步数据级304来代替另一行波流水线数据级，与不包含同步数据级304的行波流水线中的FIFO相比，FIFO 320可以更小。在一个示例中，FIFO 320可以是图1的I/O控制电路***112的一部分。
数据输入节点306上的数据通过行波流水线数据级3020至3024和同步数据级304被处理并且到达数据输出节点308(以及输入时钟节点316上的时钟信号通过时钟级3140至3144被延迟并且到达返回时钟节点318)的时间由等待时间(例如，地址存取时间(TAA))326指示。通过在行波流水线300中使用同步数据级304来代替另一行波流水线数据级，与不包含同步数据级304的行波流水线相比，可以减少等待时间326。此外，因为同步数据级304不包含用于延迟时钟信号的时钟级，所以行波流水线300可以比不包含同步数据级304的行波流水线使用更少的功率。
图4是示出图3的行波流水线300的同步数据级304的信号时序的一个示例的时序图330。时序图330包含表示数据输入节点309上的数据的DATA_IN信号、时钟输入节点303上的CLK_IN信号、表示数据输出节点311上的数据的DATA_OUT信号、时钟输出节点305上的CLK_OUT信号和表示锁存数据输出节点313上的数据的DATA_OUT_LAT信号。在该示例中，同步数据级304的处理部分310在332处开始处理如DATA_IN信号表示的第一数据(DATA_IN_0)。在处理第一数据之后，处理部分310输出如DATA_OUT信号表示的第一处理数据(DATA_OUT_0)。CLK_IN信号无延迟地提供CLK_OUT信号。在334处，响应于CLK_IN信号(例如，CLK_IN信号的上升沿)，由DATA_OUT信号表示的数据被第一数据锁存器312锁存，并且第一数据锁存器312输出如DATA_OUT_LAT信号表示的经处理的第一数据(DATA_OUT_0)。同样在334处，同步数据级304的处理部分310开始处理如DATA_IN信号表示的第二数据(DATA_IN_1)，并且过程重复。如时序图330所示，通过在行波流水线300中包含同步数据级304，使用附加的时钟周期来锁存第一数据锁存器312中的数据，使得使用两个时钟周期来通过行波流水线300处理数据。
图5是示出包含多个同步数据级3040至3041的行波流水线350的一个示例的示意图。行波流水线350包含数据路径，所述数据路径包含数据输入节点306和数据输出节点308之间的多个行波流水线数据级3020至3023和多个同步数据级3040至3041。在该示例中，行波流水线数据级3020的输入耦合到数据输入节点306。行波流水线数据级3020的输出耦合到行波流水线数据级3021的输入，并且行波流水线数据级3021的输出通过数据输入节点3090耦合到同步数据级3040的数据输入。同步数据级3040的数据输出通过锁存数据输出节点3130耦合到行波流水线数据级3022的输入。行波流水线数据级3022的输出通过数据输入节点3091耦合到同步数据级3041的数据输入。同步数据级3041的数据输出通过锁存数据输出节点3131耦合到行波流水线数据级3023的输入。行波流水线数据级3023的输出耦合到数据输出节点308。
行波流水线350还包含时钟路径，所述时钟路径包含输入时钟节点316和返回时钟节点318之间的对应于多个行波流水线数据级3020至3023的多个时钟级3140至3143。在该示例中，时钟级3140的输入耦合到时钟输入节点316。时钟级3140的输出耦合到时钟级3141的输入，并且时钟级3141的输出通过时钟输入节点3030耦合到同步数据级3040的时钟输入。同步数据级3040的时钟输出通过时钟输出节点3050耦合到时钟级3142的输入。时钟级3142的输出通过时钟输入节点3031耦合到同步数据级3041的时钟输入。同步数据级3041的时钟输出通过时钟输出节点3051耦合到时钟级3143的输入。时钟级3143的输出耦合到返回时钟节点318。
每个同步数据级3040至3041包含数据处理部分3100至3101和用于分别锁存来自同步数据级3040至3041(例如，来自数据处理部分3100至3101)的数据的第一数据锁存器3120至3121。数据分别通过数据输入节点3090至3091输入到每个同步数据级3040至3041(例如，输入到数据处理部分3100至3101)。数据从每个数据处理部分3100至3101输出，并且分别通过数据输出节点3110至3111输入到第一数据锁存器3120至3121。时钟信号分别通过时钟输入节点3030至3031输入到每个同步数据级3040至3041(例如，输入到第一数据锁存器3120至3121)。每个第一数据锁存器3120至3121响应于时钟信号而分别锁存数据输出节点3110至3111上的数据。每个第一数据锁存器3120至3121分别将锁存的数据输出到锁存数据输出节点3130至3131。每个时钟输入节点3030至3031上的时钟信号分别没有延迟地变成时钟输出节点3050至3051上的时钟信号。通过数据输入节点3090至3091和数据输出节点3110至3111之间的每个数据处理部分3100至3101处理数据的时间分别由延迟TD1和TD2指示。在该示例中，TD1和TD2各自小于时钟信号的一个周期。
行波流水线350还包含用于响应于返回时钟节点318上的返回时钟信号而锁存数据输出节点308上的数据的第二数据锁存器(例如，FIFO)320。响应于输出时钟信号节点324上的输出时钟信号而将存储在FIFO 320中的数据输出到输出数据节点322。在一个示例中，FIFO 320包含等于时钟级3140至3143的数量(例如，在该示例中为四个)的多个级。应当注意的是，FIFO 320不包含用于每个同步数据级3040至3041的级，因为时钟信号没有被同步数据级3040至3041延迟。因此，通过在行波流水线350中使用同步数据级3040至3041，与不包含同步数据级3040至3041的行波流水线中的FIFO相比，以及与包含较少同步数据级的行波流水线(诸如图3的行波流水线300)相比，FIFO 320可以更小。
数据输入节点306上的数据通过行波流水线数据级3020至3023和同步数据级3040至3041被处理并且到达数据输出节点308(以及输入时钟节点316上的时钟信号通过时钟级3140至3143被延迟并且到达返回时钟节点318)的时间由等待时间(例如，地址存取时间(TAA))326指示。通过在行波流水线350中使用多个同步数据级3040至3041，与不包含同步数据级3040至3041的行波流水线相比，以及与包含较少同步数据级的行波流水线(诸如图3的行波流水线300)相比，可以减少等待时间326。此外，因为同步数据级3040至3041不包含用于延迟时钟信号的时钟级，所以与不包含同步数据级3040至3041的行波流水线相比，以及与包含较少同步数据级的行波流水线(诸如图3的行波流水线300)相比，行波流水线350可以使用更少的功率。
在该示例中，通过在行波流水线350中包含多个同步数据级3040至3041，使用附加的时钟周期来锁存每个第一数据锁存器3120至3121中的数据，使得使用三个时钟周期来通过行波流水线350处理数据。虽然行波流水线350包含两个同步数据级3040至3041，但是在其它实施例中，行波流水线350可以包含多于两个同步数据级。在这种情况下，用于通过行波流水线处理数据的时钟周期的数量等于同步数据级的数量加上一。
图6是示出行波流水线380的另一示例的示意图。除了行波流水线380的同步数据级304包含时钟路径中的延迟级382之外，行波流水线380类似于先前参考图3描述和示出的行波流水线300。延迟级382通过延迟TC1来延迟时钟输入节点303上的时钟信号，以在时钟输出节点305上提供时钟信号。在该示例中，同步数据级304的处理部分310的延迟TD1可以大于时钟信号的一个周期。延迟级382的延迟TC1可以小于延迟TD1。在一个示例中，延迟TD1小于延迟TC1加上时钟信号的一个周期。时钟路径中的延迟TC1为同步数据级304的处理部分310提供了附加的建立时间。
图7是示出存储器的行波流水线400的一个示例的示意图。行波流水线400可以用于从存储器阵列输出数据，诸如图1的存储器装置100的存储器阵列104。行波流水线400包含用于响应于地址信号而从存储器阵列输出数据的同步数据级404。同步数据级404包含用于锁存输出数据的第一数据锁存器412。行波流水线400包含多个行波流水线级4020至4023，其中行波流水线级4020至4021可以是行波流水线地址级，并且行波流水线级4022至4023可以是行波流水线数据级。行波流水线400包含耦合到同步数据级404的输入的地址路径。地址路径包含同步数据级404的地址输入节点406和输入节点409之间的多个行波流水线地址级4020至4021。行波流水线400还包含耦合到同步数据级404的输出的数据路径。数据路径包含同步数据级404的输出节点413和数据输出节点408之间的多个行波流水线数据级4022至4023。
行波流水线400还包含输入时钟路径，所述输入时钟路径包含同步数据级404的时钟输入节点416和输入节点403之间的多个输入时钟级4140至4141。每个时钟级4140至4141对应于行波流水线地址级4020至4021，并且包含被配置为分别等于相应的行波流水线地址级4020至4021的延迟的延迟，使得时钟信号和地址一起移动(例如，被对准)。在一个示例中，每个行波流水线地址级4020至4021的延迟小于时钟信号的一个周期。行波流水线400还包含耦合到在第一数据锁存器412处的输入时钟路径的返回时钟路径。返回时钟路径包含同步数据级404的输出节点405和返回时钟节点418之间的多个返回时钟级4142至4143。每个返回时钟级4142至4143对应于多个行波流水线数据级4022至4023，并且包含被配置为分别等于相应的行波流水线数据级4022至4023的延迟的延迟，使得时钟信号和数据一起移动(例如，被对准)。在一个示例中，每个行波流水线数据级4022至4023的延迟小于时钟信号的一个周期。
在该示例中，行波流水线地址级4020的输入耦合到地址输入节点406。行波流水线地址级4020的输出耦合到行波流水线地址级4021的输入，并且行波流水线地址级4021的输出通过输入节点409耦合到同步数据级404的地址输入。同步数据级404的数据输出通过输出节点413耦合到行波流水线数据级4022的输入。行波流水线数据级4022的输出耦合到行波流水线数据级4023的输入。行波流水线数据级4023的输出耦合到数据输出节点408。
输入时钟级4140的输入耦合到时钟输入节点416。输入时钟级4140的输出耦合到输入时钟级4141的输入，并且输入时钟级4141的输出通过输入节点403耦合到同步数据级404的时钟输入。同步数据级404的时钟输出通过输出节点405耦合到返回时钟级4142的输入。返回时钟级4142的输出耦合到返回时钟级4143的输入。返回时钟级4143的输出耦合到返回时钟节点418。
同步级404包含数据处理部分410和用于锁存来自同步数据级404(例如，来自数据处理部分410)的数据的第一数据锁存器412。地址通过输入节点409输入到同步数据级404(例如，输入到数据处理部分410)。从存储器阵列中检索存储器阵列内对应于地址的数据。所检索的数据从数据处理部分410中输出，并且通过数据输出节点411输入到第一数据锁存器412。时钟信号通过输入节点403输入到同步数据级404(例如，输入到第一数据锁存器412)。第一数据锁存器412响应于时钟信号而锁存数据输出节点411上的数据。第一数据锁存器412将锁存的数据输出到输出节点413。输入节点403上的时钟信号没有延迟地变成输出节点405上的时钟信号。在一个示例中，通过输入节点409和数据输出节点411之间的数据处理部分410处理数据的时间(例如，同步数据级404的延迟)小于时钟信号的一个周期。
行波流水线400还包含用于响应于返回时钟节点418上的返回时钟信号而锁存数据输出节点408上的数据的第二数据锁存器(例如，FIFO)420。响应于输出时钟信号节点424上的输出时钟信号而将存储在FIFO 420中的数据输出到输出数据节点422。在一个示例中，FIFO 420包含等于时钟级4140至4143的数量(例如，在该示例中为四个)的多个级。应当注意的是，FIFO 420不包含同步数据级404的级，因为时钟信号没有被同步数据级404延迟。因此，通过在行波流水线400中使用同步数据级404来代替另一行波流水线数据级，与不包含同步数据级404的行波流水线中的FIFO相比，FIFO 420可以更小。在一个示例中，FIFO 420可以是图1的I/O控制电路***112的一部分。
图8A至8C是示出用于通过行波流水线处理数据的方法500的一个示例的流程图。在一个示例中，方法500可以通过图3的行波流水线300、图5的行波流水线350、图6的行波流水线380或图7的行波流水线400实施。如图8A所示，在502处，方法500包含通过第一行波流水线数据级异步处理数据。在504处，方法500包含延迟时钟信号，以将时钟信号与来自第一行波流水线数据级的数据对准。在506处，方法500包含通过同步数据级处理来自第一行波流水线数据级的数据。在一个示例中，通过同步数据级处理来自第一行波流水线数据级的数据包含在少于时钟信号的一个周期内通过同步数据级处理来自第一行波流水线数据级的数据。在508处，方法500包含响应于延迟的时钟信号而锁存来自同步数据级的数据，延迟的时钟信号提供返回时钟信号。在510处，方法500包含通过第二行波流水线数据级处理锁存的数据。在512处，方法500包含延迟返回时钟信号，以将返回时钟信号与来自第二行波流水线数据级的数据对准。
如图8B所示，在514处，方法500可以进一步包含响应于延迟的返回时钟信号而锁存来自第二行波流水线数据级的数据。在一个示例中，锁存来自第二行波流水线数据级的数据包含将来自第二行波流水线数据级的数据锁存在FIFO中。如图8C所示，在516处，方法500可以进一步包含延迟与来自第一行波流水线数据级的数据对准的时钟信号。在这种情况下，通过同步数据级处理来自第一行波流水线数据级的数据可以包含在多于时钟信号的一个周期内通过同步数据级处理来自第一行波流水线数据级的数据。
结论
尽管本文已经示出和描述了具体的实施例，但是本领域的普通技术人员将理解的是，被计算为实现相同目的的任何布置都可以替代所示的具体的实施例。对本领域普通技术人员来说，实施例的许多修改将是显而易见的。因此，本申请旨在覆盖实施例的任何修改或变化。

Claims (21)

1.一种行波流水线，包括：
数据路径，包括数据输入节点和数据输出节点之间的多个行波流水线数据级和同步数据级，所述同步数据级包括用于锁存来自所述同步数据级的数据的第一数据锁存器；
时钟路径，包括输入时钟节点和返回时钟节点之间的对应于所述多个行波流水线数据级的多个时钟级，所述多个时钟级中的每个时钟级具有被配置为等于所述多个行波流水线数据级中的对应的行波流水线数据级的延迟的延迟；以及
第二数据锁存器，用于响应于所述返回时钟节点上的返回时钟信号而锁存所述数据输出节点上的所述数据，
其中所述第一数据锁存器响应于所述时钟路径上的时钟信号而锁存来自所述同步数据级的所述数据。
2.根据权利要求1所述的行波流水线，其中所述第二数据锁存器包括FIFO。
3.根据权利要求2所述的行波流水线，其中所述FIFO包括等于所述多个时钟级中的时钟级的数量的多个级。
4.根据权利要求1所述的行波流水线，其中所述同步数据级在所述多个行波流水线数据级中的第一行波流水线数据级和第二行波流水线数据级之间。
5.根据权利要求1所述的行波流水线，其中所述多个行波流水线数据级包括至少两个行波流水线数据级。
6.根据权利要求1所述的行波流水线，其中所述多个行波流水线数据级中的每个行波流水线数据级的延迟小于所述时钟信号的一个周期。
7.根据权利要求1所述的行波流水线，其中所述同步数据级的延迟小于所述时钟信号的一个周期。
8.根据权利要求1所述的行波流水线，其中所述同步数据级的延迟大于所述时钟信号的一个周期，并且
其中所述时钟路径进一步包括延迟级，使得所述第一数据锁存器响应于来自所述延迟级的延迟的时钟信号而锁存来自所述同步数据级的所述数据。
9.根据权利要求8所述的行波流水线，其中所述延迟级的延迟小于所述同步数据级的延迟。
10.根据权利要求1所述的行波流水线，其中所述数据路径包括所述数据输入节点和所述数据输出节点之间的多个同步数据级，所述多个同步数据级中的每个同步数据级包括用于锁存来自所述多个同步数据级中的相应的同步数据级的所述数据的第一数据锁存器，并且
其中所述多个同步数据级的每个第一数据锁存器响应于所述时钟路径上的所述时钟信号而锁存来自所述相应的同步数据级的所述数据。
11.一种存储器，包括：
存储器阵列；
同步数据级，用于响应于地址信号而从所述存储器阵列输出数据，所述同步数据级包括用于锁存所述输出数据的第一数据锁存器；
地址路径，耦合到所述同步数据级的输入，所述地址路径包括多个行波流水线地址级；
数据路径，耦合到所述同步数据级的输出，所述数据路径包括多个行波流水线数据级；
输入时钟路径，包括对应于所述多个行波流水线地址级的多个输入时钟级，所述多个输入时钟级中的每个输入时钟级包括被配置为等于所述多个行波流水线地址级中的对应的行波流水线地址级的延迟的延迟；以及
返回时钟路径，在所述第一数据锁存器处耦合到所述输入时钟路径，所述返回时钟路径包括对应于所述多个行波流水线数据级的多个返回时钟级，所述多个返回时钟级中的每个返回时钟级的延迟等于所述多个行波流水线数据级中的所述对应的行波流水线数据级的延迟，
其中所述第一数据锁存器响应于所述输入时钟路径上的时钟信号而锁存所述输出数据。
12.根据权利要求11所述的存储器，进一步包括：
FIFO，用于响应于来自所述返回时钟路径的返回时钟信号而锁存来自所述数据路径的数据。
13.根据权利要求12所述的存储器，其中所述FIFO包括等于输入时钟级的数量加上返回时钟级的数量的多个级。
14.根据权利要求11所述的存储器，其中所述多个行波流水线地址级中的每个行波流水线地址级的延迟小于所述时钟信号的一个周期，并且
其中所述多个行波流水线数据级中的每个行波流水线数据级的延迟小于所述时钟信号的一个周期。
15.根据权利要求11所述的存储器，其中所述同步数据级的延迟小于所述时钟信号的一个周期。
16.根据权利要求11所述的存储器，其中所述存储器阵列包括NAND存储器阵列。
17.一种用于通过行波流水线处理数据的方法，所述方法包括：
通过第一行波流水线数据级异步处理数据；
延迟时钟信号，以将所述时钟信号与来自所述第一行波流水线数据级的所述数据对准；
通过同步数据级处理来自所述第一行波流水线数据级的所述数据；
响应于所述延迟的时钟信号而锁存来自所述同步数据级的所述数据，所述延迟的时钟信号提供返回时钟信号；
通过第二行波流水线数据级处理所述锁存的数据；以及
延迟所述返回时钟信号，以将所述返回时钟信号与来自所述第二行波流水线数据级的所述数据对准。
18.根据权利要求17所述的方法，进一步包括：
响应于所述延迟的返回时钟信号而锁存来自所述第二行波流水线数据级的所述数据。
19.根据权利要求18所述的方法，其中锁存来自所述第二行波流水线数据级的所述数据包括将来自所述第二行波流水线数据级的所述数据锁存在FIFO中。
20.根据权利要求17所述的方法，其中通过所述同步数据级处理来自所述第一行波流水线数据级的所述数据包括在少于所述时钟信号的一个周期内通过所述同步数据级处理来自所述第一行波流水线数据级的所述数据。
21.根据权利要求17所述的方法，进一步包括：
延迟与来自所述第一行波流水线数据级的所述数据对准的所述时钟信号，
其中通过所述同步数据级处理来自所述第一行波流水线数据级的所述数据包括在多于所述时钟信号的一个周期内通过所述同步数据级处理来自所述第一行波流水线数据级的所述数据。
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