KR101153712B1 - 멀티-포트 ｓｄｒａｍ 엑세스 제어장치와 제어방법 - Google Patents

멀티-포트 ｓｄｒａｍ 엑세스 제어장치와 제어방법 Download PDF

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Abstract

멀티-포트 SDRAM, 및 멀티-포트 SDRAM 엑세스 제어장치와 제어방법이 개시된다. 멀티-포트 SDRAM 엑세스 제어장치인 마스터는 프로세서와 컨트롤러를 구비한다. 상기 프로세서는 적어도 하나의 다른 마스터와 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 중재를 수행하며, 상기 중재의 결과, 자신이 상기 SDRAM에 대한 오너쉽을 획득한 경우 MRS 명령을 상기 컨트롤러로 출력한다. 상기 컨트롤러는 수신된 MRS명령을 상기 SDRAM과 통신하기 위한 인터페이스에 상응하는 MRS명령으로 변환하여 변환된 MRS명령을 상기 SDRAM으로 출력한다. 본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 MRS명령을 출력한 마스터를 오너를 인정하고, 상시 MRS 명령을 출력한 마스터로부터 출력된 명령만을 수신하고 수신된 명령에 상응하는 동작을 수행한다. 또한, 본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 SDRAM을 구성하는 공유뱅크에 대한 오토 리프레쉬 동작을 수행한다. 또한 본 발명에 따른 SDRAM은 상시 MRS 명령을 출력한 마스터로부터 출력된 precharge ALL 명령에 응답하여 상기 공유뱅크에 대한 프리차지 동작을 수행한다.
중재, 마스터

Description

멀티-포트 ＳＤＲＡＭ 엑세스 제어장치와 제어방법{Apparatus and method for access controlling multi-port SDRAM}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 다수의 마스터들 각각이 소정의 인터페이스를 통해 소프트웨어적으로 멀티-포트 SDRAM의 오너쉽을 중재할 수 있는 본 발명의 개념을 적용한 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 시스템에서 오토 리프레쉬 명령과 액티브 명령이 충돌하는 경우를 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 시스템에서 발생되는 오토 리프레쉬 결핍(starvation)을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 시스템에서 발생되는 프리차지 미싱(missing)을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 시스템의 블록도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸 다.
도 8은 본 발명에 따른 멀티-포트 SDRAM에 의하여 오토 리프레쉬 명령과 액티브 명령의 충돌문제가 해결되는 것을 설명하기 위한 타이밍도이다.
도 9는 본 발명에 따른 멀티-포트 SDRAM에 의하여 오토 리프레쉬 결핍문제가 해결되는 것을 설명하기 위한 타이밍도이다.
도 10은 본 발명에 따른 멀티-포트 SRDAM에 의하여 프리차지 미싱문제가 해결되는 것을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예에 따른 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 시스템의 동작을 설명하기 위한 타이밍도이다.
본 발명은 SDRAM과 SDRAM 제어장치에 관한 것으로, 보다 상세하게는 멀티-포트 SDRAM, 및 MRS명령(Mode Register Set command)과 프리차지 올 명령(precharge ALL command)을 사용하여 멀티-포트 SDRAM의 중재 스킴(scheme)에 관한 것이다.
SDRAM을 구성하는 메모리 셀들의 특성상, 정기적인 리프레쉬가 필요하다. 그러므로, SDRAM의 동작을 제어하는 SDRAM 컨트롤러는 최우선 순위로 오토 리프레쉬 명령을 주기적으로 상기 SDRAM으로 전송한다. 오토 리프레쉬 명령을 수신한 SDRAM은 내부의 리프레쉬 카운터를 이용하여 로우 어드레스를 증가시키면서 다수의 뱅크들 각각을 리프레쉬 한다.
그러나, 다수의 포트들과 적어도 하나의 공유 뱅크(shared bank)를 구비하는 SDRAM(이하 '멀티-포트 SDRAM'라 한다)에서는 각 포트를 통하여 오토 리프레쉬 명령이 입력된다. SDRAM 컨트롤러는 오토 리프레쉬 명령을 주기적으로 SDRAM으로 출력하므로, 상기 SDRAM 컨트롤러의 동작을 제어하는 마스터의 CPU마저도 상기 오토 리프레쉬 명령의 출력 시점을 알 수 없다.
특히, 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 시스템에서 상기 다수의 마스터들 중에서 어느 하나의 마스터는 나머지 마스터들 각각으로부터 출력되는 오토 리프레쉬 명령의 출력시점을 예측할 수 없다.
그러므로, 다수의 마스터들이 동시에 멀티-포트 SDRAM을 엑세스하지 못하도록 상기 다수의 마스터들 사이의 중재(arbitration)와 상기 중재의 결과를 멀티-포트 SDRAM에게 통지할 필요가 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 멀티-포트 SDRAM의 각 포트로 입력되는 명령들 사이의 충돌을 방지할 수 있는 멀티-포트 SDRAM의 중재 스킴을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 SDRAM의 동작을 제어하는 마스터는 프로세서와 컨트롤러를 구비한다. 상기 프로세서는 적어도 하나의 다른 마스터와 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 중재를 수행하며, 상기 중재의 결과, 자신이 상기 SDRAM에 대한 오너쉽을 획득한 경우 MRS 명령을 상기 컨트롤러 로 출력한다. 상기 컨트롤러는 수신된 MRS명령을 상기 SDRAM과 통신하기 위한 인터페이스에 상응하는 MRS명령으로 변환하여 변환된 MRS명령을 상기 SDRAM으로 출력한다.
본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 MRS명령을 출력한 마스터를 오너를 인정하고, 상시 MRS 명령을 출력한 마스터로부터 출력된 명령만을 수신하고 수신된 명령에 상응하는 동작을 수행한다.
또한, 본 발명에 따른 SDRAM은 상기 MRS명령에 응답하여 상기 SDRAM을 구성하는 공유뱅크에 대한 오트 리프레쉬 동작을 수행한다. 또한 본 발명에 따른 SDRAM은 상시 MRS 명령을 출력한 마스터로부터 출력된 precharge ALL 명령에 응답하여 상기 공유뱅크에 대한 프리차지 동작을 수행한다.
본 발명에 따른 SDRAM은 적어도 하나의 공유 뱅크를 구비하는 메모리 코어, 각각이 대응되는 마스터로부터 출력된 소정의 명령과 데이터를 수신하기 위한 다수의 포트들, 및 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 상기 소정의 명령에 기초하여 상기 적어도 하나의 공유 뱅크의 동작을 제어하는 제어 회로를 구비하며, 상기 제어회로는 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 상기 소정의 명령이 MRS명령인지의 여부를 검출하고, 상기 소정의 명령이 상기 MRS 명령인 경우 상기 MRS명령이 입력된 포트에 접속된 마스터만이 상기 적어도 하나의 공유 뱅크를 엑세스할 수 있도록 제어한다.
상기 소정의 명령이 프리차지 명령인 경우, 상기 적어도 하나의 공유 뱅크는 상기 제어회로의 제어 하에 상기 프리차지 명령에 기초하여 프리차지 동작을 수행 한다.
본 발명에 따른 멀티-포트 SDRAM은 적어도 하나의 공유 뱅크를 포함하는 메모리 코어, 각각이 대응되는 마스터로부터 출력된 신호들을 수신하기 위한 다수의 포트들, 각각이 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 신호들을 수신하고, 수신된 신호들에 기초하여 MRS명령을 검출하고, 검출신호를 발생하는 다수의 MRS 명령 검출기들, 상기 다수의 포트들 각각을 통하여 입력된 상기 신호들을 입력신호들로서 수신하고, 상기 다수의 MRS 명령 검출기들로부터 출력된 다수의 검출신호들에 응답하여 상기 다수의 포트들 중에서 어느 하나의 포트를 통하여 입력된 상기 신호들을 출력신호들로서 출력하는 선택회로, 상기 다수의 MRS 명령 검출기들로부터 출력된 검출신호들을 수신하고 이들을 논리 연산하는 논리 회로, 상기 논리 회로의 출력신호에 응답하여 상기 메모리 코어의 공유뱅크에서 오토 리프레쉬 동작이 수행될 수 있도록 오토 리프레쉬 어드레스를 발생하는 리프레쉬 카운터를 구비하며, 상기 메모리 코어는 상기 선택회로로부터 출력된 출력신호들을 수신하고, 이들에 기초하여 소정의 명령을 수행한다.
본 발명에 따른 다수의 포트들을 구비하는 SDRAM은 적어도 하나의 공유 뱅크를 구비하는 메모리 코어, 각각이 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들을 수신하고 이들에 기초하여 MRS 명령 또는 리프레쉬 명령을 검출하는 다수의 명령 검출기들, 각각이 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 어드레스를 수신하고, 상기 다수의 명령 검출기들 중에서 대응되는 명령 검출기로부터 출력된 상기 MRS 명령 또는 상기 리프레쉬 명령에 응답 하여 로우 어드레스를 발생하는 다수의 리프레쉬 카운터들, 상기 다수의 MRS 명령 검출기들로부터 출력된 다수의 검출신호들에 응답하여 상기 다수의 리프레쉬 카운터들 중에서 어느 하나의 리프레쉬 카운터로부터 출력된 로우 어드레스를 출력하는 선택회로, 및 상기 선택회로로부터 출력된 로우 어드레스를 디코딩하고, 디코딩 결과에 따른 어드레스를 출력하는 디코더를 구비하며, 상기 메모리 코어는 상기 디코더로부터 출력된 어드레스에 응답하여 오토 리프레쉬 동작을 수행한다.
본 발명에 따른 시스템은 각각이 소정의 인터페이스를 통하여 서로 접속된 다수의 마스터들, 및 적어도 하나의 공유 뱅크와 다수의 포트들을 구비하는 SDRAM을 구비하며, 상기 다수의 마스터들 각각은 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 상기 다수의 마스터들 중에서 적어도 하나의 다른 마스터와 상기 소정의 인터페이스를 통하여 중재를 수행하는 프로세서를 구비하며, 상기 중재의 결과에 기초하여 상기 다수의 마스터들 중에서 상기 SDRAM에 대한 오너쉽을 가진 제1마스터의 프로세서가 상기 다수의 포트들 중에서 제1포트를 통하여 MRS명령을 상기 SDRAM으로 출력하는 경우, 상기 SDRAM은 상기 MRS명령에 기초하여 상기 제1마스터의 프로세서를 오너(owner)로 인식한다.
본 발명에 따른 각각이 소정의 인터페이스를 통하여 서로 접속된 다수의 마스터들과 적어도 하나의 공유 뱅크와 다수의 포트들을 구비하는 SDRAM을 구비하는 시스템에서 상기 SDRAM의 동작을 제어하는 방법은 상기 다수의 마스터들 중에서 상기 SDRAM에 대한 오너쉽을 획득한 제1마스터가 MRS신호를 상기 다수의 포트들 중에서 대응되는 포트를 통하여 상기 SDRAM으로 출력하는 단계와 상기 SDRAM은 상기 제 1마스터에게 자신을 엑세스할 수 있는 권한을 부여하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 다수의 마스터들 각각이 소정의 인터페이스를 통해 소프트웨어적으로 멀티-포트 SDRAM의 오너쉽 (ownership)을 중재할 수 있는 본 발명의 개념을 적용한 시스템의 블록도를 나타낸다.
도 1을 참조하면, 시스템(10)은 다수의 마스터들(111 내지 11n)과 멀티-포트 SDRAM(19)을 구비한다. 다수의 마스터들(111 내지 11n) 각각은 프로세서(131 내지 13n)와 SDRAM 컨트롤러(171 내지 17n)를 구비하며, 각 프로세서(131 내지 13n)와 각 SDRAM 컨트롤러(171 내지 17n)는 내부 버스(151 내지 15n)를 통하여 서로 명령과 데이터를 주고받는다.
상기 다수의 마스터들(111 내지 11n) 각각과 멀티-포트 SDRAM(19)의 각 포트(191 내지 19n)는 SDRAM 인터페이스를 통하여 명령과 데이터를 주고받는다.
도 1에 도시된 시스템(10)을 구현하기 위한 스킴은 멀티-포트 SDRAM(19)에 추가적인 입/출력 패드(또는 핀)를 구현할 필요가 없고, 기존의 SDRAM 컨트롤러를 변경 없이 사용할 수 있으나, 이로 인해 3가지 문제점이 발생한다.
첫 번째 문제점은 다수의 마스터들(111 내지 11n) 사이에 프로세서(131 내지 13n), 즉 소프트웨어적으로 중재가 수행되어 멀티-포트 SDRAM(19)에 대한 오너쉽을 갖는 제1마스터(111)가 제1포트(191)를 통하여 액티브 명령(예컨대, 로우 액티브(row active)명령, 독출 명령, 및 기입 명령 중의 어느 하나의 명령)을 출력하고 상기 멀티-포트 SDRAM(19)에 대한 오너쉽을 갖지 않는 제2마스터(112)가 제2포트(192)를 통하여 오토 리프레쉬 명령을 출력하는 경우, 상기 멀티-포트 SDRAM(19)에서는 상기 액티브 명령과 상기 오토 리프레쉬 명령이 충돌한다.
상기 충돌을 막기 위하여 제2포트(192)를 통하여 액티브 명령이 입력되기 전까지 멀티-포트 SDRAM(19)내부에서 제1마스터(111)에게 오너쉽을 주고 상기 제1마스터(111)로부터 출력된 오토 리프레쉬 명령을 상기 멀티-포트 SDRAM(19)이 수행하게 하는 방법을 사용할 수 있다. 그러나, 이 방법도 도 2에 도시된 바와 같은 문제가 발생한다.
도 2는 도 1에 도시된 시스템에서 오토 리프레쉬 명령과 액티브 명령이 충돌하는 경우를 설명하기 위한 타이밍도이다.
도 1과 도 2를 참조하면, SGM1은 프로세서들(131 내지 13n)을 통한 중재(즉, 소프트웨어에 의한 중재)에 의해 제1마스터(111)가 멀티-포트 SDRAM(19)을 엑세스할 수 있는 권한을 가졌음을 나타내는 신호이다. 상기 신호(SGM1)는 프로세서(131; 예컨대 CPU)에서 인지할 수 있는 신호이다. 상기 신호(SGM1)가 하이(H)일 때 제1마스터(111)는 멀티-포트 SDRAM(19)에 대한 오너쉽 (즉, 엑세스할 수 있는 권한)을 갖는다.
M1_CMD는 제1마스터(111)에서 출력되는 명령을 나타낸다. 즉, auto-refresh는 SDRAM 컨트롤러(171)의 의하여 주기적으로 출력되는 오토 리플레쉬 명령을 나타낸다. 멀티-포트 SDRAM(19)은 화살표로 표시된 오토 리프레쉬 명령(auto-refresh)만을 수행한다. active11과 active12는 제1마스터(111)가 멀티-포트 SDRAM (19)으로 출력하는 액티브 명령을 나타내고, 상기 액티브 명령은 로우 액티브 명령, 기입 명령 또는 독출 명령이다. 제1마스터(111)는 SGM1이 하이인 구간에서만 액티브 명령을 출력한다.
tRC는 로우 싸이클 타임(Row cycle time)을 나타내고, tRC 구간동안 멀티-포트 SDRAM(19)는 메모리 셀에 대한 리프레쉬 동작을 수행하고 있으므로, tRC 구간동안에는 상기 셀을 엑세스하는 어떠한 명령도 멀티-포트 SDRAM(19)로 입력되어서는 안 된다.
SGM2는 소프트웨어 중재에 의해 제2마스터(112)가 멀티-포트 SDRAM(19)을 엑세스할 수 있는 권한을 가졌음을 나타내는 신호이다. 상기 신호(SGM2)는 프로세서(132, 예컨대 CPU)에서 인지할 수 있는 신호이다. 상기 신호(SGM2)가 하이(H)일 때 제2마스터(112)는 멀티-포트 SDRAM(19)에 대한 오너쉽(즉, 엑세스할 수 있는 권한)을 갖는다.
M2_CMD는 제2마스터(112)에서 출력되는 명령을 나타낸다. 상기 제2마스터(112)는 소프트웨어 중재에 의해 멀티-포트 SDRAM(19)에 대한 오너쉽을 가졌을 때에만 액티브 명령(active21)을 출력한다.
OWNER는 멀티-포트 SDRAM(19)의 오너(owner)를 나타낸다. 즉, 오너는 액티브 명령(active11 또는 active21)을 출력한 마스터(111 또는 112)를 나타낸다. OPR은 멀티-포트 SDRAM(19)에서 실행되는 액티브 명령(active 11, active12, active 21)을 나타낸다.
A11은 멀티-포트 SDRAM(19)의 오너가 바뀌는 시점을 나타낸다. 멀티-포트 SDRAM(19)은 액티브 명령(active21)에 응답하여 자신(19)의 오너를 변경한다. SGM2가 로우(L)에서 하이(H)로 천이하는 시점(즉, 소프트웨어 중재에 의하여 오너가 변경되는 시점)과 실제로 멀티-포트 SDRAM(19)의 오너가 바뀌는 시점(A11)이 서로 다르다.
A13을 참조라면, 소프트웨어 중재 결과로 멀티-포트 SDRAM(19)의 오너가 제1마스터(111)에서 제2마스터(112)로 바뀌었다. 그러나, 액티브 명령(active21)이 입력되기 전까지는 상기 멀티-포트 SDRAM(19)의 오너는 제1마스터(111)이므로, 상기 멀티-포트 SDRAM(19)는 상기 제1마스터(111)로부터 출력된 오토 리프레쉬 명령(auto refresh)을 수행한다.
그러나 tRC가 끝나기 전에 액티브 명령(active21)이 멀티-포트 SDRAM(19) 입력되면, 상기 제1마스터(111)로부터 출력된 오토 리프레쉬 명령(auto-refresh)과 제2마스터(112)로부터 출력된 액티브 명령(active21)이 충돌한다. 따라서 액티브 명령(active21)은 수행되지 않는다.
즉, 멀티-포트 SDRAM(19)은 다수의 마스터들(111 내지 11n)사이의 중재결과를 알지 못하므로, 대응되는 포트(191 내지 19n)를 통하여 입력되는 액티브 명령에 기초하여 자신의 오너를 결정한다. 따라서 멀티-포트 SDRAM(19)은 액티브 명령을 출력한 마스터를 자신의 오너로 결정한다. 즉, 다수의 마스터들(111 내지 11n)사이의 중재결과로 멀티-포트 SDRAM(19)의 오너는 바뀌었지만, 상기 멀티-포트 SDRAM(19)은 오너가 변경되었음을 나중에 인식하므로, 제1마스터(111)로부터 출력된 오토 리프레쉬 명령(auto-refresh)과 제2마스터(112)로부터 출력된 액티브 명령(active21)이 충돌한다.
두 번째 문제점은 다수의 마스터들(111 내지 11n)사이에 오너쉽 스위칭(ownership switching)이 빠르게 일어났을 경우 상기 멀티-포트 SDRAM(19)은 상기 다수의 마스터들(111 내지 11n)각각으로부터 출력된 오토 리프레쉬 명령(auto-refresh)을 하나도 못 받게 되어 리프레쉬 결핍이 일어나는 것이다.
도 3은 도 1에 도시된 시스템에서 발생되는 오토 리프레쉬 결핍(starvation)을 설명하기 위한 타이밍도이다.
도 1과 도 3을 참조하면, 다수의 마스터들(111 내지 11n)사이에 오너쉽 스위칭이 빠르게 일어나서 SGM1과 SGM2가 로우(L)인 구간에서 오토 리프레쉬 명령이 발생되고, SGM1과 SGM2가 하이(H)인 구간에서 액티브 명령(active11, active12, active13, active21, 및 active22)이 발생되는 경우, 멀티-포트 SDRAM(19)은 리프레쉬 동작을 수행하지 않고 액티브 명령(active11, active12, active13, active21, 및 active22)만을 수행한다. 따라서 멀티-포트 SDRAM(19)에 저장된 데이터는 손실되는 문제점이 있다.
세 번째 문제점은 다수의 마스터들(111 내지 11n)사이에서 오너쉽 스위칭이 일어날 때 멀티-포트 SDRAM(19)에서 프리차지 동작이 수행되지 않는 것이다.
도 4는 도 1에 도시된 시스템에서 발생되는 프리차지 미싱(missing)을 설명하기 위한 타이밍도이다. 도 1과 도 4를 참조하면, 멀티-포트 SDRAM(19)은 독출 동작 또는 기입 동작을 수행하기 전에 프리차지 동작을 수행해야 한다. 동일한 로우 어드레스를 엑세스할 때 프리차지 동작은 처음에 한번만 수행하고 컬럼 어드레스(column address)만 바꾸어 가면서 엑세스할 수 있다.
도 4에 도시된 바와 같이 제1마스터(111)는 로우 어드레스(A15)를 한번만 주고 버스트 리드(burst read)를 두 번(A16과 A19)한다. 그 동안에 제2마스터(112)가 멀티-포트 SDRAM(19)에 대한 오너쉽을 획득하고 상기 제1마스터(111)가 엑세스한 뱅크와 동일한 뱅크의 로우(또는 워드라인)를 엑세스하는 경우(A21과 A23), 기입 동작(WD1)을 수행할 때(A25), 상기 뱅크의 로우는 프리차지가 안 되어 있다. 멀티-포트 SDRAM(19)에 대한 오너가 제1마스터(111)에서 제2마스터(112)로 바뀌었을 때, 멀티-포트 SDRAM(19)은 반드시 프리차지되어 있어야 한다.
도 5 내지 도 11에 도시된 발명은 도 1 내지 도 4를 참조하여 설명된 문제점을 해결하기 위하여 발명된 것이다.
도 5는 본 발명의 실시예에 따른 다수의 마스터들과 멀티-포트 SDRAM을 구비하는 시스템의 블록도를 나타낸다. 시스템(100)은 다수의 마스터들(201 내지 20n, n은 자연수)과 멀티-포트 SDRAM(300)을 구비한다. 상기 다수의 마스터들(201 내지 20n)각각은 컨트롤러를 구비하는 모뎀, 어플리케이션 프로세서(application processor), 멀티미디어 프로세서 등이 될 수 있으나 이에 한정되는 것은 아니다.
상기 다수의 마스터들(201 내지 20n) 각각은 소정의 인터페이스(예컨대, UART)를 통하여 접속되고, 프로세서(211 내지 21n)와 SDRAM 컨트롤러(231 내지 23n)를 구비한다. 각 프로세서(211 내지 21n)는 멀티-포트 SDRAM(300)에 대한 오너쉽을 소유하기 위하여 소정의 인터페이스를 통하여 서로 중재를 수행한다.
각 프로세서(211 내지 21n)와 각 SDRAM 컨트롤러(231 내지 23n)는 내부 버스(221 내지 22n)에 상응하는 인터페이스에 따라 제어신호들 및/또는 데이터를 주고받는다.
상기 다수의 마스터들(201 내지 20n) 각각과 멀티-포트 SDRAM(300)는 대응되는 SDRAM 인터페이스를 통하여 접속된다. 상기 SDRAM 인터페이스는 상기 다수의 마스터들(201 내지 20n) 각각과 멀티-포트 SDRAM(300)사이에서 명령 및/또는 데이터를 주고받기 위한 소정의 프로토콜을 따른다.
상기 멀티-포트 SDRAM(300)은 다수의 포트들(301 내지 30n), 엑세스 제어회로(310), 및 메모리 코어(미도시)를 구비한다.
멀티-포트 SDRAM(300)의 동작을 제어하고 오너쉽을 소유하는 각 마스터(201 내지 20n)는 프로세서(211 내지 21n)와 SDRAM 컨트롤러(231 내지 23n)를 구비한다.
각 프로세서(211 내지 21n)는 적어도 하나의 다른 마스터(201 내지 20n)와 멀티-포트 SDRAM(300)에 대한 오너쉽(ownership)을 소유하기 위하여 중재를 수행하며, 상기 중재의 결과에 기초하여 자신이 상기 멀티-포트 SDRAM(300)에 대한 오너쉽을 소유한 경우 대응되는 SDRAM 컨트롤러(231 내지 23n)와 통신하기 위한 소정의 인터페이스(또는 소정의 프로토콜)에 상응하는 MRS 명령(MRS1' 내지 MRSn')을 발생한다. 각 프로세서(211 내지 21n)는 Precharge ALL 명령(PALL1' 내지PALLn')을 각 SDRAM 컨트롤러(231 내지 23n)로 출력한다.
대응되는 SDRAM 컨트롤러(231 내지 23n)는 대응되는 MRS 명령(MRS1' 내지 MRSn')을 수신하고, 수신된 MRS 명령(MRS1' 내지 MRSn')을 상기 멀티-포트 SDRAM(300)과 통신하기 위한 인터페이스(또는 프로토콜)에 상응하는 MRS명령(MRS1 내지 MRSn)으로 변환하고, 변환된 MRS 명령(MRS1 내지 MRSn)을 상기 멀티-포트 SDRAM(300)으로 출력한다.
도 6은 본 발명의 일 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸다. 도 5와 도 6을 참조하며, 멀티-포트 SDRAM(300)은 다수의 포트들(301 내지 30n), 다수의 MRS 명령 검출기(321 내지 32n), 선택회로(311), 논리 회로(330), 리프레쉬 카운터(332), 및 메모리 코어(320)를 구비한다.
다수의 포트들(301 내지 30n) 각각은 대응되는 마스터(201 내지 20n)로부터 출력된 신호들(예컨대, 제어신호들 및/또는 데이터)을 수신한다.
다수의 MRS 명령 검출기(321 내지 32n)각각은 다수의 포트들(301 내지 30n) 중에서 대응되는 포트를 통하여 입력된 신호들을 수신하고, 수신된 신호들에 기초하여 MRS명령을 검출하고, 검출신호를 발생한다.
선택회로(311)는 상기 다수의 포트들(301 내지 30n) 각각을 통하여 입력된 입력신호들을 수신하고, 상기 다수의 MRS 명령 검출기들(321 내지 32n)로부터 출력된 다수의 검출신호들에 응답하여 상기 다수의 포트들(301 내지 30n)중에서 어느 하나의 포트를 통하여 입력된 상기 입력신호들을 출력신호들로서 출력한다. 상기 다수의 검출신호들은 선택회로(311)의 선택신호들로서 사용된다. 선택회로(311)는 멀티플렉서로 구현될 수 있으나 이에 한정되는 것은 아니다.
논리 회로(330)는 상기 다수의 MRS 명령 검출기들(321 내지 32n)로부터 출력된 검출신호들을 수신하고, 이들을 논리 연산한다. 상기 논리 회로(330)는 논리 합 회로로 구현될 수 있으나 이에 한정되는 것은 아니다.
리프레쉬 카운터(332)는 상기 논리회로(330)의 출력신호에 응답하여 상기 메모리 코어(320)의 공유 뱅크에서 오토 리프레쉬 동작이 수행될 수 있도록 오토 리프레쉬 어드레스(REF_ADD)를 발생한다.
메모리 코어(320)는 적어도 하나의 공유 뱅크를 구비하며, 상기 메모리 코어(320)에 저장된 데이터를 입출력할 수 있는 주변장치(미도시)를 구비한다. 상기 적어도 하나의 공유 뱅크는 다수의 마스터들(201 내지 20n) 각각이 엑세스할 수 있는 뱅크를 의미하며, 다수의 SDRAM 메모리 셀들을 구비한다.
상기 메모리 코어(320)는 상기 선택회로(311)로부터 출력된 출력신호들을 수신하고, 이들에 기초하여 소정의 명령(예컨대, 액티브 명령)을 수행한다. 메모리 코어(320)는 다수의 마스터들(201 내지 20n) 각각이 대응되는 포트(301 내지 30n)를 통하여 엑세스할 수 있는 다수의 전용 뱅크들(미도시)을 구비할 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 멀티-포트 SDRAM의 블록도를 나타낸다. 도 5와 도 7을 참조하면, 멀티-포트 SDRAM(300')은 엑세스 제어회로(310')와 메모리 코어(320')를 구비한다. 멀티-포트 SDRAM(300)은 멀티-포트 SDRAM(300')의로 대체될 수 있고, 메모리 코어(320)는 메모리 코어(320')로 대체될 수도 있다.
엑세스 제어회로(310')는 다수의 명령 검출기들(341 내지 34n), 다수의 리프 레쉬 카운터들(351 내지 35n), 선택회로(360), 및 어드레스 디코더(370)를 구비한다.
다수의 명령 검출기들(341 내지 34n)각각은 다수의 포트들(301 내지 30n)중에서 대응되는 포트를 통하여 입력된 제어신호들(예컨대, CKn, CKEn, /CSn, /WEn, /RASn, /CASn)을 수신하고, 이들(CKn, CKEn, /CSn, /WEn, /RASn, /CASn)의 논리 상태와 선행순서에 기초하여 MRS 명령(MRS1 내지 MRSn) 또는 리프레쉬 명령(AREF1 내지 AREFn)을 검출한다. 예컨대, 제어신호들{/CS, /WE, /RAS, /CAS}의 논리 상태가 {LOW, HIGH, LOW, LOW}인 경우, 명령신호 검출기는 오토 리프레쉬 명령을 검출한다.
다수의 리프레쉬 카운터들(351 내지 35n)각각은 다수의 포트들(301 내지 30n)중에서 대응되는 포트를 통하여 입력된 어드레스(ADD1 내지 ADDn)를 수신하고, 상기 다수의 명령 검출기들(341 내지 34n) 중에서 대응되는 명령 검출기로부터 출력된 상기 MRS 명령(MRS1 내지 MRSn) 또는 상기 리프레쉬 명령(AREF1 내지 AREFn)에 응답하여 로우 어드레스(AREF_ADD1 내지 AREF_ADDn)를 발생한다.
선택회로(360)는 다수의 MRS 명령 검출기들(341 내지 34n)로부터 출력된 다수의 MRS 명령(MRS1 내지 MRSn)에 응답하여 상기 다수의 리프레쉬 카운터들(351 내지 35n) 중에서 어느 하나의 리프레쉬 카운터로부터 출력된 로우 어드레스(AREF_ADD1 내지 AREF_ADDn)를 출력한다. 선택회로(360)는 멀티플렉서로 구현될 수 있으나 이에 한정되는 것은 아니다.
디코더(370)는 선택회로(360)로부터 출력된 로우 어드레스를 디코딩하고, 디 코딩 결과에 따른 어드레스를 출력한다.
상기 메모리 코어(320')는 디코더(370)로부터 출력된 어드레스에 응답하여 오토 리프레쉬 동작을 수행한다. 상기 메모리 코어(320')는 적어도 하나의 공유 뱅크를 구비하며, 상기 메모리 코어(320')에 저장된 데이터를 입/출력할 수 있는 주변장치(미도시)를 구비한다. 상기 적어도 하나의 공유 뱅크는 다수의 마스터들(201 내지 20n)각각이 엑세스할 수 있는 뱅크를 의미하며, 다수의 SDRAM 메모리 셀들을 구비한다.
도 8은 본 발명에 따른 멀티-포트 SDRAM의하여 오토 리프레쉬 명령과 액티브 명령의 충돌문제가 해결되는 것을 설명하기 위한 타이밍도이다.
도 2, 및 도 5 내지 도 8을 참조하면, 다수의 마스터들(201 내지 20n) 내부의 프로세서들(211 내지 21n) 사이에서 수행된 중재의 결과 제2마스터(202)의 프로세서(212)가 멀티-포트 SDRAM(300)에 대한 오너쉽을 가지면, 상기 프로세서(212)는 SDRAM 컨트롤러(232)와 통신을 위한 버스(222)의 인터페이스에 상응하는 MRS명령(MRS2')을 SDRAM 컨트롤러(232)로 출력하고, 상기 SDRAM 컨트롤러(232)는 멀티-포트 SDRAM(300)과 통신을 위한 인터페이스에 상응하는 MRS명령(MRS2)을 상기 멀티-포트 SDRAM(300)으로 출력하여 상기 제2마스터(202)가 상기 멀티-포트 SDRAM(300)에 대한 엑세스 권한을 가졌음을 알린다.
즉, 제2마스터(202)는 SDRAM 인터페이스에 상응하는 MRS 명령(MRS2)을 멀티-포트 SDRAM(300)으로 출력한다. 상기 MRS 명령은 각종 입/출력 모드를 설정하기 위한 명령이다. 멀티-포트 SDRAM(300)은 제2마스터(202)로부터 출력된 MRS 명령 (MRS2)에 기초하여 오너를 제1마스터(201)에서 제2마스터(202)로 변경한다.
본 발명에 따른 MRS명령(MRS2)은 기존의 기능이외에 멀티-포트 SDRAM(300)에게 자신(202)이 멀티-포트 SDRAM(300)을 엑세스할 수 있는 권한이 있음을 알린다.
도 8에 도시된 바와 같이 MRS 명령(MRS2)은 멀티-포트 SDRAM(300)을 구성하는 SDRAM 셀에 영향을 주지 않기 때문에 제2마스터(202)로부터 출력된 액티브 명령(active 21)의 안정성을 보장해 준다. MRS 명령(MRS2)과 상기 MRS 명령(MRS2) 뒤에 입력되는 액티브 명령(active 21)사이에도 최악의 경우 tRC만큼의 시간이 필요하다.
따라서 제2마스터(202)의 프로세서(212)는 MRS명령(MRS2')을 발생한 후 로우 사이클 타임(즉, tRC)이 경과된 후, 액티브 명령을 발생하고, SDRAM컨트롤러(232)는 수신된 액티브 명령에 기초하여 발생된 SDRAM 인터페이스에 상응하는 액티브 명령을 멀티-포트 SDRAM(300)으로 출력할 수 있다.
또한, 제2마스터(202)의 프로세서(212)는 MRS명령(MRS2')을 발생한 후, 액티브 명령을 발생하고, SDRAM 컨트롤러(232)는 수신된 액티브 명령에 기초하여 발생된 SDRAM 인터페이스에 상응하는 액티브 명령을 로우 사이클 타임(즉, tRC)이 경과된 후에 멀티-포트 SDRAM(300)으로 출력할 수 있다.
도 9는 본 발명에 따른 멀티-포트 SDRAM의하여 오토 리프레쉬 결핍문제가 해결되는 것을 설명하기 위한 타이밍도이다. 도 2, 도 3, 도 5 내지 도 7, 및 도 9를 참조하면, 멀티-포트 SDRAM(300)은 중재의 결과 오너쉽을 소유한 제1마스터(201) 또는 제2마스터(202)로부터 출력된 MRS명령(MRS1 또는 MRS2)에 응답하여 오토 리프 레쉬 동작을 수행한다. 즉, 멀티-포트 SDRAM(300)은 MRS명령(MRS1 또는 MRS2)을 보본래의 기능을 갖는 MRS명령과 오토 리프레쉬 명령으로 해석하여 오토 리프레쉬 동작을 수행하면, 도 3을 참조하여 설명된 오토 리프레쉬 결핍문제는 해결된다.
예컨대, MRS명령(MRS1 또는 MRS2)을 수신한 멀티-포트 SDRAM(300)은 이미 오토 리프레쉬 동작을 수행하고 있는 경우에는 MRS 명령만 수행하고, 그렇지 않은 경우 MRS명령을 수행한 후 오토 리프레쉬 동작을 수행한다. 멀티-포트 SDRAM(300)에서 tRC는 보장되어야 하므로, 각 마스터(201 내지 20n)의 프로세서(211 내지 21n) 또는 SDRAM 컨트롤러(231 내지 23n)는 MRS 명령(MRS1 내지 MRSn)을 출력한 후, tRC 경과 후에, 액티브 명령을 출력한다.
도 10은 본 발명에 따른 멀티-포트 SRDAM의하여 프리차지 미싱문제가 해결되는 것을 설명하기 위한 타이밍도이다. 도 4, 도 5, 및 도 10을 참조하면, 도 10에 도시된 바와 같이 중재의 결과 멀티-포트 SDRAM(300)에 대한 오너쉽을 상실한 제1마스터(201)가 오너쉽을 획득한 제2마스터(202)에게 자신의 오너쉽을 넘겨주기 전에, 프리차지 명령(PALL1, 예컨대, PRECHARGE ALL 명령)을 대응되는 포트(301)를 통하여 멀티-포트 SDRAM(300)으로 출력하면, 멀티-포트 SDRAM(300)는 프리차지 명령(PALL1)에 응답하여 메모리 코어(320 또는 320')를 구성하는 적어도 하나의 뱅크를 프리차지한다. 그러면, 오너쉽을 획득한 제2마스터(202)는 프리차지 동작이 종료된 메모리 코어(320 또는 320')를 엑세스할 수 있으므로, 도 4를 참조하여 설명된 프리차지 미싱 문제가 해결된다.
도 11은 본 발명의 실시예에 따른 다수의 마스터들과 멀티-포트 SDRAM을 구 비하는 시스템의 동작을 설명하기 위한 타이밍도이다.
도 5 내지 도 7, 및 도 11을 참조하면, 본 발명에 따른 마스터(201 내지 20n), 멀티-포트 SDRAM(300), 및 이들을 구비하는 시스템(100)은 도 1 내지 도 4를 참조하여 설명된 오토 리프레쉬 명령과 액티브 명령의 충돌문제, 오토 리프레쉬 결핍 문제, 및 프리차지 미싱 문제를 MRS 명령과 PALL 명령으로 해결한다.
멀티-포트 SDRAM(300)에 대한 오너쉽을 갖는 제1마스터(201)는 상기 오너쉽을 제2마스터(202)에게 넘겨주기 전에 PALL1 명령을 상기 멀티-포트 SDRAM(300)으로 출력한다(C11). 멀티-포트 SDRAM(300)은 PALL1 명령에 응답하여 메모리 코어(320)를 구성하는 적어도 하나의 뱅크를 프리차지한다. 따라서 도 4를 참조하여 설명된 프리차지 미싱 문제는 해결된다.
멀티-포트 SDRAM(300)에 대한 오너쉽을 획득한 제2마스터(202)는 자기가 멀티-포트 SDRAM(300)의 새로운 오너임을 알리기 위하여 대응되는 포트(302)를 통하여 MRS명령(MRS2)을 상기 멀티-포트 SDRAM(300)으로 출력한다(C13).
MRS명령(MRS2)을 수신한 멀티-포트 SDRAM(300)은 제2마스터(202)에게 오너쉽을 부여하고, 제2마스터(202)로부터 출력되는 명령(예컨대, 액티브 명령(ACTIVE21))만을 수신하고, 상기 액티브 명령(ACTIVE21)에 상응하는 동작을 수행한다. 도 3을 참조하여 설명된 오토 리프레쉬 결핍 문제를 방지하기 위하여 MRS명령(MRS2)을 수신한 멀티-포트 SDRAM(300)은 상기 MRS명령(MRS2)에 응답하여 오토 리프레쉬 동작을 수행한다(C15).
제2마스터(202)는 MRS 명령(MRS2)과 다음 액티브 명령(ACTIVE21)사이에 tRC 를 보장하기 위하여, 상기 tRC 경과 후에 상기 액티브 명령(ACTIVE21)을 발생하거나 상기 tRC 경과 후에 상기 액티브 명령(ACTIVE21)을 멀티-포트 SDRAM(300)으로 출력한다.
멀티-포트 SDRAM(300)에 대한 오너쉽을 갖는 제2마스터(202)는 상기 오너쉽을 다른 마스터에게 넘겨주기 전에 프리차지 명령(PALL2)을 상기 멀티-포트 SDRAM(300)으로 출력한다. 멀티-포트 SDRAM(300)은 프리차지 명령(PALL2)에 응답하여 프리차지 동작을 수행하므로, 오너쉽을 넘겨받은 마스터는 멀티-포트 SDRAM(300)을 엑세스할 수 있다.
본 발명은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 마스터는 중재결과(예컨대, 소정의 인터페이스를 통하여 서로 접속된 프로세서들 사이에서 실행된 소프트웨어 중재결과)를 본 발명에 따른 멀티-포트 SDRAM에게 알려줌으로서 액티브 명령과 오토 리프레쉬 명령의 충돌을 방지할 수 있다.
또한, 본 발명에 따른 멀티-포트 SDRAM은 MRS 명령에 기초하여 오토 리프레쉬 동작을 수행 할 수 있으므로, 중재결과로 인하여 마스터들 사이에 멀티-포트 SDRAM의 오너쉽이 빠르게 스위칭되는 경우라도 오토 리프레쉬 결핍 문제를 해결할 수 있다.
그리고, 본 발명에 따른 멀티-포트 SDRAM은 중재결과로 인하여 마스터들 사이에 멀티-포트 SDRAM의 오너쉽이 빠르게 스위칭되는 경우라도 오너쉽을 상실한 마스터로부터 출력된 프리차지 명령에 응답하여 프리차지 동작을 수행할 수 있으므로 상기 멀티-포트 SDRAM에서 발생되는 프리차지 미싱 문제를 해결할 수 있다.

Claims (26)

  1. 프로세서와 컨트롤러를 구비하며, SDRAM의 동작을 제어하는 마스터에 있어서,
    상기 프로세서는 적어도 하나의 다른 마스터와 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 중재를 수행하며, 상기 중재의 결과, 자신이 상기 SDRAM에 대한 오너쉽을 획득한 경우 MRS 명령을 상기 컨트롤러로 출력하고,
    상기 컨트롤러는 수신된 MRS명령을 상기 SDRAM과 통신하기 위한 인터페이스에 상응하는 MRS명령으로 변환하여 변환된 MRS명령을 상기 SDRAM으로 출력하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  2. 제1항에 있어서,
    상기 프로세서는 상기 SDRAM에 대한 오너쉽을 상기 적어도 하나의 다른 마스터 중의 어느 하나에게 넘겨주기 전에 상기 SDRAM을 구성하는 적어도 하나의 뱅크를 프리차지시키기 위한 프리차지 명령을 발생하고,
    상기 컨트롤러는 수신된 프리차지 명령을 상기 인터페이스에 상응하는 프리차지 명령으로 변환하고, 변환된 프리차지 명령을 상기 SDRAM으로 출력하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  3. 제1항에 있어서,
    상기 프로세서는 상기 MRS명령을 발생한 후 로우 사이클 타임(row cycle time)이 경과된 후에 액티브 명령을 발생하고,
    상기 컨트롤러는 수신된 액티브 명령을 상기 인터페이스에 상응하는 액티브 명령으로 변환하고, 변환된 액티브 명령을 상기 SDRAM으로 출력하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  4. 제1항에 있어서,
    상기 프로세서는 상기 MRS명령을 발생한 후 액티브 명령을 발생하고,
    상기 컨트롤러는 수신된 액티브 명령을 상기 인터페이스에 상응하는 액티브 명령으로 변환하고, 변환된 액티브 명령을 로우 사이클 타임(row cycle time)이 경과된 후에 상기 SDRAM으로 출력하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 액티브 명령은 로우 액티브 명령, 기입 명령, 및 독출 명령 중에서 어느 하나인 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  6. 제1항에 있어서,
    상기 컨트롤러는 오토 리프레쉬 명령을 주기적으로 상기 SDRAM으로 출력하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 마스터.
  7. 멀티-포트 SDRAM에 대한 오너쉽을 획득한 마스터가 상기 오너쉽에 대한 정보를 상기 멀티-포트 SDRAM으로 출력하는 방법에 있어서,
    상기 마스터가 자신과 소정의 인터페이스를 통하여 서로 접속된 적어도 하나의 마스터와 상기멀티-포트 SDRAM의 소유에 대한 중재를 수행하는 단계; 및
    상기 중재의 결과 상기 마스터가 상기 SDRAM에 대한 오너쉽을 획득한 경우, 상기 마스터가 상기 오너쉽의 획득을 상기 멀티-포트 SDRAM에게 알리기 위한 MRS 명령을 상기 멀티-포트 SDRAM으로 출력하는 단계를 구비하는 것을 특징으로 하는 오너쉽에 대한 정보를 상기 멀티-포트 SDRAM으로 출력하는 방법.
  8. 제7항에 있어서, 상기 오너쉽에 대한 정보를 상기 멀티-포트 SDRAM으로 출력하는 방법은,
    상기 중재의 결과 상기 멀티-포트 SDRAM에 대한 오너쉽을 상실한 상기 마스터가 상기 오너쉽을 상기 적어도 하나의 마스터에게 넘겨주기 전에 상기 멀티-포트 SDRAM을 구성하는 뱅크를 프리차지시키기 위한 프리차지 명령을 상기 멀티-포트 SDRAM으로 출력하는 단계를 더 구비하는 것을 특징으로 하는 오너쉽에 대한 정보를 상기 멀티-포트 SDRAM으로 출력하는 방법.
  9. SDRAM에 있어서,
    적어도 하나의 공유 뱅크를 구비하는 메모리 코어; 및
    각각이 대응되는 마스터로부터 출력된 소정의 명령과 데이터를 수신하기 위 한 다수의 포트들; 및
    상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 상기 소정의 명령에 기초하여 상기 적어도 하나의 공유 뱅크의 동작을 제어하는 제어 회로를 구비하며,
    상기 제어회로는 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 상기 소정의 명령이 MRS명령인지의 여부를 검출하고, 상기 소정의 명령이 상기 MRS 명령인 경우 상기 MRS명령이 입력된 포트에 접속된 마스터만이 상기 적어도 하나의 공유 뱅크를 엑세스할 수 있도록 제어하는 것을 특징으로 하는 SDRAM.
  10. 제9항에 있어서, 상기 적어도 하나의 공유 뱅크는 상기 제어회로의 제어 하에 상기 MRS명령에 기초하여 오토 리프레쉬 동작을 수행하는 것을 특징으로 하는 SDRAM.
  11. 제9항에 있어서, 상기 소정의 명령이 프리차지 명령인 경우, 상기 적어도 하나의 공유 뱅크는 상기 제어회로의 제어 하에 상기 프리차지 명령에 기초하여 프리차지 동작을 수행하는 것을 특징으로 하는 SDRAM.
  12. 공유 뱅크와 각각이 대응되는 마스터와 접속될 수 있는 다수의 포트들을 구비하는 멀티-포트 SDRAM의 동작을 제어하는 방법에 있어서,
    상기 다수의 포트들 중에서 어느 하나의 포트를 통하여 입력되는 MRS 명령을 수신하는 단계;
    상기 MRS명령이 입력된 포트에 접속된 마스터가 자신의 오너임을 인식하고, 상기 MRS명령이 입력된 포트를 통하여 입력되는 명령만 수신하는 단계를 구비하는 것을 특징으로 하는 멀티-포트 SDRAM의 동작을 제어하는 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 멀티-포트 SDRAM의 동작을 제어하는 방법은,
    상기 멀티-포트 SDRAM은 상기 MRS명령에 응답하여 상기 공유 뱅크에 대한 오토 리프레쉬 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티-포트 SDRAM의 동작을 제어하는 방법.
  14. 제12항에 있어서, 상기 멀티-포트 SDRAM의 동작을 제어하는 방법은,
    상기 MRS명령이 입력된 포트를 통하여 입력되는 명령이 Precharge ALL 명령인 경우, 상기 멀티-포트 SDRAM은 상기 Precharge ALL명령에 응답하여 상기 공유 뱅크에 대한 프리차지 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티-포트 SDRAM의 동작을 제어하는 방법.
  15. 멀티-포트 SDRAM에 있어서,
    적어도 하나의 공유 뱅크를 포함하는 메모리 코어; 및
    각각이 대응되는 마스터로부터 출력된 신호들을 수신하기 위한 다수의 포트들;
    각각이 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 신호들을 수신하고, 수신된 신호들에 기초하여 MRS명령을 검출하고, 검출신호를 발생하는 다수의 MRS 명령 검출기들;
    상기 다수의 포트들 각각을 통하여 입력된 상기 신호들을 입력신호들로서 수신하고, 상기 다수의 MRS 명령 검출기들로부터 출력된 다수의 검출신호들에 응답하여 상기 다수의 포트들 중에서 어느 하나의 포트를 통하여 입력된 상기 신호들을 출력신호들로서 출력하는 선택회로;
    상기 다수의 MRS 명령 검출기들로부터 출력된 검출신호들을 수신하고 이들을 논리 연산하는 논리 회로;
    상기 논리 회로의 출력신호에 응답하여 상기 메모리 코어의 공유뱅크에서 오토 리프레쉬 동작이 수행될 수 있도록 오토 리프레쉬 어드레스를 발생하는 리프레쉬 카운터를 구비하며,
    상기 메모리 코어는 상기 선택회로로부터 출력된 출력신호들을 수신하고, 이들에 기초하여 소정의 명령을 수행하는 것을 특징으로 하는 멀티-포트 SDRAM.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 논리회로는 논리합 회로인 것을 특징으로 하는 SDRAM.
  17. 다수의 포트들을 구비하는 SDRAM에 있어서,
    적어도 하나의 공유 뱅크를 구비하는 메모리 코어;
    각각이 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 제어신호들을 수신하고 이들에 기초하여 MRS 명령 또는 리프레쉬 명령을 검출하는 다수의 명령 검출기들;
    각각이 상기 다수의 포트들 중에서 대응되는 포트를 통하여 입력된 어드레스를 수신하고, 상기 다수의 명령 검출기들 중에서 대응되는 명령 검출기로부터 출력된 상기 MRS 명령 또는 상기 리프레쉬 명령에 응답하여 로우 어드레스를 발생하는 다수의 리프레쉬 카운터들;
    상기 다수의 MRS 명령 검출기들로부터 출력된 다수의 검출신호들에 응답하여 상기 다수의 리프레쉬 카운터들 중에서 어느 하나의 리프레쉬 카운터로부터 출력된 로우 어드레스를 출력하는 선택회로; 및
    상기 선택회로로부터 출력된 로우 어드레스를 디코딩하고, 디코딩 결과에 따른 어드레스를 출력하는 디코더를 구비하며,
    상기 메모리 코어는 상기 디코더로부터 출력된 어드레스에 응답하여 오토 리프레쉬 동작을 수행하는 것을 특징으로 하는 다수의 포트들을 구비하는 SDRAM.
  18. 시스템에 있어서,
    각각이 소정의 인터페이스를 통하여 서로 접속된 다수의 마스터들; 및
    적어도 하나의 공유 뱅크와 다수의 포트들을 구비하는 SDRAM을 구비하며,
    상기 다수의 마스터들 각각은 상기 SDRAM에 대한 오너쉽(ownership)을 확보하기 위하여 상기 다수의 마스터들 중에서 적어도 하나의 다른 마스터와 상기 소정 의 인터페이스를 통하여 중재를 수행하는 프로세서를 구비하며,
    상기 중재의 결과에 기초하여 상기 다수의 마스터들 중에서 상기 SDRAM에 대한 오너쉽을 가진 제1마스터의 프로세서가 상기 다수의 포트들 중에서 제1포트를 통하여 MRS명령을 상기 SDRAM으로 출력하는 경우, 상기 SDRAM은 상기 MRS명령에 기초하여 상기 제1마스터의 프로세서를 오너(owner)로 인식하는 것을 특징으로 하는 시스템.
  19. 제18항에 있어서, 상기 MRS명령을 수신한 상기 SDRAM은 상기 제1포트를 통하여 상기 제1마스터의 프로세서로부터 출력된 액티브 명령만을 수신하고 수신된 액티브 명령만을 수행하는 것을 특징으로 하는 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 제1마스터의 프로세서는 상기 MRS명령을 상기 제1포트를 통하여 상기 SDRAM으로 출력한 후, 로우 싸이클 타임(row cycle time)이 경과된 후에 상기 액티브 명령을 상기 제1포트를 통하여 상기 SDRAM으로 출력하는 것을 특징으로 하는 시스템.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 액티브 명령은 로우 액티브 명령, 기입 명령, 및 독출 명령 중에서 어느 하나인 것을 특징으로 하는 시스템.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 SDRAM의 적어도 하나의 공유뱅크는 상기 제1마스터로 출력된 상기 MRS명령에 기초하여 오토 리프레쉬 동작을 수행하는 것은 특징으로 하는 시스템.
  23. 제18항에 있어서,
    상기 중재의 결과에 기초하여 상기 SDRAM에 대한 오너쉽을 잃은 상기 제1마스터의 프로세서가 상기 SDRAM에 대한 오너쉽을 상기 다수의 마스터들 중에서 제2마스터에게 넘겨주기 전에 프리차지 명령을 상기 제1포트를 통하여 상기 SDRAM으로 출력하는 경우, 상기 SDRAM의 적어도 하나의 공유 뱅크는 상기 프리차지 명령에 기초하여 프리차지 동작을 수행하는 것을 특징으로 하는 시스템.
  24. 각각이 소정의 인터페이스를 통하여 서로 접속된 다수의 마스터들과 적어도 하나의 공유 뱅크와 다수의 포트들을 구비하는 SDRAM을 구비하는 시스템에서 상기 SDRAM의 동작을 제어하는 방법에 있어서,
    상기 다수의 마스터들 중에서 상기 SDRAM에 대한 오너쉽을 획득한 제1마스터가 MRS신호를 상기 다수의 포트들 중에서 대응되는 포트를 통하여 상기 SDRAM으로 출력하는 단계; 및
    상기 SDRAM은 상기 제1마스터에게 자신을 엑세스할 수 있는 권한을 부여하는 단계를 구비하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 방법.
  25. 제24항에 있어서, 상기 SDRAM의 동작을 제어하는 방법은,
    상기 SDRAM이 상기 MRS신호에 응답하여 상기 적어도 하나의 공유 뱅크에 대한 오토 리프레쉬 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 방법.
  26. 제24항에 있어서, 상기 SDRAM의 동작을 제어하는 방법은,
    상기 SDRAM이 상기 제1마스터로부터 출력된 Precharge ALL 명령에 응답하여 상기 적어도 하나의 공유 뱅크에 대한 프리차지 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 SDRAM의 동작을 제어하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169953B2 (en) 2018-02-28 2021-11-09 SK Hynix Inc. Data processing system accessing shared memory by using mailbox

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153712B1 (ko) 2005-09-27 2012-07-03 삼성전자주식회사 멀티-포트 ｓｄｒａｍ 엑세스 제어장치와 제어방법
KR100640722B1 (ko) * 2005-10-05 2006-11-01 삼성전자주식회사 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템
US8180990B2 (en) * 2006-03-10 2012-05-15 Panasonic Corporation Integrated circuit including a plurality of master circuits transmitting access requests to an external device and integrated circuit system including first and second interated circuits each including a plurality of master circuits transmitting access requests
KR100855701B1 (ko) * 2007-01-26 2008-09-04 엠텍비젼 주식회사 복수의 프로세서 코어가 통합된 칩 및 데이터 처리 방법
KR100879463B1 (ko) 2007-05-11 2009-01-20 삼성전자주식회사 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을갖는 멀티패쓰 억세스블 반도체 메모리 장치
JP5082727B2 (ja) 2007-09-28 2012-11-28 ソニー株式会社 記憶制御装置、記憶制御方法およびコンピュータプログラム
US8166238B2 (en) * 2007-10-23 2012-04-24 Samsung Electronics Co., Ltd. Method, device, and system for preventing refresh starvation in shared memory bank
JP2009193107A (ja) * 2008-02-12 2009-08-27 Panasonic Corp メモリアクセス装置
US8914589B2 (en) * 2008-09-22 2014-12-16 Infineon Technologies Ag Multi-port DRAM architecture for accessing different memory partitions
US8495310B2 (en) * 2008-09-22 2013-07-23 Qimonda Ag Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US8769213B2 (en) 2009-08-24 2014-07-01 Micron Technology, Inc. Multi-port memory and operation
KR20160018229A (ko) 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 장치
TWI740581B (zh) * 2020-07-20 2021-09-21 華邦電子股份有限公司 虛擬靜態隨機存取記憶體裝置
US11763860B2 (en) 2021-12-16 2023-09-19 Microsoft Technology Licensing, Llc Multi-port SDRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7697362B2 (en) 2005-09-27 2010-04-13 Samsung Electronics Co., Ltd. Arbitration for memory device with commands

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967398A (en) * 1989-08-09 1990-10-30 Ford Motor Company Read/write random access memory with data prefetch
DE4304259A1 (de) * 1993-02-12 1994-08-18 Siemens Ag Anordnung mit mehreren aktiven und passiven Busteilnehmern
DE4237259A1 (de) 1992-11-04 1994-05-05 Siemens Ag Anordnung zur Datenübertragung mit einem parallelen Bussystem
EP0667015B1 (de) 1992-11-04 1997-03-05 Siemens Aktiengesellschaft Anordnung mit mehreren aktiven und passiven busteilnehmern
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
JP4071930B2 (ja) * 2000-11-22 2008-04-02 富士通株式会社 シンクロナスｄｒａｍ
US6717834B2 (en) * 2002-03-26 2004-04-06 Intel Corporation Dual bus memory controller
DE10215362A1 (de) * 2002-04-08 2003-10-30 Infineon Technologies Ag Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Speicherbänken und Schaltungsanordnung mit einem integrierten Speicher
KR100626362B1 (ko) 2003-05-23 2006-09-20 삼성전자주식회사 고속 대역폭의 시스템 버스를 중재하기 위한 중재기, 중재기를 포함하는 버스 시스템 및 버스 중재 방법
DE102004024849B4 (de) * 2003-05-23 2008-11-27 Samsung Electronics Co., Ltd. Arbitrierungseinheit, zugehöriges Bussystem und Arbitrierungsverfahren
US6961281B2 (en) * 2003-09-12 2005-11-01 Sun Microsystems, Inc. Single rank memory module for use in a two-rank memory module system
KR100640722B1 (ko) * 2005-10-05 2006-11-01 삼성전자주식회사 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7697362B2 (en) 2005-09-27 2010-04-13 Samsung Electronics Co., Ltd. Arbitration for memory device with commands

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11169953B2 (en) 2018-02-28 2021-11-09 SK Hynix Inc. Data processing system accessing shared memory by using mailbox

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Publication number Publication date
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