TWI537955B

TWI537955B - 快閃記憶體控制器

Info

Publication number: TWI537955B
Application number: TW103145931A
Authority: TW
Inventors: 楊宗杰; 郭郡杰; 林璟輝; 沈揚智
Original assignee: 慧榮科技股份有限公司
Priority date: 2011-08-19
Filing date: 2011-08-19
Publication date: 2016-06-11
Also published as: TW201513121A

Description

快閃記憶體控制器

本發明是有關快閃記憶體的技術，尤指一種可提升快閃記憶體模組的耐耗損能力和資料可靠度的快閃記憶體控制器。

快閃記憶體被廣泛使用在很多應用中，例如固態硬碟(solid-state disk，SSD)、記憶卡、數位相機、數位攝影機、多媒體播放器、行動電話、電腦和許多其他電子裝置。

快閃記憶體可用單階儲存單元(single-level cells，SLC)、多階儲存單元(multi-level cells，MLC)、三階儲存單元(triple-level cells，TLC)或更高階數的儲存單元來實現。單階儲存單元在存取速度和資料可靠度方面的效能較高。多階儲存單元、三階儲存單元、和更高階數的儲存單元可用較低成本提供較高的儲存容量，但耐用程度(endurance)和耐耗損能力(wear capacity)則不如單階儲存單元來得好。

由於前述的特性，習知的快閃記憶體裝置在追求低成本、高容量的目標時，很難同時兼顧耐耗損能力和資料可靠度方面的表現。

有鑑於此，如何有效改善以多階儲存單元、三階儲存單元或更高階數的儲存單元來實現的快閃記憶體的耐耗損能力和提高資料可靠度，實為業界有待解決的問題。

本說明書提供了一種快閃記憶體控制器之實施例，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料以及一第二資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於依據該快閃記憶體模組當時已儲存的資料量，動態調整將資料寫入該快閃記憶體模組的模式；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組當時已儲存的資料量低於一第一閥值，該處理電路會控制該讀寫電路將該第一資料以每儲存單元一位元模式寫入該第一資料區塊中，且若該通信介面接收到該第二資料時，該快閃記憶體模組當時已儲存的資料量高於該第一閥值，則該處理電路會控制該讀寫電路將該第二資料以每儲存單元兩位元模式寫入該第二資料區塊中。

本說明書提供了另一種快閃記憶體控制器的實施例，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於依據該快閃記憶體模組當時已儲存的資料量，動態調整將資料寫入該快閃記憶體模組的模式；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組當時已儲存的資料量低於一第一閥值，該處理電路會控制該讀寫電路將該第一資料以每儲存單元一位元模式寫入該第一資料區塊中，且該處理電路之後會控制該讀寫電路將該第一資料區塊中至少一資料，改用每儲存單元兩位元模式寫入到一第二資料區塊中。

本說明書提供了另一種快閃記憶體控制器的實施例，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收至少一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於控制該讀寫電路將資料寫入該快閃記憶體模組；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組中的資料量低於一第一閥值，該處理電路會控制該讀寫電路將該第一資料區塊中的至少一儲存單元的編程臨界電壓設置於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中。

本說明書提供了另一種快閃記憶體控制器的實施例，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組中的資料量低於一第一閥值，該處理電路會控制該讀寫電路將該第一資料區塊中的至少一儲存單元的編程臨界電壓設置於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中，且該處理電路之後會控制該讀寫電路將該第二資料區塊中的至少一儲存單元的編程臨界電壓設置於一第三電壓範圍內，以將該第一資料區塊中的至少一資料寫入到該第二資料區塊中，其中該第一電壓範圍小於該第三電壓範圍。

上述快閃記憶體控制器的優點之一是，不僅能降低將資料寫入資料區塊時所需的耗電量，更能有效改善快閃記憶體模組的儲存單元的耐耗損能力，進而提高快閃記憶體模組中所儲存的資料的可靠度。

上述快閃記憶體控制器的另一優點是，在進行資料讀取運作時，處理電路可直接指定讀寫電路所使用的讀取臨界電壓，進而加快讀取快閃記憶體模組的速度。

上述快閃記憶體控制器的另一優點是，不僅能用MLC晶片、TLC晶片、甚至是更高階數的晶片來實現快閃記憶體模組，以滿足低成本、高容量的目標，又能有效改善快閃記憶體模組的耐用程度、耐耗損能力、和資料可靠度。

100‧‧‧資料儲存系統

110‧‧‧主控裝置

120‧‧‧快閃記憶體控制器

122‧‧‧記錄媒體

124‧‧‧處理電路

126‧‧‧通信介面

130‧‧‧快閃記憶體模組

132‧‧‧讀寫電路

134‧‧‧資料區塊

圖1為本發明的資料儲存系統的一實施例簡化後的功能方塊圖。

圖2為本發明的快閃記憶體寫入方法的第一實施例簡化後的流程圖。

圖3為圖1中的資料區塊中的儲存單元的編程臨界電壓的一實施例簡化後的示意圖。

圖4為本發明的快閃記憶體寫入方法的第二實施例簡化後的流程圖。

圖5為本發明的快閃記憶體寫入方法的第三實施例簡化後的流程圖。

以下將配合相關圖式來說明本發明的實施例。在這些圖式中，相同的標號表示相同或類似的元件或流程步驟。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。本說明書及後續的申請專利範圍並不以名稱的差異來做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在通篇說明書及後續的請求項當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於...」。另外，「耦接」一詞在此包含任何直接及間接的連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接(包含透過電性連接或無線傳輸、光學傳輸等訊號連接方式)連接於該第二裝置，或透過其他裝置或連接手段間接地電性或訊號連接至該第二裝置。

圖1為本發明一實施例的資料儲存系統100簡化後的功能方塊圖。資料儲存系統100包含主控裝置110、快閃記憶體控制器120、和快閃記憶體模組130。主控裝置110會透過快閃記憶體控制器120來存取快閃記憶體模組130。主控裝置110可以是電腦、讀卡機、數位相機、數位攝影機、行動電話、GPS定位裝置，或其他任何能把快閃記憶體模組130當作儲存媒介的電子裝置。快閃記憶體控制器120包含有記錄媒體122、處理電路124、和通信介面126。通信介面126用以與主控裝置110耦接，以使處理電路124和主控裝置110能透過通信介面126進行資料傳輸。

快閃記憶體模組130包含有一讀寫電路132和複數個資料區塊134。在一實施例中，這些資料區塊134是以一或多個三階儲存單元(TLC)晶片來實現，藉以提供較低成本的高儲存容量。快閃記憶體控制器120和快閃記憶體模組130可一起整合成單一記憶體裝置，例如固態硬碟(SSD)或記憶卡等等。以下將搭配圖2和圖3來進一步說明本發明將資料寫入快閃記憶體模組130的運作方式。

圖2是本發明的快閃記憶體寫入方法的第一實施例簡化後的流程圖200。圖3是資料區塊134中的儲存單元的編程臨界電壓(program threshold voltage)的一實施例簡化後的示意圖300。

在流程210中，快閃記憶體控制器120會透過通信介面126接收主控裝置110傳來的待寫入資料。

接著，快閃記憶體控制器120的處理電路124會依據快閃記憶體模組130當時已儲存的資料量，來決定待寫入資料的目標資料區塊的編程臨界電壓的範圍。

例如，在圖2的實施例中，處理電路124會進行流程220，判斷快閃記憶體模組130中已儲存的資料量是否高於一第一閥值TH1。若快閃記憶體模組130當時的資料量低於第一閥值TH1，則處理電路124會進行流程230；反之，則會進行流程240。

在流程240中，處理電路124會進一步判斷快閃記憶體模組130當時已儲存的資料量是否高於一第二閥值TH2，其中TH2大於TH1。若快閃記憶體模組130當時已儲存的資料量介於第一閥值TH1與第二閥值TH2之間，則處理電路124會進行流程250。若快閃記憶體模組130當時已儲存的資料量高於第二閥值TH2，則處理電路124會進行流程260。

實作上，前述的第一閥值TH1和第二閥值TH2可以用資料量大小的形式來表達，例如MB值或GB值。或者，也可以用百分比的形式來表達。例如，假設快閃記憶體模組130的名目儲存容量為X GB，可將第一閥值TH1和第二閥值TH2分別設成0.3X GB和0.6X GB，或是將第一閥值TH1和第二閥值TH2分別設成快閃記憶體模組130的名目儲存容量的30%和60%。

如圖2所示，處理電路124在流程230中會選擇一第一電壓範圍做為待寫入資料的目標資料區塊的編程臨界電壓的範圍，在流程250中會選擇一第三電壓範圍做為待寫入資料的目標資料區塊的編程臨界電壓的範圍，而在流程260中則會選擇一第二電壓範圍做為待寫入資料的目標資料區塊的編程臨界電壓的範圍。

前述的第一電壓範圍小於第二電壓範圍的50%，且第三電壓範圍小於第二電壓範圍的60%。對於第一電壓範圍而言，第一電壓範圍的上限值可低於第二電壓範圍的上限值的80%。例如，第一電壓範圍的上限值可低於第二電壓範圍的上限值的60%，甚至是30%。第一電壓範圍的上限值愈低，愈能降低寫入資料到資料區塊的儲存單元(cell)時所需的耗電量。對於第三電壓範圍而言，第三電壓範圍的上限值可低於第二電壓範圍的上限值的80%，甚至是60%。同樣地，第三電壓範圍的上限值愈低，愈能降低寫入資料到儲存單元時所需的耗電量。

在流程270中，處理電路124會控制讀寫電路132以選定的電壓範圍內的編程臨界電壓來編程(program)一目標資料區塊134中的儲存單元，以將資料寫入目標資料區塊134中。

在圖3的實施例中，資料區塊134的各儲存單元會有一抹除臨界電壓區間(erase threshold voltage interval)EV和複數個編程臨界電壓區間(program threshold voltage interval)V0~V7。實作上，處理電路124在流程230中可選擇第一電壓範圍VR1做為待寫入資料的目標資料區塊的編程臨界電壓的範圍，在流程250中可選擇第三電壓範圍VR3做為待寫入資料的目標資料區塊的編程臨界電壓的範圍，在流程260中則可選擇第二電壓範圍VR2做為待寫入資料的目標資料區塊的編程臨界電壓的範圍。在本實施例中，第一電壓範圍VR1的上限值低於第二電壓範圍VR2的上限值的30%，且包含第二電壓範圍VR2中最低的2個編程臨界電壓區間V0和V1。此外，第三電壓範圍VR3的上限值低於第二電壓範圍VR2的上限值的60%，且包含第二電壓範圍VR2中最低的4個編程臨界電壓區間V0、V1、V2和V3。

例如，若通信介面126接收到主控裝置110傳來的第一待寫入資料D1時，快閃記憶體模組130當時已儲存的資料量低於第一閥值TH1，則處理電路124可選擇第一電壓範圍VR1做為一目標資料區塊(例如第一資料區塊 134A)的編程臨界電壓的範圍，並控制讀寫電路132以第一電壓範圍VR1內的編程臨界電壓來編程第一資料區塊134A中的儲存單元，以將第一資料D1以每儲存單元一位元(one-bit-per-cell)模式(簡稱1bpc模式)寫入第一資料區塊134A中。

若通信介面126之後接收到主控裝置110傳來的第二待寫入資料D2時，快閃記憶體模組130當時已儲存的資料量介於第一閥值TH1與第二閥值TH2之間，則處理電路124可選擇第三電壓範圍VR3做為一目標資料區塊(例如第二資料區塊134G)的編程臨界電壓的範圍，並控制讀寫電路132以第三電壓範圍VR3內的編程臨界電壓來編程第二資料區塊134G中的儲存單元，以將第二資料D2以每儲存單元兩位元(two-bit-per-cell)模式(簡稱2bpc模式)寫入第二資料區塊134G中。

之後，若通信介面126接收到主控裝置110傳來的第三待寫入資料D3時，快閃記憶體模組130當時已儲存的資料量高於第二閥值TH2，則處理電路124可選擇第二電壓範圍VR2做為一目標資料區塊(例如第三資料區塊134P)的編程臨界電壓的範圍，並控制讀寫電路132以第二電壓範圍VR2內的編程臨界電壓來編程第三資料區塊134P中的儲存單元，以將第三資料D3以每儲存單元三位元(three-bit-per-cell)模式(簡稱3bpc模式)寫入第三資料區塊134P中。

換言之，在同一時間點，快閃記憶體模組130中的不同資料區塊134的資料儲存模式可能會有所不同。例如，在前述的實施例中，當讀寫電路132剛完成將第三資料D3寫入第三資料區塊134P的動作時，第三資料區塊134P的資料儲存模式是3bpc模式，而此時第一資料區塊134A的資料儲存模式是1bpc模式，第二資料區塊134G的資料儲存模式則是2bpc模式。

此外，處理電路124在決定目標資料區塊的編程臨界電壓的範圍時，亦可將待寫入資料的屬性納入考量。例如，圖4繪示了本發明的資料寫入方法的第二實施例簡化後的流程圖400，而圖5則繪示了本發明的資料寫入方法的第三實施例簡化後的流程圖500。

在圖4的實施例中，當通信介面126接收到主控裝置110傳來的第四待寫入資料D4時，處理電路124會先進行流程415，判斷第四資料D4是否屬於較不會被經常存取的資料(以下稱之為冷資料)。處理電路124可依據第四資料D4的檔案類型、副檔名、邏輯位址或其他方式來判斷其是否為冷資料。若處理電路124將第四資料D4判斷為冷資料，則會直接跳到流程260；反之，則會進入流程220。

在圖5的實施例中，當通信介面126接收到主控裝置110傳來的第五待寫入資料D5時，處理電路124會先進行流程515，判斷第五資料D5是否屬於可能會被經常存取的資料(以下稱之為熱資料)。處理電路124可依據第五資料D5的檔案類型、副檔名、邏輯位址或其他方式來判斷其是否為熱資料。若處理電路124將第五資料D5判斷為熱資料，則會直接跳到流程230；反之，則會進入流程220。

在另一實施例中，處理電路124會先判斷第五資料D5是否屬於熱資料或冷資料。若處理電路124將第五資料D5判斷為熱資料，則會直接跳到流程230；若處理電路124將第五資料D5判斷為冷資料，則會直接跳到流程260；若處理電路124判斷第五資料D5既非熱資料也非冷資料，則會進入流程220。

在運作時，處理電路124亦可將各資料區塊134以1bpc模式寫入的次數、以2bpc模式寫入的次數、及/或以3bpc模式寫入的次數，記錄在記錄媒體122中。為便於記錄，處理電路124可記錄資料區塊134在特定模式(例如1bpc模式、2bpc模式、3bpc模式)下的被抹除次數，來當作資料區塊134以特定模式寫入的次數。在前述的流程270中，處理電路124可依據記錄媒體122中所記錄的內容，來選出適當的資料區塊134做為目標資料區塊，以使各資料區塊以特定模式寫入的次數能較為平均，避免過度使用特定的資料區塊。

另外，處理電路124可將快閃記憶體模組130的資料區塊134的使用狀況，記錄在記錄媒體122中，並據以決定是否將部分資料區塊的儲存內容合併到有足夠容量的一資料區塊中，以釋出較多的可用資料區塊供儲存後續的資料。

例如，處理電路124可將快閃記憶體模組130使用中的資料區塊的數量記錄在記錄媒體122中，並於該數量高於一第三閥值TH3時，將部分資料區塊的儲存內容合併到有足夠容量的一目標資料區塊。或者，處理電路124也可將快閃記憶體模組130中的空白資料區塊的數量記錄在記錄媒體122中，並於該數量低於一第四閥值TH4時，將部分資料區塊的儲存內容合併到有足夠容量的一目標資料區塊中。

在合併資料區塊的內容時，處理電路124可控制讀寫電路132將一或多個以1bpc模式儲存資料的候選資料區塊(例如資料區塊134A和134B)中的有效資料，改用2bpc模式或3bpc模式寫入到一目標資料區塊(例如資料區塊134H或134Q)，並抹除該等候選資料區塊。處理電路124也可控制讀寫電路132將一或多個2bpc模式儲存資料的候選資料區塊(例如資料區塊134G和134H)中的有效資料，以3bpc模式寫入一目標資料區塊(例如資料區塊134P 或134Q)，並抹除該等候選資料區塊。或者，處理電路124可控制讀寫電路132將以1bpc模式儲存資料的一第一候選資料區塊(例如資料區塊134A或134B)中的有效資料，以3bpc模式寫入一目標資料區塊(例如資料區塊134P或134Q)，將以2bpc模式儲存資料的一第二候選資料區塊(例如資料區塊134G或134H)中的有效資料，以3bpc模式寫入該目標資料區塊(例如資料區塊134P或134Q)，並抹除該第一和第二候選資料區塊。

由於處理電路124會依據快閃記憶體模組130中已儲存的資料量，來動態調整要寫入資料的目標資料區塊134的編程臨界電壓的範圍。因此，同一資料區塊134的編程臨界電壓的範圍，在不同時間點可能會有所不同。例如，當快閃記憶體模組130中儲存的資料量低於第一閥值TH1時，若資料區塊134Q被選為目標資料區塊，則處理電路124可控制讀寫電路132以前述第一電壓範圍VR1內的編程臨界電壓來編程目標資料區塊134Q的儲存單元，將資料以1bpc模式寫入目標資料區塊134Q中。

之後，資料區塊134Q可能會因各種運作上的原因而被抹除。當快閃記憶體模組130中儲存的資料量增加到介於第一閥值TH1與第二閥值TH2之間時，若資料區塊134Q又被選為目標資料區塊，則處理電路124可控制讀寫電路132以前述第三電壓範圍VR3內的編程臨界電壓來編程目標資料區塊134Q的儲存單元，將新資料以2bpc模式寫入目標資料區塊134Q中。

同樣地，資料區塊134Q在此之後又可能因各種運作上的原因而被抹除。當快閃記憶體模組130中儲存的資料量增加到高於第二閥值TH2時，若資料區塊134Q又再次被選為目標資料區塊，則處理電路124可控制讀寫電路132以前述第二電壓範圍VR2內的編程臨界電壓來編程目標資料區塊134Q的儲存單元，將新資料以3bpc模式寫入目標資料區塊134Q中。

由前述說明可知，處理電路124會依據快閃記憶體模組130當時已儲存的資料量，動態調整要寫入資料的目標資料區塊134的編程臨界電壓的範圍，甚至可直接指定讀寫電路132對目標資料區塊134寫入資料時所使用的編程臨界電壓。當快閃記憶體模組130儲存的資料量較低時，處理電路124會控制快閃記憶體模組130的讀寫電路132以較低的編程臨界電壓(例如圖3的電壓區間V0內的臨界電壓或電壓區間V1內的臨界電壓)來編程資料區塊134。這種作法不僅能降低將資料寫入資料區塊時所需的耗電量，更能有效改善快閃記憶體模組130的儲存單元的耐耗損能力，進而提高快閃記憶體模組130中所儲存的資料的可靠度。

此外，由於資料區塊134的編程臨界電壓可由處理電路124指定，故在進行資料讀取運作時，處理電路124亦可直接指定讀寫電路132對目標資料區塊134進行讀取時所使用的讀取臨界電壓(read threshold voltage)，進而加快讀取快閃記憶體模組130的速度。

因此，搭配前述快閃記憶體控制器120的控制方式，不僅能用MLC晶片、TLC晶片、甚至是更高階數的晶片來實現快閃記憶體模組130，以滿足低成本、高容量的目標，又能有效改善快閃記憶體模組130的耐用程度、耐耗損能力、和資料可靠度。這樣的架構對於滿足節能減碳的產品規格要求有很大助益，更有助於促進固態硬碟的普及和應用。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

200‧‧‧流程圖

210~270‧‧‧方法流程

Claims

一種快閃記憶體控制器，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料以及一第二資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於依據該快閃記憶體模組當時已儲存的資料量，動態調整將資料寫入該快閃記憶體模組的模式；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組當時已儲存的資料量低於一第一閥值，該處理電路會控制該快閃記憶體模組以使得該第一資料以每儲存單元一位元模式寫入該第一資料區塊中，且若該通信介面接收到該第二資料時，該快閃記憶體模組當時已儲存的資料量高於該第一閥值，則該處理電路會控制該快閃記憶體模組以使得該第二資料以每儲存單元兩位元模式寫入該第二資料區塊中。
如請求項1所述的快閃記憶體控制器，其中，該處理電路會控制該快閃記憶體模組以使得該第一資料區塊中的至少一儲存單元的編程臨界電壓位於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中，並控制該快閃記憶體模組以使得該第二資料區塊中的至少一儲存單元的編程臨界電壓位於一第三電壓範圍內，以將該第二資料寫入該第二資料區塊中；其中，該第一電壓範圍小於該第三電壓範圍。
一種快閃記憶體控制器，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於依據該快閃記憶體模組當時已儲存的資料量，動態調整將資料寫入該快閃記憶體模組的模式；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組當時已儲存的資料量低於一第一閥值，該處理電路會控制該快閃記憶體模組以使得該第一資料以每儲存單元一位元模式寫入該第一資料區塊中，且該處理電路之後會控制該快閃記憶體模組以使得該第一資料區塊中至少一資料，改用每儲存單元兩位元模式寫入到一第二資料區塊中。
如請求項3所述的快閃記憶體控制器，其中，該處理電路會控制該快閃記憶體模組以使得該第一資料區塊中的至少一儲存單元的編程臨界電壓位於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中，並控制該快閃記憶體模組以使得該第二資料區塊中的至少一儲存單元的編程臨界電壓位於一第三電壓範圍內，以將該第二資料寫入該第二資料區塊中；其中，該第一電壓範圍小於該第三電壓範圍。
一種快閃記憶體控制器，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收至少一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組，用於控制該讀寫電路將資料寫入該快閃記憶體模組；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組中的資料量低於一第一閥值，該處理電路會控制該快閃記憶體模組以使得該第一資料區塊中的至少一儲存單元的編程臨界電壓位於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中。
如請求項5所述的快閃記憶體控制器，其中，若該通信介面接收到一第二資料時，該快閃記憶體模組當時已儲存的資料量高於該第一閥值，則該處理電路會控制該快閃記憶體模組以使得該第二資料區塊中的至少一儲存單元的編程臨界電壓位於一第三電壓範圍內，以將該第二資料寫入該第二資料區塊中，其中該第三電壓範圍大於該第一電壓範圍。
如請求項6所述的快閃記憶體控制器，其中，若該通信介面接收到一第三資料時，該快閃記憶體模組當時已儲存的資料量高於一第二閥值，則該處理電路會控制該快閃記憶體模組以使得一第三資料區塊中的至少一儲存單元的編程臨界電壓位於一第二電壓範圍內，以將該第三資料寫入該第三資料區塊中，其中該第二閥值高於該第一閥值，且該第二電壓範圍大於該第三電壓範圍。
如請求項7所述的快閃記憶體控制器，其中，該處理電路會控制該快閃記憶體模組以使得該第一資料以每儲存單元一位元模式寫入該第一資料區塊中，使得該第二資料以每儲存單元兩位元模式寫入該第二資料區塊中，並使得該第三資料以每儲存單元三位元模式寫入該第三資料區塊中。
如請求項7所述的快閃記憶體控制器，其中，該第一電壓範圍的上限值小於該第三電壓範圍的上限值，且該第三電壓範圍的上限值小於該第二電壓範圍的上限值。
一種快閃記憶體控制器，用以控制一快閃記憶體模組，其中該快閃記憶體模組包含有一讀寫電路、一第一資料區塊以及一第二資料區塊，該快閃記憶體控制器包含有：一通信介面，用於接收一第一資料；以及一處理電路，耦接於該通信介面、以及該快閃記憶體模組；其中，若該通信介面接收到該第一資料時，該快閃記憶體模組中的資料量低於一第一閥值，該處理電路會控制該快閃記憶體模組以使得該第一資料區塊中的至少一儲存單元的編程臨界電壓位於一第一電壓範圍內，以將該第一資料寫入該第一資料區塊中，且該處理電路之後會控制該快閃記憶體模組以使得該第二資料區塊中的至少一儲存單元的編程臨界電壓位於一第三電壓範圍內，以將該第一資料區塊中的至少一資料寫入到該第二資料區塊中，其中該第一電壓範圍小於該第三電壓範圍。