CN104035897A

CN104035897A - 一种存储控制器

Info

Publication number: CN104035897A
Application number: CN201410261435.1A
Authority: CN
Inventors: 景蔚亮; 陈邦明
Original assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Current assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Priority date: 2014-06-12
Filing date: 2014-06-12
Publication date: 2014-09-10
Anticipated expiration: 2034-06-12
Also published as: CN104035897B

Abstract

本发明提供了一种存储控制器，通过将单层单元存储阵列集成到存储控制器中，并替代部分或者全部数据缓冲器，因此本发明所提供之集成的单层单元NAND存储阵列具有存储单元尺寸小、成本低、功耗低、非易失性等优势，因而本发明这种新型的NAND存储控制器结构适用于对功耗、成本或容量要求较高的应用领域。同时，如果某种应用环境对速度要求也很高，那么单层单元NAND阵列可以作为第二级数据缓存器，与第一级SRAM或者DRAM缓存器组成一个混合式数据缓存器，既达到了高速读写的目的，又满足了单元尺寸小、成本低、功耗低、非易失性等优势。

Description

一种存储控制器

技术领域

本发明涉及半导体领域，具体涉及一种存储控制器，利用该存储控制器可实现高速数据缓存。

背景技术

NAND型固态硬盘已经成为目前主流的非易失存储技术，广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且仍然呈现需求不断增长的局面。NAND型固态硬盘的制造工艺也已经发展到了16nm，从二维的制造工艺向三维的制造工艺转化。三星公司已经宣布了128Gb24个单元(bit)堆叠的三维NAND芯片的商业化生产。美光公司则宣布了16nm128Gb的新型二维NAND芯片，使用新型的二维单元结构突破传统二维结构尺寸缩小的限制。

传统的NAND固态硬盘存储芯片与存储控制器芯片的制造工艺一般不一样，三星、美光、东芝、海力士等NAND固态硬盘大厂均采用专门的生产线，与CMOS逻辑工艺不兼容。以CMOS工艺为主的各晶圆代工厂均无法实现NAND固态硬盘的生产。传统的二维NAND固态硬盘工艺和三维NAND固态硬盘工艺虽然已经到了十几纳米的工艺，但是这仅仅是对于NAND存储阵列而言的，其逻辑控制电路和模拟电路部分仍然采用的是很落后的CMOS工艺，例如只有180nm、130nm。一方面是芯片成本的考虑，先进CMOS制程会增加芯片的制造成本；另一方面是NAND固态硬盘单元的写入需要20V左右的电压，在先进的CMOS工艺上实现高压CMOS管的工艺难度和成本也比较大。美光的新型二维NAND固态硬盘工艺尽管在存储单元区采用了高介电常数金属栅(HKMG)的先进CMOS工艺，但其芯片的逻辑控制电路和模拟电路部分仍然采用的是很落后的CMOS工艺，而且其NAND固态硬盘单元的HKMG工艺采用的是Gate First的工艺集成方法，与目前主流的先进CMOS工艺不兼容。

一般的NAND存储器可以分为单层单元NAND(SLC，single-level cell)和多层单元NAND(MLC，multi-level cell)。SLC就是一个存储单元存储1bit数据，其特点是成本高、容量小、速度快，可擦写次数(Endurance)高达10万次，比MLC固态硬盘高10倍，数据保持能力(Retention)可长达10年。MLC就是一个存储单元可以存储多个bit数据，目前可以实现每单元存储2bit和3bit数据，其最大特点就是容量大成本低，但是速度慢，耐久寿命也较低，数据保持能力也会下降。由于每个MLC存储单元中存放的数据较多，结构相对复杂，出错的几率会增加，必须进行更多的错误修正，一些数据保持能力较差的多层单元NAND甚至需要进行周期刷新从而保证数据可靠性，这些动作都会导致其性能大幅落后于结构简单的SLC固态硬盘。

一般NAND固态硬盘的整体结构如图1所示。存储控制器通过前端接口连接到***总线。存储控制器通过后端总线与NAND芯片相连。存储控制器的控制核心在存储控制器中的地位至关重要，而对存储控制器的性能影响的一个重要指标就是其内部数据缓冲器(buffer)。数据缓冲器优化了***和NAND芯片之间的数据传输。***从固态硬盘中读数据的顺序一般为：通过后端总线从NAND芯片中读出页数据；将页数据保存到数据缓冲器中；***通过前端总线从数据缓冲器中读出I/O数据。***向固态硬盘写数据的顺序与读数据刚好相反。可见，数据缓冲器起到了踏脚石(stepping Stone)的作用，缓解了***与NAND芯片读取速度不匹配的问题，同时还有益于提高NAND芯片的耐写寿命。随着固态硬盘存储容量越来也大，对buffer的容量要求也越来越大。增加数据缓冲器的容量使存储控制器芯片面积增加，成本不断上升，功耗也不断增加。而另外一种解决方法就是采用外接缓冲器的方式来降低存储控制器芯片面积和成本，结构如图2所示。外接的数据缓冲器一般为SRAM结构或者DRAM芯片，虽然容量增加，但是功耗依然非常大，尤其是DRAM，还需要定期刷新来保持数据完整，此外由于采用外接方式而非集成方式使读取速度会有所降低。

发明内容

一种存储控制器，适用于操作***对外部存储设备进行数据处理，其中，所述存储控制器包括核心控制器模块和数据缓冲模块；

所述操作***发送操作指令至所述核心控制器模块，所述核心控制器模块根据接收的操作指令，通过所述数据缓冲模块优化所述操作***与所述外部存储设备之间的数据交互；

其中，所述数据缓冲模块包括一由单层单元NAND存储阵列、NOR FLASH阵列、PCM、ReRAM、FeRAM、SRAM、DRAM中的一种或多种组合构成的存储单元，以用于缓存数据。

上述的存储控制器，其中，所述存储单元包括第一级存储器和第二级存储器，所述第一级存储器的缓存容量小于所述第二级存储器的缓存容量；

其中，所述第一级存储器包括SRAM或DRAM存储器，所述第二级存储器为单层单元NAND存储阵列。

上述的存储控制器，其中，所述单层单元NAND存储阵列的控制栅基于Gate Last高K金属栅(gate last HKMG，高电介质金属栅)工艺所制备。

上述的存储控制器，其中，所述存储控制器还包括一前端接口和一后端接口；

所述数据缓冲模块均与所述前端接口和后端接口连接；且

所述核心控制器模块均与所述前端接口和后端接口连接。

本发明将单层单元NAND存储阵列集成到存储控制器中，并替代部分或者全部数据缓冲模块，在读取和擦写速度、耐久寿命以及功耗上都具备明显的优势。同时如果某种应用环境对速度要求也很高，那么单层单元NAND阵列可以作为第二级数据缓存器，与第一级SRAM或者DRAM缓存器等其他存储器组成一个混合式数据缓存器，即达到了高速读写的目的，又满足了单元尺寸小、成本低、功耗低、非易失性等优势。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。

附图1为传统的NAND固态硬盘整体结构示意图；

附图2为传统技术外接数据缓冲器的NAND固态硬盘结构示意图；

附图3为本发明一种新型的NAND存储控制器示意图；

附图4为本发明一种具体实施例示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明公开了一种存储控制器，适用于操作***对外部存储设备进行数据的处理。参照图3所示，其包括有数据缓冲模块(buffer)、数据寄存模块(register)以及核心控制器模块(MCU)，数据缓冲模块和数据寄存模块均与核心控制器模块连接。操作***发送操作指令至控制器核心模块，核心控制器模块根据其所接收到的指令对所述NAND芯片组进行数据的读写、擦除和/或地址映射，以及对所述外部存储设备进行均衡损耗控制以及DMA控制操作，进一步的，控制器核心模块根据所接收的操作指令，通过数据缓冲模块优化操作***与所述外部存储器之间的数据交互。

该存储控制器还设置有前端接口和后端接口，数据缓冲模块与核心控制器模块均与前端接口和后端接口连接，且数据缓冲模块与后端接口之间设置有一错误修正模块(Error Correction Code，ECC)，用于进行实时的数据修正。

上述的前端接口为PCI、IDE或SATA等其他接口，后端接口为Toggle DDR或ONFI等其他接口。ONFI(Open NAND FlashInterface)接口是是由英特尔，镁光，海力士，台湾群联电子，SanDisk，索尼，飞索半导体为首宣布统一制定的连接NAND闪存和控制芯片的一种接口标准；而Toggle DDR接口标准则是由三星和东芝联手定制。由于本发明所提供的存储控制器采用了目前主流的接口标准，因此应用也比较广泛。同时，该后端接口连接若干NAND芯片组。在一些实施例中，该NAND芯片组可为单层单元NAND芯片组、多层单元NAND芯片组、3D堆叠NAND芯片组中的一种或多种组合，即该NAND芯片组可以是单一类型的NAND芯片组，例如单层单元NAND芯片组或者多层单元NAND芯片组又或者3D堆叠NAND芯片组，也可以是混合的NAND芯片组，例如既包含单层单元NAND芯片，又包含多层单元NAND芯片，还可以包含3D堆叠NAND芯片等，相关实施例不予赘述。

进一步的，数据缓冲模块包括一由单层单元NAND存储阵列、NOR FLASH阵列、PCM、ReRAM、FeRAM、SRAM、DRAM中的一种或多种组合构成的存储单元，以用于缓存数据。进一步优选的，该存储单元为单层单元NAND存储阵列，且该单层单元NAND存储阵列所包括的控制栅是基于Gate Last高电介质金属栅(high-k metalgate)工艺所制备，用金属栅工艺实现NAND单元的控制栅，而不是传统的多晶硅环绕控制栅，可以实现与高介电常数金属栅先进CMOS工艺的集成，与目前主流的Gate Last CMOS工艺兼容，克服了目前NAND固态硬盘工艺无法与先进标准逻辑工艺兼容的问题，从而使得逻辑控制电路和模拟电路部分速度更快，进而大大提高NAND芯片的读写性能。采用Gate Last CMOS工艺可以实现高速的实现各种复杂的逻辑功能，又能够得到较大NAND存储空间。同时，基于GateLast工艺所制备出的器件，在高性能&低功耗方面也能有很好的表现。

在本发明另外一些实施例中，单层单元NAND存储阵列还可为NOR FLASH阵列，可实现更快的读取速度，但是擦写较慢；同时也可采用新型存储器来代替单层单元NAND存储阵列，例如上述的PCM、ReRAM、FeRAM等存储器，其特点是读取速度更加快，擦写速度大大提高，且面积可以继续缩小，最重要的是漏电流更小，将其引入至数据缓冲寄存模块中均可起到提升器件性能的效果。

图3示出的是在数据缓存模块中，同时设置有单层单元NAND存储阵列以及SRAM或DRAM存储器。如果某种应用环境对速度要求也很高，那么单层单元NAND存储阵列可以作为第二级数据缓存器，与第一级SRAM或者DRAM缓存器组成一个混合式数据缓存模块，既达到了提高读写的目的，又满足了单元尺寸小、成本低、功耗低、非易失性等优势。且对于混合式数据缓存器来说，第一级数据缓存的容量可以远远小于第二级缓存的容量，这样把两级各自缓存器的优点都大大发挥出来的同时，也很好的淡化了各自的缺点。在此需要说明的是，如果在数据缓存模块中设置有SRAM或者DRAM缓存器，那么在数据缓存模块中还必须包含其他任意一种或多种的存储单元。

本发明这种集成的单层单元NAND存储阵列与传统的SRAM或DRAM数据缓冲器对比如表1所示：

表1

根据表格可得知，虽然在擦写速度和耐写寿命方面单层单元NAND存储阵列与SRAM或DRAM存储单元相比不具优势，但本发明集成的单层单元NAND存储阵列具备存储单元尺寸小、成本低、功耗低、非易失性等优势，因而本发明这种新型的NAND存储控制器结构适用于对功耗、成本或容量要求较高的应用领域。

当计算机***需要对外部存储设备进行读操作时，控制器核心模块根据其接收到的所述计算机***发出的读操作指令，通过后端接口调取外部存储设备中存储的相应数据至数据缓冲模块中，计算机***通过前端接口读取存储在数据缓冲模块中的数据；

当计算机***需要对外部存储设备进行写操作时，控制器核心模块根据其接收到的计算机***发出的写操作指令，通过前端接口将所述计算机***写入的数据暂存至数据缓冲模块，并通过后端接口调去数据缓冲模块中存储的数据至部存储设备中进行存储。

实施例二

下面举一具体实施例做进一步阐述。

假设对于一个每单元2bit多层单元NAND固态硬盘，其内部存储控制器芯片中可以集成单层单元NAND存储阵列从而替代全部的传统数据缓冲器，整个固态硬盘的结构如图4所示。当***从固态硬盘中读数据时，顺序为：(1)存储控制器接受命令并通过后端总线从每单元2bit多层单元NAND芯片中读出页数据；(2)将页数据保存到单层单元NAND数据缓冲器中；(3)***通过前端总线从单层单元NAND数据缓冲器中读出I/O数据。当***向固态硬盘中写数据时，顺序为：(1)***通过前端总线传输需要写入的数据；(2)将需要写入的I/O数据保存到单层单元NAND数据缓冲器中；(3)存储控制器接受命令通过后端总线将I/O数据以页为单位写到每单元2bit多层单元NAND芯片中的指定地址中。可见，本发明这种新型的NAND存储控制器结构可以用单层单元NAND存储阵列实现传统的数据缓冲器功能，能够起到踏脚石(stepping stone)的作用，并且具备漏功耗小、成本低和非易失性等特性。

本发明基于Gate Last高K金属栅工艺提出一种新型的NAND控制器结构，单层单元NAND存储阵列集成到存储控制器中，并替代部分或者全部数据缓冲器。采用单层单元NAND存储阵列而不是多层单元NAND阵列或3D堆叠NAND阵列是因为单层单元NAND阵列在读取和擦写速度、耐久寿命以及功耗上都具备明显的优势。本发明这种集成到NAND存储控制器中的单层单元NAND存储阵列之所以可以取代传统数据缓冲器，首先是因为其在读写速度上能够接近甚至达到传统数据缓冲器的读写速度，这主要得益于：(1)采用GateLast CMOS工艺使得存储控制器的逻辑电路和模拟电路可以采用更先进的CMOS工艺，速度更快，因而可以更快速度的实现各种复杂的逻辑功能，使得存储控制器在性能上大大提高；(2)由于存储控制器与单层单元NAND存储阵列集成到同一块SoC芯片中，因而二者之间可以采用速度更快带宽更宽的并口数据传输，因而存储控制器能够更加快速的访问单层单元NAND存储阵列，因而对NAND存储阵列的读写速度进一步提高；(3)由于Gate Last CMOS金属栅工艺使得存储控制器性能大大提高，因而又进一步提高了对单层单元NAND存储阵列的读写性能。上述原因使得集成的单层单元NAND存储阵列的读写速度能够接近甚至达到传统数据缓冲器的读写速度，与外接的数据缓冲器芯片相比，读写速度甚至可能更快，因而完全有能力替代部分或者全部的传统数据缓冲器。

综上所述，由于本发明采用了如上技术方案，通过将单层单元存储阵列集成到存储控制器中，并替代部分或者全部数据缓冲器，因此本发明所提供之集成的单层单元NAND存储阵列具有存储单元尺寸小、成本低、功耗低、非易失性等优势，因而本发明这种新型的NAND存储控制器结构适用于对功耗、成本或容量要求较高的应用领域。同时，如果某种应用环境对速度要求也很高，那么单层单元NAND阵列可以作为第二级数据缓存器，与第一级SRAM或者DRAM缓存器组成一个混合式数据缓存器，即达到了高速读写的目的，又满足了单元尺寸小、成本低、功耗低、非易失性等优势。且对于所述混合式数据缓存器来说，第一级数据缓存的容量可以远远小于第二级缓存的容量，这样把两级各自缓存器的优点都大大发挥出来的同时，也很好的淡化了各自的缺点，进而整体程度上提高器件性能，并有效控制成本。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种存储控制器，适用于操作***对外部存储设备进行数据处理，其特征在于，所述存储控制器包括核心控制器模块和数据缓冲模块；

2.如权利要求1所述的存储控制器，其特征在于，所述存储单元包括第一级存储器和第二级存储器，所述第一级存储器的缓存容量小于所述第二级存储器的缓存容量；

3.如权利要求1所述的存储控制器，其特征在于，所述单层单元NAND存储阵列的控制栅基于后栅极高K金属栅工艺所制备。

4.如权利要求1所述的存储控制器，其特征在于，所述存储控制器还包括一前端接口和一后端接口；

所述数据缓冲模块均与所述前端接口和后端接口连接；且

所述核心控制器模块均与所述前端接口和后端接口连接。