TWI533454B - Semiconductor device - Google Patents

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TWI533454B
TWI533454B TW102121422A TW102121422A TWI533454B TW I533454 B TWI533454 B TW I533454B TW 102121422 A TW102121422 A TW 102121422A TW 102121422 A TW102121422 A TW 102121422A TW I533454 B TWI533454 B TW I533454B
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Akira Nakajima
Shinichi Nishizawa
Hiromichi Ohashi
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Nat Inst Of Advanced Ind Scien
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Description

半導體裝置
本發明係關於一種半導體裝置，尤其關於一種提高崩潰之耐量之功率半導體裝置。
功率半導體裝置主要用於電力轉換器(DC(Direct Current，直流)-DC、AC(Alternating Current，交流)-DC、DC-AC、及AC-AC)或高頻功率放大器。至目前為止，廣泛使用有Si功率半導體裝置。然而，近年來指出有因Si之材料物性而Si功率半導體裝置之性能提高存在極限。
作為功率半導體裝置所要求之性能中較為重要者，可列舉較高之裝置耐壓、較低之導通電阻、及較低之裝置電容此三者。然而，該等三者之間存在起因於材料物性之取捨關係，有若提高一者，則另外兩者惡化之傾向。由此，使用Si之功率半導體裝置之性能提高存在極限。為打破該取捨所導致之極限，而於全世界推進使用寬帶隙半導體之功率半導體裝置之研究開發。
於本說明書中，將滿足以下(1)~(3)之半導體作為寬帶隙半導體定義為如下。
(1)所謂寬帶隙半導體裝置，係指與Si(1.1eV)及GaAs(1.4eV)相比帶隙能較大之半導體。具體而言，係指具有2eV以上之帶隙能之半導體。
(2)又，作為形成結晶之元素之構成，寬帶隙半導體係以作為週 期表之第2週期之元素的硼(B)、碳(C)、氮(N)、及氧(O)為主成分之半導體。具體而言，係相對於構成結晶之原子之總數，第2週期之元素之比例為3分之1以上之半導體。
(3)又，作為寬帶隙半導體之物性，具有1MV/cm以上之絕緣破壞強度。
作為寬帶隙半導體之具體例，可列舉碳化矽、氮化物半導體、氧化物半導體、及金剛石等。
作為碳化矽(以下，記作SiC)之化學式，以SiC表示，且存在各種多型。尤其，本說明書中之SiC係指出4H-SiC、6H-SiC、及3C-SiC此3種。
氮化物半導體為包括III族原子(B、Al、In、及Ga)及氮原子(N)之化合物半導體。III族原子之總數與氮原子數相同，作為化學式，由下式(1)表示。
[數1]BxAlyInzGa1-x-y-zN (1)
式中x、y及z係設為具有滿足0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1之數值者。特別是GaN、InzGa1-zN(以下，記作InGaN)、AlyGa1-yN(以下，記作AlGaN)、及AlyInzGa1-y-zN(以下，記作AlInGaN)作為功率半導體裝置之材料尤為重要。AlN、及BxAl1-xN(以下，記作BAlN)之帶隙能為5eV以上，為半導體之同時亦可作為絕緣體而使用。
氧化物半導體係以氧原子(O)為主成分之半導體，具體而言，可列舉ZnO、Ga2O3、MgO、CdO、NiO、SnO2、Cu2O、CuAlO2、TiO2、VO2、In2O3、及SrTiO3等。又，亦可組合2種以上之上述氧化 物半導體而製作混晶。具體而言，可列舉用作透明導電膜之ITO。又，II族氧化物半導體作為功率半導體裝置之材料尤為有效，其化學式由下式(2)表示。
[數2]ZnxMgyCd1-x-yO (2)
式中x及y係設為具有滿足0≦x≦1、0≦y≦1、x+y≦1之數值者。
金剛石為絕緣體之同時，亦可藉由添加施體及受體，而作為寬帶隙半導體發揮作用。
作為寬帶隙半導體之優異之物性，特別列舉較高之絕緣破壞強度。Si之絕緣破壞強度為約0.2MV/cm，相對於此，作為寬帶隙半導體之SiC(約2MV/cm)、GaN(約3MV/cm)、及金剛石(5~10MV/cm)之絕緣破壞強度大出10倍左右。因此，藉由將寬帶隙半導體用於功率半導體裝置，而可超越Si功率半導體裝置之耐壓、導通電阻、及裝置電容之取捨關係，實現性能提高。
然而，作為用於電力轉換器時之寬帶隙半導體裝置之問題點，可列舉衝擊電壓(surge voltage)所引起之裝置破壞。於電力轉換器應用中，當寬帶隙半導體裝置自導通狀態關斷為斷開狀態時，施加有超過輸入至電力轉換器之電源電壓之衝擊電壓。衝擊電壓亦有達到半導體裝置之裝置耐壓之情況。於該情形時，於半導體裝置中引起雪崩崩潰，若該崩潰狀態繼續，則裝置被破壞。
因此，崩潰之耐量之提高為寬帶隙半導體裝置所必需。此處，所謂崩潰之耐量，定義為於斷開狀態下施加有超過耐壓之電壓，藉此雖為斷開狀態但仍有電流流動，於該狀態(崩潰狀態)下，裝置不被破 壞而可由裝置消耗之能量之最大值。
圖1中，表示作為先前技術之寬帶隙半導體裝置之一例的使用SiC之Metal Insulator Semiconductor Field Effect Transistor(金屬絕緣體半導體場效電晶體)(以下，記作MISFET、或絕緣閘極型場效型電晶體)之剖面構造圖。又，使用SiO2作為閘極絕緣膜之Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體)(以下，記作MOSFET)亦為MISFET之一種。
以下，舉出圖1之SiC-MISFET為例，對半導體裝置之崩潰進行說明。
圖2中表示由圖1所示之SiC-MISFET之電流-電壓特性之概略圖。如圖2中所描述般，於導通狀態下，藉由施加正Vds，而有汲極電流自汲極流向源極。此處，所謂Vds係設為相對於源極電極之電位的汲極電極之電位。另一方面，於斷開狀態下，藉由施加Vds，首先，有因P型區域222及N型傳導區域203之間之本體二極體(body diode)之反向漏電流而產生的微小之汲極電流流動。其後，若進一步提高Vds，則於Vds達到特定電壓Vava時引起雪崩崩潰，汲極電流急遽地上升。如圖1所示，此時之因雪崩而產生之崩潰電流經由崩潰電流之路徑220自汲極電極212朝向源極電極210流動。
此處，所謂裝置之耐壓，係指於斷開狀態下電流開始流動而無法維持斷開狀態之電壓，於圖1之SiC-MISFET中，由雪崩崩潰電壓Vava決定耐壓。
所謂雪崩崩潰係指如下現象：半導體裝置內部之電場強度成為與半導體之絕緣破壞強度匹敵之值，因雪崩倍增所引起之電子及電洞之產生變得明顯，藉此，裝置雖為斷開狀態但仍有電流流動。於圖1之例中，所產生之電洞沿著崩潰電流之路徑220自源極電極210排出，電子反向地沿著崩潰電流之路徑220自汲極電極212排出。
於電力轉換器中，作為由雪崩崩潰引起寬帶隙半導體裝置被破壞之主要原因，可列舉以下3個。
首先，作為第1個主要原因，可列舉：與Si功率裝置相比，於寬帶隙半導體裝置中，易產生衝擊電壓，且會產生超過裝置耐壓之衝擊電壓，而易成為崩潰狀態。衝擊電壓之大小係依存於電路之浮動電感(Ls)、及汲極電流id之單位時間之變化量(did/dt)，且與Ls×did/dt之大小成比例地變大。寬帶隙半導體裝置因裝置電容較小，且可實現高速之切換動作，故did/dt較大，隨之，衝擊電壓本質上較大。又，因裝置電容較小，故即便以蓄積於浮動電感中之少許之能量，亦產生較大之衝擊電壓。其為可實現高速切換之寬帶隙半導體裝置中無法避免之問題。
作為第2個主要原因，可列舉：因雪崩崩潰而產生之電流於裝置內部局部地集中，由此引起破壞。於寬帶隙半導體裝置中，無法於裝置整體均勻地產生雪崩崩潰，從而崩潰電流易於集中。該問題係因於寬帶隙半導體中無法於P型及N型兩者同時獲得較低之電阻率而產生。尤其於SiC、氮化物半導體、及氧化物半導體中，P型寬帶隙半導體之電阻率較高。因此，無法效率良好地排出來自裝置內部之因雪崩倍增而產生之電子及電洞。藉此，崩潰電流集中於雪崩崩潰最初產生之部位，於該集中部位裝置被破壞。
作為第3個主要原因，可列舉：保護半導體裝置之表面之保護絕緣膜之破壞。寬帶隙半導體之絕緣破壞強度與SiO2等通常使用之保護絕緣膜之絕緣破壞強度匹敵。因此，若施加產生雪崩崩潰之較強之電場，則有於保護絕緣膜中而非半導體內部產生絕緣破壞之情況。
舉出圖1之SiC-MISFET為例，對上述第2個主要原因中之破壞之具體例進行說明。對形成於P型區域222與N型傳導區域203之間之本體二極體施加電場，而引起雪崩崩潰。此時，因雪崩而產生之 電洞經由崩潰電流之路徑220注入至P型接觸區域206，且自源極電極210排出。此時，P型區域222及P型接觸區域206之電阻較高，因其電壓降，而使P型接觸區域206與N型接觸區域205之間之二極體成為導通狀態。藉此，自源極電極210經由N型接觸區域205注入有電子，崩潰電流進一步增大。其結果，崩潰電流集中於裝置內部之特定部位，導致局部之破壞。即，作為單極型裝置之MISFET於崩潰狀態下，產生少數載子之注入，成為雙極動作，該雙極動作中裝置內部之電流集中會引起裝置之破壞。
根據上述第2個主要原因，於以在導通狀態下搬運導通電流之載子為電子作為特徵之寬帶隙半導體裝置中，雪崩崩潰所導致之破壞變得尤為明顯。
再者，關於圖1中之其他符號，符號200表示基板，符號207表示N型接觸區域，符號211表示閘極電極，符號224表示閘極絕緣膜。又，於本說明書中，相同之符號表示相同名稱之構件。
又，作為關於上述第2個主要原因中之破壞之又一具體例，對使用氮化物半導體之Heterojunction Field Effect Transistor(以下，記作HFET、或異質接合型場效型電晶體)進行說明。將氮化物半導體HFET之剖面構造圖示於圖3中。如圖3中所描述般，氮化物半導體HFET通常不具有由PN接面形成之本體二極體。因此，不具有崩潰電流流動之路徑。於該情形時，因不具有用以排出因雪崩而產生之電洞之P型區域、及對於該P型區域形成之電極，故電洞之排出變得更加困難。藉此，因雪崩倍增而產生之電洞蓄積於裝置之內部。電洞之蓄積誘發電場之集中，由此雪崩崩潰之電流於裝置之內部局部地集中流動。藉此，於少許之雪崩電流下，裝置被破壞。再者，圖3中，符號103表示N型傳導區域，符號110表示源極電極，符號111表示閘極電極，符號112表示汲極電極，符號117表示基板電極，符號124 表示閘極絕緣膜，符號133表示二維電子氣，符號134表示表面障壁層，符號135表示GaN基底層，符號136表示成長初期層，符號137表示異種基板。
又，揭示有於氮化物半導體中亦具有由PN接面形成之本體二極體之構造(非專利文獻1、專利文獻1)，其與圖1之SiC-MISFET同樣地，因P型之電阻率較高引起雪崩崩潰電流集中，而導致裝置之破壞。
又，於專利文獻2中揭示有提高寬帶隙半導體中之雪崩崩潰之耐量之構造，但如上所述般寬帶隙半導體中之雪崩崩潰之本質問題並未得到解決。
以上，舉出圖1之SiC-MISFET、及圖3之氮化物半導體之HFET為例，對寬帶隙半導體中之雪崩崩潰下裝置之破壞之問題進行了說明。然而，如上所述，寬帶隙半導體裝置之由雪崩崩潰引起之破壞係起因於衝擊電壓較大、及於裝置不整體均勻地產生雪崩崩潰、進而足以引起雪崩崩潰之較強之電場引起絕緣膜之劣化，且為各種寬帶隙半導體裝置中共有之問題。
具體而言，單極型及雙極型裝置具有相同之問題。此處，所謂單極型裝置係指滿足以下2個條件之半導體裝置。作為第一個條件，其為於導通狀態下搬運經由主電極而流動之導通電流之載子為電子或電洞中之任一種的半導體裝置。又，作為第二個條件，此時，於半導體內部，電子或電洞分別僅通過N型半導體或P型半導體。圖1及圖3之半導體裝置被分類為以電子為載子之單極型。此處，N型半導體及P型半導體亦分別包含於絕緣膜與半導體界面處之向N型或P型之反轉層。又，將不滿足上述2個條件者稱為雙極型裝置。
此處，所謂主電極，係指場效型電晶體之源極及汲極電極、雙極電晶體之發射極及集極電極、以及二極體之陰極及陽極電極。
更具體而言，於下述寬帶隙裝置中具有相同之問題。作為被分類為單極型裝置之電晶體之Junction Field Effect Transistor(以下，記作JFET、或接合型場效型電晶體)、Static Induction Transistor(以下，記作SIT、或靜電感應型電晶體)亦具有相同之問題。
又，作為被分類為雙極裝置之功率電晶體之Bipolar Transistor(以下，記作BT、或雙極電晶體)、Heterojunction Bipolar Transistor(以下，記作HBT、或異質接合型雙極電晶體)、及Insulated Gate Bipolar Transistor(以下，記作IGBT、或絕緣閘極型雙極電晶體)亦具有相同之問題。
又，於二極體中亦可見相同之問題，單極型Schottky Barrier Diode(以下，記作SBD、或肖特基障壁二極體)、作為肖特基障壁二極體之一種之Junction Barrier Schottky Diode(以下，記作JBSD)、雙極型P-N junction Diode(以下，記作PND)及P-i-N junction Diode(PiND)亦具有相同之問題。
又，單極型裝置因與雙極型裝置相比切換速度較快，故上述雪崩崩潰所引起之破壞之問題更為明顯。
又，於橫置式半導體裝置中，與立式半導體裝置相比，上述雪崩崩潰所引起之問題由於以下2個原因而更為明顯。作為第一個原因，橫置式半導體裝置與立式半導體裝置相比，切換速度較快，藉此，衝擊電壓變大。作為第二個原因，因雪崩崩潰而產生之高能量之載子於半導體裝置表面流動，藉此，注入至保護半導體裝置表面之絕緣膜，於絕緣膜中引起電場之集中，從而於絕緣膜內部產生破壞。
此處，所謂立式裝置，係指主電極形成於半導體基板之兩面，藉此，導通電流貫通半導體基板而流動之半導體裝置。所謂橫置式裝置，係指主電極形成於半導體基板之單面之半導體裝置。又，圖1及圖3為橫置式半導體裝置。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-82331
[專利文獻2]日本專利特開2004-342907
[非專利文獻]
[非專利文獻1]W. Huang, T. Khan, and T. P. Chow, IEEE ELECTRON DEVICE LETTERS, Vol. 27, pp. 796 - 798, 2006。
本發明中之課題在於提供一種防止功率半導體裝置之雪崩崩潰所引起之破壞，藉此提高崩潰之耐量的功率半導體裝置。
本發明提供一種防止半導體裝置之雪崩崩潰所引起之破壞，藉此使崩潰之耐量較大之半導體裝置，具體而言，藉由提供如下半導體裝置，而解決上述課題。
(1)一種半導體裝置，其特徵在於：具有產生沖穿崩潰之崩潰電流之半導體構造。
(2)進而，如上述半導體裝置，其特徵在於：沖穿崩潰之崩潰電壓低於雪崩崩潰電壓。
(3)進而，如上述半導體裝置，其特徵在於：其為單極型電晶體或二極體。
(4)進而，如上述半導體裝置，其特徵在於：半導體構造之半導體係由寬帶隙半導體形成。
(5)進而，如上述半導體裝置，其特徵在於：崩潰電流通過具有與搬運上述崩潰電流之載子為相同極性之極化電荷之異質接合界面而流動。
(6)進而，如上述半導體裝置，其特徵在於：半導體構造之半導體具有六方晶之結晶構造，且崩潰電流於上述半導體之c軸方向上流動。
(7)進而，如上述半導體裝置，其特徵在於：半導體構造包括：第一半導體區域，其配置於基板上且具有第一導電型；第二半導體區域，其具有上述第一導電型；及第三半導體區域，其位於上述第一及第二半導體區域之間且具有第二導電型；該半導體裝置包含：第一電極，其相對於上述第一半導體區域具有歐姆特性；第二電極，其相對於上述第二半導體區域具有歐姆特性；及第三電極，其與上述第二電極鄰接；若於導通狀態下，對上述第二電極施加相對於上述第一及第三電極為正或負之電壓，則於上述第二及第三電極間流動上述第一導電型之載子所產生之導通電流；若於斷開狀態下，對上述第二電極施加相對於上述第一及第三電極為正或負之電壓，則於上述第二電極與上述第一電極之間流動上述第一導電型之載子所產生之崩潰電流；且於上述第二及第三電極間流動之漏電流之電流值相對於上述導通電流之電流值至多為1,000分之1以下。
(8)進而，如上述半導體裝置，其特徵在於：藉由使位於上述基板與第二電極之間之上述第三半導體區域空乏化而引起沖穿崩潰。
(9)進而，如上述半導體裝置，其特徵在於：上述第一電極與上述第三電極電性短路。
(10)進而，如上述半導體裝置，其特徵在於：上述第三半導體區域電性浮動。
(11)進而，如上述半導體裝置，其特徵在於：上述半導體裝置為場效型電晶體，上述第二電極為汲極電極，上述第三電極為源極電極，進而，於上述第二電極與上述第三電極之間具有作為第四電極之閘極電極。
(12)進而，如上述半導體裝置，其特徵在於：上述半導體裝置為肖特基障壁二極體，上述第二電極為陰極電極，上述第三電極為相對於上述第二半導體層具有肖特基特性之陽極電極。
(13)進而，如上述半導體裝置，其特徵在於：藉由將上述半導體裝置之電晶體之源極電極與會引起雪崩崩潰之另一電晶體之汲極電極短路，而進行級聯連接(cascade connection)。
根據本發明，藉由使半導體裝置之內部具有沖穿崩潰功能，而可實現提高崩潰之耐量之半導體裝置。藉由使半導體裝置之內部具有沖穿之功能，而於施加有衝擊電壓時，可以較快之響應速度於元件整體均勻地產生沖穿崩潰。藉此，可防止半導體裝置之破壞。
此處，所謂沖穿崩潰係指如下現象：於具有第一導電型之2個半導體區域藉由形成於該2個半導體區域之間的至少一個以上之具有第二導電型之半導體區域而電性PN接面分離的半導體之構造中，於上述具有第一導電型之2個半導體區域分別形成歐姆電極，藉由對上述2個歐姆電極間施加正或負之電壓，而使上述第二導電型之半導體區域之一部分或整體空乏化，藉由上述具有第一導電型之2個半導體區域以空乏層連接，而於上述2個電極間產生電流流動。
進而，於上述(2)中，可防止雪崩崩潰之破壞，藉此，可實現較高之可靠性之半導體裝置。
進而，於上述(3)中，於單極型半導體裝置中，藉由具有沖穿崩潰功能，而可實現亦包含崩潰狀態在內之單極型之動作。藉此，於施加有衝擊電壓時，可以較快之響應速度於元件整體均勻地產生沖穿崩潰。
進而，於上述(4)中，可解決包含寬帶隙半導體之半導體元件中之雪崩崩潰之問題。又，於施加有衝擊電壓時，可以較快之響應速度 於元件整體均勻地產生沖穿崩潰。
進而，於上述(5)中，藉由使崩潰電流通過具有與搬運崩潰電流之載子為相同極性之極化電荷之異質接合界面而流動，可防止沖穿之崩潰電壓相對於溫度變化而變動，藉此，可實現於較廣之溫度範圍內可靠性較高之半導體裝置。此處，所謂載子之極性，就電子及電洞而言分別指正及負。即，於搬運崩潰電流之載子為電子之情形時，崩潰電流通過具有負之極化電荷之異質界面而流動。又，於搬運崩潰電流之載子為電洞之情形時，崩潰電流通過具有正之極化電荷之異質界面而流動。
進而，於上述(6)中，藉由於介電常數比a軸方向大之c軸方向上引起崩潰，而可改善本發明之具有沖穿崩潰功能之半導體裝置中之雪崩崩潰電壓與特性導通電阻之取捨關係，從而實現性能提高。又，藉此使裝置之晶片面積減小，故可抑制裝置之製造成本。
進而，根據上述(7)之裝置之構成，於施加有衝擊電壓時，可以較快之響應速度於元件整體均勻地產生沖穿崩潰。藉此，可防止半導體裝置之破壞。
進而，於上述(8)中，使位於上述基板與第二電極之間且在上述第二電極之垂直下方之上述第三半導體區域空乏化，藉此將上述第一及第二半導體區域以空乏層連接，由此產生沖穿崩潰，從而可減少半導體裝置之表面附近之電場及崩潰電流，進一步提高裝置之可靠性。此時，崩潰電流自上述第二電極沿著與上述基板表面垂直之方向朝向基板流動，藉此可減少半導體裝置之表面附近之電場及崩潰電流。
進而，上述(9)係以上述第一電極與上述第三電極電性短路為特徵之半導體裝置。藉此，可降低裝置之導通電阻。
進而，上述(10)係如上述半導體裝置，其特徵在於：上述第三半導體區域電性浮動。藉此，可抑制裝置之製造成本。
進而，於上述(11)中，於電晶體中，在施加有衝擊電壓時，可以較快之響應速度於元件整體均勻地產生沖穿崩潰。
進而，於上述(12)中，於肖特基障壁二極體中，在施加有衝擊電壓時，可以較快之響應速度於元件整體均勻地產生沖穿崩潰。
進而，於上述(13)中，於將上述產生沖穿崩潰之電晶體與會引起雪崩崩潰之另一電晶體進行級聯連接之電路中，可防止裝置之破壞，從而實現較高之可靠性。
100‧‧‧基板
101‧‧‧N型載子供給區域
102、102a、102b‧‧‧P型障壁區域
103‧‧‧N型傳導區域
104、104a、104b‧‧‧低濃度耐壓控制區域
105‧‧‧N型接觸區域
107‧‧‧N型接觸區域
108‧‧‧N型接觸區域
109‧‧‧P型接觸區域
110、110a、110b‧‧‧源極電極
111、111a、111b‧‧‧閘極電極
112‧‧‧汲極電極
115‧‧‧穿通電極
116‧‧‧穿通輔助電極
117‧‧‧基板電極
120‧‧‧崩潰電流之路徑
123‧‧‧P型閘極區域
124、124a、124b‧‧‧閘極絕緣膜
125‧‧‧N型中間層
126‧‧‧N型基底層
131‧‧‧二維電子氣
132‧‧‧二維電洞氣
133、133a、133b‧‧‧二維電子氣
134‧‧‧表面障壁層
135‧‧‧GaN基底層
136‧‧‧成長初期層
137‧‧‧異種基板
138‧‧‧極化層
139‧‧‧N型氮化物半導體基板
140‧‧‧低濃度區域
150‧‧‧穿通控制電源
151‧‧‧Si-MISFET
152‧‧‧穿通電極絕緣膜
153‧‧‧具有沖穿崩潰功能之電晶體
154‧‧‧電阻器
156‧‧‧二極體
200‧‧‧基板
201‧‧‧N型載子供給區域
202‧‧‧P型障壁區域
203‧‧‧N型傳導區域
204‧‧‧低濃度耐壓控制區域
205‧‧‧N型接觸區域
206‧‧‧P型接觸區域
207‧‧‧N型接觸區域
210‧‧‧源極電極
211‧‧‧閘極電極
212‧‧‧汲極電極
215‧‧‧穿通電極
216‧‧‧穿通輔助電極
220‧‧‧崩潰電流之路徑
222‧‧‧P型區域
224‧‧‧閘極絕緣膜
300‧‧‧基板
301‧‧‧N型載子供給區域
302‧‧‧P型障壁區域
303‧‧‧N型傳導區域
304‧‧‧低濃度耐壓控制區域
305‧‧‧N型接觸區域
307‧‧‧N型接觸區域
310‧‧‧源極電極
311‧‧‧閘極電極
312‧‧‧汲極電極
315‧‧‧穿通電極
320‧‧‧崩潰電流之路徑
323‧‧‧P型閘極區域
400‧‧‧基板
401‧‧‧N型載子供給區域
402‧‧‧P型障壁區域
403‧‧‧N型傳導區域
404‧‧‧低濃度耐壓控制區域
413‧‧‧陽極電極
414‧‧‧陰極電極
415‧‧‧穿通電極
420‧‧‧崩潰電流之路徑
433‧‧‧二維電子氣
434‧‧‧表面障壁層
500‧‧‧基板
501a、501b‧‧‧N型載子供給區域
502a、502b‧‧‧P型障壁區域
503a、503b‧‧‧N型傳導區域
504a、504b‧‧‧低濃度耐壓控制區域
510‧‧‧源極電極
511‧‧‧閘極電極
512‧‧‧汲極電極
513‧‧‧陽極電極
514‧‧‧陰極電極
515a、515b‧‧‧穿通電極
520a、520b‧‧‧崩潰電流之路徑
524‧‧‧閘極絕緣膜
533a、533b‧‧‧二維電子氣
534a、534b‧‧‧表面障壁層
553‧‧‧寬帶隙半導體電晶體
555‧‧‧寬帶隙半導體二極體
圖1係先前技術中之SiC-MISFET之剖面構造圖。
圖2係用以說明圖1中所記載之SiC-MISFET之動作之I-V特性的概略圖。
圖3係先前技術中之氮化物半導體HFET之剖面構造圖。
圖4係第1實施形態之氮化物半導體HFET之剖面構造圖。
圖5係圖4之氮化物半導體HFET之零偏壓時之汲極電極下方之帶構造(band structure)的概略圖。
圖6係用以說明圖4之氮化物半導體HFET之動作之I-V特性的概略圖。
圖7係圖4之氮化物半導體HFET中之沖穿崩潰時之汲極電極下方之帶構造的概略圖。
圖8係圖4之氮化物半導體HFET中之元件耐壓之300K下的模擬結果。
圖9係第1實施形態之變化例之剖面構造圖。
圖10係第1實施形態之變化例之剖面構造圖。
圖11係第1實施形態之變化例之剖面構造圖。
圖12係第1實施形態之變化例之剖面構造圖。
圖13係第1實施形態之變化例之剖面構造圖。
圖14係第1實施形態之變化例之剖面構造圖。
圖15係第1實施形態之變化例之剖面構造圖。
圖16係第1實施形態之變化例之剖面構造圖。
圖17係第1實施形態之變化例之剖面構造圖。
圖18係第1實施形態之變化例之剖面構造圖。
圖19係第1實施形態之變化例之剖面構造圖。
圖20係第1實施形態之變化例之剖面構造圖。
圖21係第1實施形態之變化例之剖面構造圖。
圖22係第1實施形態之變化例之剖面構造圖。
圖23係第1實施形態之變化例之剖面構造圖。
圖24係第1實施形態之變化例之剖面構造圖。
圖25係第1實施形態之變化例之剖面構造圖。
圖26係第1實施形態之變化例之剖面構造圖。
圖27係圖26之變化例之零偏壓時之汲極電極下方之帶構造的概略圖。
圖28係圖26之變化例之零偏壓時之汲極電極下方之帶構造之變化例的概略圖。
圖29係第1實施形態之變化例之剖面構造圖。
圖30係圖29之變化例之零偏壓時之汲極電極下方之帶構造的概略圖。
圖31係圖29之變化例之零偏壓時之汲極電極下方之帶構造之變化例的概略圖。
圖32係第1實施形態之變化例之剖面構造圖。
圖33係圖32之變化例之零偏壓時之汲極電極下方之帶構造的概略圖。
圖34係第1實施形態之變化例之剖面構造圖。
圖35係第1實施形態之變化例之剖面構造圖。
圖36係第1實施形態之變化例之剖面構造圖。
圖37係第2實施形態之SiC-MISFET之剖面構造圖。
圖38係圖37之SiC-MISFET之元件耐壓之300K下的模擬結果。
圖39係第2實施形態之變化例之剖面構造圖。
圖40係第3實施形態之SiC-JFET之剖面構造圖。
圖41係第4實施形態之氮化物半導體SBD之剖面構造圖。
圖42係用以說明圖41之氮化物半導體SBD之動作之I-V特性的概略圖。
圖43係第5實施形態之氮化物半導體之積體電路之剖面構造圖。
圖44係第5實施形態之氮化物半導體之積體電路之剖面構造圖。
圖45係圖44之第5實施形態之氮化物半導體之積體電路之變化例的剖面構造圖。
對用以實施發明之最佳形態(以下，稱為實施形態)進行說明。以下，尤其對關於<第一實施形態>中利用氮化物半導體之HFET、<第二實施形態>中利用SiC之MISFET、<第三實施形態>中利用SiC之JFET、及<第四實施形態>中利用氮化物半導體之SBD的實施形態進行說明。該等全部將寬帶隙半導體用作材料，且為單極型，且以電子為載子，且為橫置式半導體裝置。本發明可應用於包含雙極裝置之各種材料之裝置，但尤其於單極型半導體裝置中尤為有效，進而於以電子為載子之單極型中尤為有效。藉由應用於單極裝置，而可實現亦包含崩潰狀態在內之完全之單極動作。又，以使用寬帶隙半導 體之半導體裝置可取得效果，尤其於橫置式寬帶隙半導體裝置中最能取得效果。
又，如<第五實施形態>中所述，藉由使本發明之半導體裝置於同一基板上集成化，而可實現可靠性較高之積體電路。
[實施例1] <第一實施形態>
對作為第一實施形態之利用氮化物半導體之HFET進行說明。圖4中表示本發明之氮化物半導體HFET之構造圖。除基板100以外，為形成HFET之半導體材料之化學式由下式(3)表示之氮化物半導體。
[數3]BxAlyInzGa1-x-y-zN (3)
式中x、y及z係設為具有滿足0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1之數值者。關於基板100，亦可使用氮化物半導體以外之材料。
又，本發明之層構造較理想為積層於六方晶之結晶構造中之c軸方向上。所謂c軸方向係指[0001]或[000-1]方向。
關於基板100之材料，較理想為可進行高品質之氮化物半導體之結晶成長。例如可列舉Si基板、SOI(Silicon-on-Insulator，絕緣體上矽)基板、SOS(Silicon-on-Sapphire，藍寶石上矽)基板、藍寶石基板、SiC基板、金剛石基板、及氮化物半導體基板。關於基板之面方位，若為六方晶系則較理想為(0001)面或(000-1)面，若為立方晶系則較理想為(111)面。藉此，可將圖4之層構造積層於c軸方向上。
於基板100上形成N型載子供給區域101。N型載子供給區域 101包含具有N型導電性之氮化物半導體。N型載子供給區域101較理想為由N型之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。為了成為N型，較理想為摻雜施體雜質，更理想為摻雜Si。Si之摻雜濃度較佳為5×1016cm-3以上，更佳為3×1017cm-3以上。然而，氮化物半導體根據成長條件，即便為非摻雜亦可獲得N型，故亦可以非摻雜製作N型載子供給區域101。N型載子供給區域101之膜厚較理想為10nm以上，更理想為100nm以上。
於N型載子供給區域101上形成P型障壁區域102。P型障壁區域102包含具有P型導電性之氮化物半導體。P型障壁區域102較理想為由P型之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。為了成為P型，較理想為摻雜受體雜質，更理想為摻雜Mg。Mg之摻雜濃度較佳為1×1016cm-3以上，更佳為3×1016cm-3以上。藉由提高Mg濃度，室溫附近下之電洞之活化率會降低。藉此，於裝置內部產生崩潰之位置上，因發熱而使電洞之活化率上升，從而自動地抑制沖穿所引起之崩潰。藉此，可於裝置整體產生均勻之崩潰。然而，若Mg濃度過高，則因活化率之降低，沖穿之崩潰電壓隨著溫度變動而產生之變動變得過大。於最差之情形時，隨著溫度之上升，沖穿之崩潰電壓增大，以致達到雪崩崩潰電壓。因此，Mg濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。又，藉由對N型載子供給區域101使用In組成為2%~30%之InGaN，而可抑制溫度之變動。
於P型障壁區域102上形成低濃度耐壓控制區域104。低濃度耐壓控制區域104包含低濃度P型、低濃度N型、及半絕緣之氮化物半導體。低濃度耐壓控制區域104較理想為由載子濃度較低之 InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2層以上之氮化物半導體層之多層膜。例如可藉由交替重複地積層GaN層及AlGaN層、或GaN層及AlN層而成之超晶格構造，而形成低濃度耐壓控制區域104。為降低載子濃度，較理想為以非摻雜製作。然而，亦可以低濃度添加Si施體或Mg受體。又，亦可添加O或C等形成較深能階之雜質以使其高電阻化。載子濃度較佳為1×1016cm-3以下，更佳為5×1015cm-3以下。膜厚為決定耐壓之重要參數，因而必須根據耐壓進行設計，若耐壓為200V以上，則膜厚為0.5μm以上。若耐壓為600V以上，則膜厚為1.5μm以上。
於低濃度耐壓控制區域104上形成表面障壁層134。藉由於低濃度耐壓控制區域104與表面障壁層134之異質接合界面處誘發正之極化電荷，而形成二維電子氣133。藉由以帶隙較低濃度耐壓控制區域104大之氮化物半導體層形成表面障壁層134，而可獲得高密度之二維電子氣133。表面障壁層134之膜厚較理想為2nm~70nm之範圍。
於裝置之導通狀態下，作為載子之電子通過二維電子氣133自源極電極110流向汲極電極112。因此，二維電子氣133發揮N型傳導區域103之作用。又，亦可於表面障壁層134之整體或一部分摻雜Si，藉此，可增大二維電子氣133之載子密度，降低裝置之導通電阻。此時之Si之摻雜濃度較佳為5×1019cm-3以下，更佳為1×1019cm-3以下。然而，藉由異質界面處之正之極化，即便為非摻雜亦可形成二維電子氣133，故表面障壁層134亦可以非摻雜製作。又，亦可藉由包含組成不同之2層以上之氮化物半導體層之多層膜，而形成表面障壁層134。具體而言，亦可藉由InGaN/InAlGaN之2層構造而形成表面障壁層134，又，亦可藉由GaN/AlGaN之2層構造而形成表面障壁層134。
此處，所謂二維電子氣，係指由異質接合界面處之正之極化電荷誘發之二維分佈於異質接合界面附近之電子。
300K下之N型傳導區域103之薄片電子濃度(sheet electron concentration)為5×1012cm-2以上，更理想為1×1013cm-2以上。又，N型傳導區域103之薄片電子濃度較理想為多於P型障壁區域102之薄片電洞濃度。藉此，可穩定地產生沖穿崩潰。此處，所謂薄片電子濃度(單位為cm-2)，係設為於相對於基板表面垂直之方向上，將N型傳導區域103之電子濃度(單位為cm-3)積分所得之值。
穿通電極115相對於N型載子供給區域101進行與電子交換相關之歐姆接觸。作為穿通電極115之材料，可列舉Ti系合金。
汲極電極112相對於N型傳導區域103進行與電子交換相關之歐姆接觸。作為汲極電極112之材料，可列舉Ti系合金。
源極電極110相對於N型傳導區域103進行與電子交換相關之歐姆接觸。作為源極電極110之材料，可列舉Ti系合金。
如圖4中所描述般，穿通電極115與源極電極110電性短路。
閘極電極111形成於閘極絕緣膜124上，該閘極絕緣膜124形成於表面障壁層134上。藉此，形成MIS構造之閘極。作為閘極電極111之材料，可使用各種材料，例如可列舉Ni系合金及Pt系合金。閘極絕緣膜124之材料並未特別限定，例如可列舉SiO2、SiNx、Al2O3、AlN、及金剛石等。AlN或金剛石為半導體之同時亦可作為絕緣膜而使用。
然而，亦可將閘極電極111設為對於N型載子供給區域103形成之肖特基電極，且使之接觸於表面障壁層134而形成。
源極電極110與閘極電極111之橫向之距離為5μm以下，較理想為2μm以下。閘極電極111與汲極電極之橫向之距離較理想為相對於低濃度耐壓控制層104之膜厚較大，更理想為其1.2倍以上。
又，並無相對於P型障壁區域102進行歐姆接觸及間接之歐姆連接之電極。因此，P型障壁區域102藉由N型傳導區域103及N型載子供給區域101而與所有電極PN接面分離，從而電性浮動。藉此，可大幅降低裝置之製作成本。
圖5中表示圖4所示之氮化物半導體HFET之零偏壓時(Vds=0V)位於汲極電極112下方之半導體區域中，與基板表面垂直之方向上之帶構造之分佈的概略圖。N型傳導區域103與P型障壁區域102之間之空乏層寬度較理想為大於P型障壁區域102與N型載子供給區域101之間之空乏層寬度，具體而言為其2倍以上，更佳為5倍以上。
以下，對圖4所示之氮化物半導體HFET之動作進行說明。圖6中表示該氮化物半導體HFET之I-V特性之概略圖。首先，於對圖4之閘極電極111與源極電極110之間施加有閾值電壓以上之電壓的導通狀態下，自源極電極110朝向汲極電極112經由N型傳導區域103搬運電子。因電子具有負電荷，故作為導通電流係自汲極電極112朝向源極電極110流動。
其次，於對圖4之閘極電極111與源極電極110之間施加有閾值電壓以下之電壓的斷開狀態下，閘極電極111下方之二維電子氣133空乏化。於該狀態下，若對汲極112及源極110之間施加正電壓Vds，則首先，如圖6中所描述般有微小之漏電流流動。漏電流之值為導通狀態下之汲極電流之最大值之1千分之1以下，更理想為1萬分之1以下。
若進一步增加Vds，則於P型障壁層102之一部分、特別是位於汲極電極112之垂直下方之部位，產生電洞之空乏化。於Vds達到沖穿之崩潰電壓(以下，記作Vpt)時，N型傳導區域103與N型載子供給區域101以空乏層相連，成為沖穿之崩潰狀態。藉此，電子自穿通 電極115注入，經由N型載子供給區域101通過P型障壁區域102之電洞空乏化之部位，到達汲極電極112。該沖穿之崩潰電流之路徑120與具有負電荷之電子之流向為反向。藉由產生沖穿，而如圖6中所描述般於Vpt以上之Vds下，雖為斷開狀態，但仍有汲極電流流動。
圖7中表示沖穿崩潰時位於汲極電極112之下側之半導體區域中，與基板表面垂直之方向上之帶構造之分佈的概略圖。如圖7中所描述般，位於汲極電極112之下側之P型障壁區域102空乏化，崩潰電流朝向c軸方向且沿著崩潰電流之路徑120之方向流動。
於該沖穿崩潰狀態下，自汲極電極112向穿通電極115流動有電流，於汲極電極112與源極電極110、及汲極電極112與閘極電極111之間幾乎無電流流動。具體而言，相對於自汲極電極112向穿通電極115流動電流之電流，於汲極電極112與源極電極110、及汲極電極112與閘極電極111之間流動之電流分別為1千分之1以下，更佳為分別為1萬分之1以下。
又，本發明之半導體裝置設計為Vpt低於雪崩崩潰電壓(以下，記作Vava)，因而不會產生雪崩崩潰。藉此，可防止雪崩崩潰所引起之破壞。又，本發明之半導體裝置之裝置耐壓(以下，記作BV)係由Vpt決定。
此處，所謂半導體裝置之BV，係指無法維持斷開狀態而電流開始流動之電壓，於FET中係汲極電流開始流動之汲極與源極間之電壓Vds。
又，圖6中雖未作描述，但若於導通狀態下，亦施加相當於Vpt之過電壓，則亦與斷開狀態同樣地，自汲極電極112向穿通電極115流動沖穿崩潰之電流。藉此，於導通狀態下亦可防止雪崩崩潰。
藉由利用器件模擬之虛擬實驗，而驗證圖4之氮化物半導體 HFET之相對於P型載子供給區域102之薄片電洞濃度的300K下之BV值。圖8中表示模擬結果。於薄片電洞濃度為1.7×1013cm-2以下時，由沖穿引起崩潰，於其以上時，產生雪崩崩潰。因此，本發明中之利用氮化物半導體之半導體裝置之薄片電洞濃度為1.7×1013cm-2以下。此處，所謂薄片電洞濃度(單位為cm-2)，係設為於位於汲極電極112之下側之P型障壁區域102中，在相對於基板表面垂直之方向上將電洞濃度(單位為cm-3)積分所得之值。再者，電洞濃度可藉由電容-電壓測定(CV測定)、Hall效應測定而測定。又，電洞濃度可藉由如下方式估計：藉由利用穿透式電子顯微鏡之觀察、利用能量分散型X射線分光法之分析、利用X射線繞射之測定、及二次離子質量分析等各種評估法，而特定半導體裝置之構造，以該結果為基礎進行器件模擬。
若崩潰電流於裝置內部局部地集中，則自集中部位引起裝置破壞。因此，為了不破壞裝置且使儘可能多之崩潰電流流動，較理想為崩潰電流於裝置整體均勻地流動。
以下，對本發明之於半導體裝置內部獲得均勻之崩潰電流之原理進行說明。於裝置內部，存在因構造之偏差而產生之Vpt之偏差。沖穿崩潰會於裝置內部自Vpt最小之部位開始。然而，關於本發明之寬帶隙半導體裝置之沖穿崩潰，藉由以下所說明之效果，而於崩潰產生之部位進行崩潰電流之抑制，故獲得自動地使崩潰電流之分佈均勻化之效果。
首先，作為第一個效果，可列舉：於該沖穿所引起之崩潰中，不伴隨如雪崩崩潰之電子及電洞之產生。因此，無需進行電洞之排出。藉此，與雪崩崩潰相比，可使崩潰電流均勻地流動。
又，作為第二個效果，可列舉：因溫度上升而遷移率降低，藉此抑制崩潰狀態。關於沖穿所引起之崩潰，因即便於崩潰狀態下亦保 持單極動作，故與單極裝置之導通狀態同樣地，因由發熱引起溫度上升而載子遷移率降低，藉此崩潰電流之集中得到抑制，有崩潰電流之分佈自動地均勻化之效果。
作為第三個效果，關於沖穿所引起之崩潰，藉由因崩潰而流動之電子之負電荷，抑制崩潰狀態。若以圖4進行說明，則藉由流動具有與P型障壁區域102中之經離子化之受體之負電荷為相同極性的電子，而於空乏層中存在電子，成為實效上與增加了P型障壁區域102之受體濃度之情況相同之狀態，從而崩潰電流之集中得到抑制，有崩潰電流之分佈自動地均勻化之效果。
作為第四個效果，藉由電流於崩潰之部位流動，而引起該部位之溫度上升，該溫度上升會提高受體之活化率，而抑制崩潰電流。若以圖4進行說明，則P型障壁區域102中之電洞之活化率上升，成為實效上與增加了P型障壁區域102之受體濃度之情況相同之狀態，該狀態會使崩潰之位置之Vpt增加。藉此，崩潰電流之集中得到抑制，有崩潰電流之分佈自動地均勻化之效果。
藉由以上4個協同效果，本發明之寬帶隙半導體裝置與先前之產生雪崩崩潰之裝置相比，於裝置整體獲得均勻之崩潰。
又，本發明中之崩潰電流自汲極電極112朝向基板方向(c軸方向)沿著崩潰電流之路徑120流動。藉此，獲得以下2個優點。
作為第一個優點，因崩潰電流朝向裝置之內部方向流動，故可防止於表面附近之元件之破壞。藉此，裝置之可靠性提高。作為第二個優點，因c軸方向之介電常數比a軸方向大，故可改善沖穿崩潰電壓、雪崩崩潰電壓、及特性導通電阻之取捨，從而以較小之晶片面積同時實現較高之元件耐壓與較低導通電阻。
又，圖4所示之本發明之氮化物半導體裝置之構造可依照本發明之主旨進行變化。以下，舉出具體之變化例。
圖4中雖未作描述，但亦可於基板100上與N型載子供給區域101之間，在不脫離本發明之主旨之範圍內，***各種半導體、絕緣體、及金屬。尤其，亦可包含用以提高氮化物半導體之結晶性之初期成長層。具體而言，可列舉通常使用之低溫GaN緩衝層、低溫AlGaN緩衝層、低溫AlN緩衝層、用於橫向成長之各種絕緣體等。
又，圖4中雖未作描述，但較理想為由絕緣保護膜覆蓋裝置之表面。作為絕緣膜，例如可列舉SiO2、SiNx、Al2O3、AlN及金剛石等。
又，圖4中雖未作描述，但亦可於表面障壁層134與低濃度耐壓控制區域104之間，***間隔層。藉由間隔層之***而改善遷移率，藉此可降低導通電阻。間隔層為氮化物半導體，其帶隙能大於表面障壁層134。較佳為設為厚度3nm以下之AlN層。
又，圖4中雖未作描述，但亦可於表面障壁層134與低濃度耐壓控制區域104之間，***用以促進載子之封閉之井層。藉此，可減少斷開狀態下之漏電流。井層為氮化物半導體，其帶隙能小於低濃度耐壓控制區域104。較佳為厚度500nm以下之InGaN層。更佳為厚度50nm以下之InGaN層。
又，可實現圖9所示之變化例。於P型障壁區域102與N型載子供給區域101之間追加低濃度耐壓控制區域104b。藉由追加低濃度耐壓控制區域104b，而使反向之電壓(負Vds)之耐壓提高。低濃度耐壓控制區域104b包含低濃度P型、低濃度N型、及半絕緣之氮化物半導體。較佳為AlGaN、InGaN、或GaN。然而，亦可設為包含組成不同之2層以上之氮化物半導體層之多層膜。為降低載子濃度，較理想為以非摻雜製作。然而，亦可以低濃度添加Si施體或Mg受體。又，亦可添加O或C等形成較深能階之雜質以使其高電阻化。載子濃度較佳為1×1016cm-3以下，更佳為5×1015cm-3以下。關於低 濃度耐壓控制區域104b之膜厚，較理想為薄於低濃度耐壓控制區域104a，較佳為低濃度耐壓控制區域104a之膜厚之2分之1以下，更佳為5分之1以下。
又，可實現圖10所示之變化例。亦可於N型載子供給區域101與N型傳導區域103之間，加入2個以上之P型障壁區域102(圖10中為102a、102b)及低濃度耐壓控制區域104(圖10中為104a、104b)。藉此，可抑制崩潰電壓相對於溫度變動而產生之變動。
又，可實現圖11所示之變化例。亦可於複數個P型障壁區域102(102a、102b)之間，***N型中間層125。於該情形時，各P型障壁區域之薄片電洞濃度係設為1.7×1013cm-2以下。藉此，可提高Vpt。
又，可實現圖12所示之變化例。藉此，半導體裝置之製造製程之良率提高，且可降低製造成本。
又，可實現圖13所示之變化例。穿通電極115亦可與P型障壁區域102接觸。藉此，可降低製造成本。
又，可實現圖14所示之變化例。藉由對基板使用N型氮化物半導體基板139，而可自裝置之背面形成穿通電極115。N型氮化物半導體基板139較理想為GaN、或AlN。藉此，可使體積較大之基板吸收產生衝擊電壓之能量，從而崩潰之耐量提高。又，作為圖14之變化例，亦可將N型氮化物半導體基板139替換為氮化物半導體以外之N型半導體基板。具體而言，可使用N型Si基板及N型SiC基板。然而，藉由使用氮化物半導體以外之基板，於N型載子供給區域101與N型半導體基板之界面處傳導帶會產生帶偏移(band offset)，故為使充分之崩潰電流流動，較理想為N型半導體基板為高濃度之N型。具體而言，較理想為使用電子濃度為5×1018cm-3以上之N型Si基板、或電子濃度為1×1018cm-3以上之N型SiC基板。
又，可實現圖15所示之變化例。穿通電極115亦可不對所有單位晶胞(unit cell)分別形成，而對於複數個單位晶胞形成1個穿通電極115。藉此，可縮小裝置面積，從而削減製造成本。再者，符號110a、110b表示源極電極，符號111a、111b表示閘極電極，符號124a、124b表示閘極絕緣膜。
又，如圖16中所描述般，穿通電極115與源極電極110亦可一體化而形成。藉此，可於裝置整體產生均勻之崩潰。又，可縮小裝置面積。
又，如圖17中所描述般，亦可形成穿通電極絕緣膜152。藉此，穿通電極115與P型障壁區域102及低濃度耐壓控制區域104電性絕緣，而可減少於崩潰電壓以下在汲極電極112中流動之漏電流。
又，如圖18中所描述般，穿通電極115與源極電極110亦可不短路，而經由穿通控制電源150電性連接。藉此，可藉由穿通控制電源150而控制穿通電壓。
又，如圖19中所描述般，穿通電極115與源極電極110亦可不短路，而經由電阻器154電性連接。藉此，可使崩潰電流於裝置整體均勻地流動，故可提高崩潰之耐量。作為電阻器154，有使用金屬體、半導體之漂移電阻之電阻器、及使用金屬與半導體之接觸電阻之電阻器，其可由半導體元件及單晶片形成。又，電阻器154亦可設置於半導體裝置之外部。
又，如圖20中所描述般，穿通電極115與源極電極110亦可不短路，而經由二極體156電性連接。藉此，於反向電壓(負Vds)下，二極體156成為反向偏壓狀態，從而可提高反向電壓下之雪崩崩潰電壓，防止元件之破壞。作為二極體156，如<第五實施形態>中所詳述般，可由在同一基板上製作之二極體及單晶片形成。又，二極體156亦可設置於半導體裝置之外部。
又，如圖21中所描述般，亦可設置歐姆接觸於P型障壁層102之穿通輔助電極116。藉此，可降低切換時之裝置之導通電阻。此時，於上述沖穿崩潰狀態下，電流自汲極電極112朝向穿通電極115流動，於汲極電極112與穿通輔助電極116之間幾乎無電流流動。具體而言，相對於自汲極電極112朝向穿通電極115流動電流之電流，於汲極電極112及穿通輔助電極116中流動之電流為1千分之1以下，更佳為1萬分之1以下。藉此，即便設置穿通輔助電極116，亦可保持崩潰狀態下之單極動作，獲得均勻之崩潰電流之分佈。穿通輔助電極116如圖21中所描述般，較理想為與穿通電極115電性短路。
又，如圖22中所描述般，穿通輔助電極116亦可藉由與穿通電極115一體地形成，而彼此短路。藉此，縮小裝置面積，可降低製造成本。
又，如圖23中所描述般，穿通輔助電極116亦可與閘極電極111電性短路。藉此，可減少斷開狀態下之漏電流。又，圖23中雖未作描述，但藉由經由電阻器將穿通輔助電極116與閘極電極111連接，而可提高崩潰電流於裝置內部之均勻性。
又，可實現圖24所示之變化例。穿通電極115亦可經由N型接觸區域108而與N型載子供給區域101間接地連接。又，穿通輔助電極116亦可經由P型接觸區域109而間接地與P型障壁區域102間接連接。又，源極電極110亦可經由N型接觸區域105而與N型傳導區域103間接連接。又，汲極電極112亦可經由N型接觸區域107而與N型傳導區域103間接連接。藉此，可降低接觸之電阻，高速地進行切換動作。
又，如圖25中所描述般，穿通電極115、穿通輔助電極116、及源極電極110亦可一體化而形成。藉此，可縮小裝置面積，從而抑制 製造成本。
又，可實現圖26所示之變化例。藉由與低濃度耐壓控制區域104組成不同之極化層138，而使低濃度耐壓控制區域104與極化層138之異質接合界面產生負之極化，且利用由此誘發之二維電洞氣132，形成P型障壁區域102。藉此，可形成僅藉由摻雜Mg而無法實現之具有高濃度之電洞之P型障壁區域102。藉由極化而產生之電洞濃度不依存於溫度。因此，藉由採用極化，而可大幅減少沖穿之崩潰電壓相對於溫度變動而產生之變動。又，藉由於低濃度耐壓控制區域104與極化層138之異質接合界面附近進一步進行Mg摻雜，而可進一步提高電洞濃度。與僅採用Mg摻雜而形成P型障壁區域102之情形相比，因可降低Mg摻雜濃度，故可大幅減少沖穿之崩潰電壓相對於溫度變動而產生之變動。此時，Mg濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。該變化例中之崩潰電流之路徑120之特徵在於：通過具有負之極化電荷之異質接合界面而流動。
此處，所謂二維電洞氣，係指由異質接合界面處之負之極化電荷誘發之二維分佈於異質接合界面之電洞。
圖27中表示於圖26中之位於汲極電極112之下側之半導體區域中，與基板表面垂直之方向上之帶構造之分佈的概略圖。極化層138較理想為使用帶隙能較低濃度耐壓控制區域104大之氮化物半導體。藉此，可產生高濃度之二維電洞氣132。具體而言，極化層138較理想為由帶隙能相對於低濃度耐壓控制層104而較大之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。
圖28中表示圖26中之帶構造之變化例之概略圖。藉由於極化層138與低濃度耐壓控制區域104之間使組成連續地變化，而可降低極化層138與耐壓控制區域104之異質接面處之帶不連續性。藉此， 可於裝置整體流動均勻之沖穿之崩潰電流，故可提高崩潰之耐量。
又，可實現圖29所示之變化例。藉由與極化層138組成不同之低濃度區域140，而使極化層138與低濃度區域140之異質接合界面產生正之極化，且利用由極化誘發之二維電子氣131，形成N型載子供給區域101。藉此，可形成僅藉由Si摻雜而無法實現之具有高濃度之電子之N型載子供給區域101。又，藉由於極化層138與低濃度區域140之異質接合界面附近進一步進行Si摻雜，而可進一步提高電子濃度。藉此，因可降低Si摻雜濃度，故可大幅減少沖穿之崩潰電壓相對於溫度變動而產生之變動。此時，Si濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。又，藉由極化而產生之電子之遷移率較高。因此，藉由採用極化，而可相對於衝擊電壓瞬時地流動崩潰電流，故可增大裝置之崩潰之耐量。又，極化層138較理想為由InAlGaN、AlGaN、或InAlN形成。尤其於使用InAlN之情形時，較理想為In組成為40%以下，更理想為In組成為13~25%之範圍。
圖30中表示於圖29中之位於汲極電極112之下側之半導體區域中，與基板表面垂直之方向上之帶構造之分佈的概略圖。低濃度區域140較理想為使用帶隙能較極化層138小之氮化物半導體。藉此，可產生高濃度之二維電子氣131。具體而言，低濃度區域140較理想為由帶隙能相對於極化層138而較小之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。
圖31中表示圖29中之帶構造之變化例之概略圖。藉由於極化層138與低濃度區域140之間使組成連續地變化，而可降低極化層138與低濃度區域140之異質接面處之帶不連續性。藉此，可於裝置整體流動均勻之沖穿之崩潰電流，故可提高崩潰之耐量。
又，可實現圖32所示之變化例。於低濃度區域140之下側設置 N型基底層126，且對於該N型基底層126，形成穿通電極115。藉此，可降低裝置之製作成本。圖33中表示於圖32中之位於汲極電極112之下側之半導體區域中，與基板表面垂直之方向上之帶構造之分佈的概略圖。
又，如圖34中所描述般，藉由於閘極電極111與表面障壁層134之間設置P型閘極區域123，而可防止常斷開型之HFET中之雪崩崩潰，從而提高崩潰之耐量。再者，符號133a、133b表示二維電子氣。
又，如圖35中所描述般，藉由設為溝槽閘極構造，而可防止常斷開型之HFET中之雪崩崩潰，從而提高崩潰之耐量。
又，如圖36中所描述般，將本發明之常導通型之具有沖穿崩潰功能之電晶體153與常斷開型之Si-MISFET151級聯連接，可等效地實現常斷開型之電晶體。於崩潰狀態下，Si-MISFET151會產生雪崩崩潰。具有沖穿崩潰功能之電晶體153之部分成為沖穿所引起之崩潰動作，而不會產生雪崩崩潰。相對於常斷開型之Si-MISFET151，具有沖穿崩潰功能之電晶體153之元件耐壓較大。具體而言，相對於Si-MISFET151，具有沖穿崩潰功能之電晶體153之元件耐壓為3倍以上，更理想為6倍以上。藉此，崩潰時由會產生雪崩崩潰之Si-MISFET151消耗之能量變小。於崩潰時所消耗之能量較大之具有沖穿崩潰功能之電晶體153中，沖穿崩潰之崩潰之耐量較大，故作為圖36之裝置整體，可具有較大之崩潰之耐量。又，Si-MISFET之閘極絕緣膜之可靠性與寬帶隙半導體之閘極構造之可靠性相比格外地高，因而藉由設為圖36之構成，作為裝置整體可獲得較大之可靠性。
又，於圖36中，穿通電極115與源極電極110及Si-MISFET151之汲極電極電性短路，但可變化為如下形式：使穿通電極115與源極電極110及Si-MISFET151之汲極電極電性分離，且與Si-MISFET151 之源極電極電性短路。藉由該變化，崩潰狀態下之電壓之穩定性提高。又，圖36中之Si-MISFET151亦可由Si之各種場效型電晶體、及NPN雙極電晶體等替換。
所謂級聯連接，係指將第一電晶體之汲極電極與第二電晶體之源極電極短路，且將第二電晶體之閘極電極與第一電晶體之源極電極電性連接的電路。第二電晶體之閘極電極與第一電晶體之源極電極的電性連接較理想為短路。然而，亦可經由電阻器、電壓源、電感器、及電容器而連接，藉此，可穩定地控制崩潰時施加於第一電晶體之電壓，故可提高裝置之可靠性。
又，於第一實施形態中，示出N通道型之HFET，但藉由將N型與P型、施體與受體、正之極化與負之極化、及電子與電洞交換，而亦可於P通道型之HFET中使用本發明。
又，於第一實施形態中，對利用氮化物半導體之HFET進行了說明，但於利用SiC、氧化物半導體、及金剛石等其他寬帶隙半導體之HFET中，亦可使用本發明。
其中，崩潰電流流動之路徑較理想為由1種寬帶隙半導體製作。若使用2種以上之寬帶隙半導體，則於其接合界面處，電子及電洞之流動受到阻礙，難以於裝置整體產生均勻之沖穿崩潰。具體而言，於圖4中，位於崩潰電流之路徑120上之表面障壁層134、低濃度耐壓控制區域104、P型障壁區域102、及N型載子供給區域101較理想為由同種之寬帶隙半導體形成。
其中，將成為構成寬帶隙半導體之結晶之主成分的週期表之第2週期之元素相同者稱為相同種類之寬帶隙半導體。
進而，為產生均勻之沖穿崩潰，較理想為於崩潰電流之路徑120中，異質接合界面處之帶偏移較小。具體而言，於如圖4之N通道型裝置中，較理想為傳導帶之偏移為0.5eV以下，更佳為0.1eV以 下。於P通道型裝置之情形時，較理想為價電子帶之偏移為0.5eV以下，更佳為0.1eV以下。
又，可將以上之第一實施形態之氮化物半導體裝置之變化例加以組合而使用。又，可依照本發明之主旨適時變形。
[實施例2] <第二實施形態>
對第二實施形態之利用SiC之MISFET進行說明。圖37中表示本發明之利用SiC之MISFET之構造圖。除基板200以外，為形成MISFET之半導體材料之SiC。SiC之多型較理想為3C、6H、及4H。關於基板200，亦可使用SiC以外之材料。
又，尤其作為多型，較理想為六方晶系之6H及4H，進而理想為層構造積層於六方晶之結晶構造中之c軸方向上。所謂c軸方向，係指[0001]或[000-1]方向。c軸方向之介電常數比a軸方向大，故可改善沖穿崩潰電壓、雪崩崩潰電壓、及特性導通電阻之取捨，從而以較小之晶片面積同時實現較高之元件耐壓與較低導通電阻。
關於基板200之材料，較理想為可進行高品質之SiC之結晶成長。尤其理想為與形成於其上之成長層相同之多型，且使用c面之SiC基板。此外，亦可列舉Si基板、SOI(Silicon-on-Insulator)基板、SOS(Silicon-on-Sapphire)基板、藍寶石基板、SiC基板、金剛石基板、及氮化物半導體基板。關於基板之面方位，若為六方晶系則較理想為(0001)面或(000-1)面，若為立方晶系則較理想為(111)面。藉此，可將圖37之層構造積層於c軸方向上。
於基板200上形成N型載子供給區域201。N型載子供給區域201包含具有N型導電性之SiC。為了成為N型，較理想為摻雜施體雜質，更理想為摻雜N(氮)。N之摻雜濃度較佳為5×1016cm-3以上，更佳為3×1017cm-3以上。然而，SiC根據成長條件，即便為非摻雜亦 可獲得N型，故亦可以非摻雜製作N型載子供給區域201。
於N型載子供給區域201上形成P型障壁區域202。為了成為P型，較理想為摻雜受體雜質，更理想為摻雜Al。Al之摻雜濃度較佳為1×1016cm-3以上，更佳為3×1016cm-3以上。藉由提高Al濃度，室溫附近下之電洞之活化率會降低。藉此，於裝置內部產生崩潰之位置上，因發熱而使電洞之活化率上升，從而自動地抑制沖穿所引起之崩潰。藉此，可於裝置整體產生均勻之崩潰。然而，若Al濃度過高，則因活化率之降低，沖穿之崩潰電壓隨著溫度變動而產生之變動變得過大。於最差之情形時，隨著溫度之上升，沖穿之崩潰電壓增大，以致達到雪崩崩潰電壓。因此，Al濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。
於P型障壁區域202上形成低濃度耐壓控制區域204。低濃度耐壓控制區域204包含低濃度P型、低濃度N型、及半絕緣之SiC。為降低載子濃度，較理想為以非摻雜製作。然而，亦可以低濃度添加N施體或Al受體。又，亦可添加O或C等形成較深能階之雜質以使其高電阻化。載子濃度較佳為1×1016cm-3以下，更佳為5×1015cm-3以下。膜厚為決定耐壓之重要參數，因而必須根據耐壓進行設計，若耐壓為200V以上，則膜厚為0.7μm以上。若耐壓為600V以上，則膜厚為2.1μm以上。
於低濃度耐壓控制區域204上形成N型傳導區域203。於裝置之導通狀態下，作為載子之電子經由N型傳導區域203自源極電極210向汲極電極212流動。300K下之N型傳導區域203之薄片電子濃度為3×1012cm-2以上，更理想為6×1012cm-2以上。又，N型傳導區域203之薄片電子濃度較理想為多於P型障壁區域202之薄片電洞濃度。藉此，可穩定地產生沖穿崩潰。此處，所謂薄片電子濃度，係設為於相對於基板表面垂直之方向上，將N型傳導區域203之電子濃 度積分所得之值。
為降低源極電極210之接觸電阻，而形成N型接觸區域205及P型接觸區域206。又，為降低汲極電極212之接觸電阻，而形成N型接觸區域207。
穿通電極215相對於N型載子供給區域201進行與電子交換相關之歐姆接觸。
汲極電極212相對於N型傳導區域203進行與電子交換相關之歐姆接觸。
源極電極210相對於N型傳導區域203進行與電子交換相關之歐姆接觸。
如圖37中所描述般，穿通電極215與源極電極210電性短路。
閘極電極211形成於閘極絕緣膜224上。藉此，形成MIS(Metal-Insulator-Semiconducotor，金屬絕緣體半導體)構造之閘極。作為閘極電極211之材料，可使用各種材料，例如可列舉Ni系合金及Pt系合金。閘極絕緣膜224之材料並未特別限定，例如可列舉SiO2、SiNx、Al2O3、AlN、及金剛石等。AlN或金剛石為半導體之同時亦可作為絕緣膜而使用。
源極電極210與閘極電極211之橫向之距離為5μm以下，較理想為2μm以下。閘極電極211與汲極電極212之橫向之距離較理想為相對於低濃度耐壓控制層204之膜厚而較大，更理想為其1.2倍以上。
又，並無相對於P型障壁區域202進行歐姆接觸及間接之歐姆連接之電極。因此，P型障壁區域202藉由N型傳導區域203及N型載子供給區域201而與所有電極PN接面分離，從而電性浮動。藉此可大幅降低裝置之製作成本。
零偏壓時(Vds=0V)之N型傳導區域203與P型障壁區域202 之間之空乏層寬度較理想為大於P型障壁區域202與N型載子供給區域201之間之空乏層寬度，具體而言為其2倍以上，更佳為5倍以上。
導通狀態及斷開狀態下之SiC-MISFET之動作與<第一實施形態>之氮化物半導體HFET相同，且其I-V特性相當於圖6。
藉由利用器件模擬之虛擬實驗，而驗證圖37之SiC-MISFET之相對於P型障壁區域202之薄片電洞濃度的300K下之BV值。圖38中表示模擬結果。於薄片電洞濃度為1.3×1013cm-2以下時，由沖穿引起崩潰，於其以上時，產生雪崩崩潰。因此，本發明中之利用SiC之半導體裝置之薄片電洞濃度為1.3×1013cm-2以下。此處，所謂薄片電洞濃度(單位為cm-2)，係設為於位於汲極電極212之下側之P型障壁區域202中，在相對於基板表面垂直之方向上將電洞濃度(單位為cm-3)積分所得之值。
又，亦可將藉由不同多型之SiC異質接合界面處之負之極化而形成的二維電洞氣作為P型障壁區域202而使用。具體而言，可列舉3C-SiC/6H-SiC異質接面、及3C-SiC/4H-SiC異質接面處之極化。藉由採用極化，而可抑制沖穿崩潰電壓相對於溫度變化而產生之變動。
又，圖37所示之本發明之SiC-MISFET之構造可依照本發明之主旨進行變化。以下，舉出具體之變化例。
圖37中雖未作描述，但亦可於基板200上與N型載子供給區域201之間，在不脫離本發明之主旨之範圍內，***各種半導體、絕緣體、及金屬。例如，亦可***包含與基板200或N型載子供給區域201為相同多型之SiC之層構造。
又，圖37中雖未作描述，但較理想為由絕緣保護膜覆蓋裝置之表面。作為絕緣膜，例如可列舉SiO2、SiNx、Al2O3、AlN及金剛石等。
又，亦可如圖39所示，將P型接觸區域206與P型障壁區域202相連。藉此，可使源極電極210具有穿通輔助電極216之作用。藉此，可降低切換時之導通電阻。
又，SiC-MISFET中亦可進行與<第一實施形態>中之變化例為相同主旨之變化。又，於第二實施形態中，示出N通道型之MISFET，但藉由將N型與P型、施體與受體、正之極化與負之極化、及電子與電洞交換，而亦可於P通道型之MISFET中使用本發明。
又，於第二實施形態中，對SiC-MISFET進行了說明，但於利用氮化物半導體、氧化物半導體、及金剛石等其他寬帶隙半導體之MISFET中，亦可使用本發明。
其中，崩潰電流流動之路徑較理想為由1種寬帶隙半導體製作。若使用2種以上之寬帶隙半導體，則於其接合界面處，電子及電洞之流動受到阻礙，難以於裝置整體產生均勻之沖穿崩潰。具體而言，於圖37中，位於崩潰電流之路徑220上之N型接觸區域207、N型傳導區域203、低濃度耐壓控制區域204、P型障壁區域202、及N型載子供給區域201較理想為由同種之寬帶隙半導體形成。
進而，為產生均勻之沖穿崩潰，較理想為於崩潰電流之路徑220中，在包含異質接合界面之情形時，其帶偏移較小。具體而言，於N通道型裝置中，較理想為傳導帶之偏移為0.5eV以下，更佳為0.1eV以下。於P通道型裝置之情形時，較理想為價電子帶之偏移為0.5eV以下，更佳為0.1eV以下。
[實施例3] <第三實施形態>
對第三實施形態之利用SiC之JFET進行說明。圖40中表示本發明之利用SiC之MISFET之構造圖。除基板300以外，為形成 MISFET之半導體材料之SiC。SiC之多型較理想為3C、6H、及4H。關於基板300，亦可使用SiC以外之材料。
又，尤其作為多型，較理想為六方晶系之6H及4H，進而理想為層構造積層於六方晶之結晶構造中之c軸方向上。所謂c軸方向，係指[0001]或[000-1]方向。c軸方向之介電常數比a軸方向大，故可改善沖穿崩潰電壓、雪崩崩潰電壓、及特性導通電阻之取捨，從而以較小之晶片面積同時實現較高之元件耐壓與較低導通電阻。
關於基板300之材料，較理想為可進行高品質之SiC之結晶成長。尤其理想為與形成於其上之成長層相同之多型，且使用c面之SiC基板。此外，亦可列舉Si基板、SOI(Silicon-on-Insulator)基板、SOS(Silicon-on-Sapphire)基板、藍寶石基板、SiC基板、金剛石基板、及氮化物半導體基板。關於基板之面方位，若為六方晶系則較理想為(0001)面或(000-1)面，若為立方晶系則較理想為(111)面。藉此，可將圖40之層構造積層於c軸方向上。
於基板300上形成N型載子供給區域301。N型載子供給區域301包含具有N型導電性之SiC。為了成為N型，較理想為摻雜施體雜質，更理想為摻雜N(氮)。N之摻雜濃度較佳為5×1016cm-3以上，更佳為3×1017cm-3以上。然而，SiC根據成長條件，即便為非摻雜亦可獲得N型，故可以非摻雜製作N型載子供給區域301。
於N型載子供給區域301上形成P型障壁區域302。為了成為P型，較理想為摻雜受體雜質，更理想為摻雜Al。Al之摻雜濃度較佳為1×1016cm-3以上，更佳為3×1016cm-3以上。藉由提高Al濃度，室溫附近下之電洞之活化率會降低。藉此，於裝置內部產生崩潰之位置上，因發熱而使電洞之活化率上升，從而自動地抑制沖穿所引起之崩潰。藉此，可於裝置整體產生均勻之崩潰。然而，若Al濃度過高，則因活化率之降低，沖穿之崩潰電壓隨著溫度變動而產生之變動變得 過大。於最差之情形時，隨著溫度之上升，沖穿之崩潰電壓增大，以致達到雪崩崩潰電壓。因此，Al濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。
於P型障壁區域302上形成低濃度耐壓控制區域304。低濃度耐壓控制區域304包含低濃度P型、低濃度N型、及半絕緣之SiC。為降低載子濃度，較理想為以非摻雜製作。然而，亦可以低濃度添加N施體或Al受體。又，亦可添加O或C等形成較深能階之雜質以使其高電阻化。載子濃度較佳為1×1016cm-3以下，更佳為5×1015cm-3以下。膜厚為決定耐壓之重要參數，因而必須根據耐壓進行設計，若耐壓為200V以上，則膜厚為0.7μm以上。若耐壓為600V以上，則膜厚為2.1μm以上。
於低濃度耐壓控制區域304上形成N型傳導區域303。於裝置之導通狀態下，作為載子之電子經由N型傳導區域303自源極電極310向汲極電極312流動。300K下之N型傳導區域303之薄片電子濃度為3×1012cm-2以上，更理想為6×1012cm-2以上。又，N型傳導區域303之薄片電子濃度較理想為多於P型障壁區域302之薄片電洞濃度。藉此，可穩定地產生沖穿崩潰。此處，所謂薄片電子濃度，係設為於相對於基板表面垂直之方向上，將N型傳導區域303之電子濃度積分所得之值。
為降低源極電極310之接觸電阻，而形成N型接觸區域305。又，為降低汲極電極312之接觸電阻，而形成N型接觸區域307。
穿通電極315相對於N型載子供給區域301進行與電子交換相關之歐姆接觸。
汲極電極312相對於N型傳導區域303進行與電子交換相關之歐姆接觸。
源極電極310相對於N型傳導區域303進行與電子交換相關之 歐姆接觸。
如圖40中所描述般，穿通電極315與源極電極310電性短路。
閘極電極311形成於P型閘極區域323上。藉此，形成PN接面構造之閘極。作為P型閘極區域323之材料，較理想為使用與N型傳導區域303為相同多型之SiC。
源極電極310與閘極電極311之橫向之距離為5μm以下，較理想為2μm以下。閘極電極311與汲極電極312之橫向之距離較理想為相對於低濃度耐壓控制層304之膜厚而較大，更理想為其1.2倍以上。
又，並無相對於P型障壁區域302進行歐姆接觸及間接之歐姆連接之電極。因此，P型障壁區域302藉由N型傳導區域303及N型載子供給區域301而與所有電極PN接面分離，從而電性浮動。藉此可大幅降低裝置之製作成本。
零偏壓時(Vds=0V)之N型傳導區域303與P型障壁區域302之間之空乏層寬度較理想為大於P型障壁區域302與N型載子供給區域301之間之空乏層寬度，具體而言為其2倍以上，更佳為5倍以上。
導通狀態及斷開狀態下之SiC-JFET之動作與<第一實施形態>中之氮化物半導體HFET相同，且其I-V特性相當於圖6。
又，藉由利用器件模擬之虛擬實驗，而驗證300K下之BV值。其結果，於薄片電洞濃度為1.3×1013cm-2以下時，由沖穿引起崩潰，於其以上時，產生雪崩崩潰。因此，本發明中之利用SiC之半導體裝置之薄片電洞濃度為1.3×1013cm-2以下。此處，所謂薄片電洞濃度(單位為cm-2)，係設為於位於汲極電極312之下側之P型障壁區域302中，在相對於基板表面垂直之方向上將電洞濃度(單位為cm-3)積分所得之值。
又，亦可將藉由不同多型之SiC異質接合界面處之負之極化而形成的二維電洞氣作為P型障壁區域302而使用。具體而言，可列舉3C-SiC/6H-SiC異質接面、及3C-SiC/4H-SiC異質接面處之極化。藉由採用極化，而可抑制沖穿崩潰電壓相對於溫度變化而產生之變動。
又，圖40所示之本發明之SiC-JFET之構造可依照本發明之主旨進行變化。以下，舉出具體之變化例。
圖40中雖未作描述，但亦可於基板300上與N型載子供給區域301之間，在不脫離本發明之主旨之範圍內，***各種半導體、絕緣體、及金屬。例如，亦可***包含與基板300或N型載子供給區域301為相同多型之SiC之層構造。
又，圖40中雖未作描述，但較理想為由絕緣保護膜覆蓋裝置之表面。作為絕緣膜，例如可列舉SiO2、SiNx、Al2O3、AlN及金剛石等。
又，SiC-JFET中亦可進行與<第一實施形態>及<第二實施形態>中之變化例為相同主旨之變化。又，於第三實施形態中，示出N通道型之JFET，但藉由將N型與P型、施體與受體、正之極化與負之極化、及電子與電洞交換，而亦可於P通道型之JFET中使用本發明。
又，於第三實施形態中，對SiC-JFET進行了說明，但於利用氮化物半導體、氧化物半導體、及金剛石等其他寬帶隙半導體之JFET中，亦可使用本發明。
其中，崩潰電流流動之路徑較理想為由1種寬帶隙半導體製作。若使用2種以上之寬帶隙半導體，則於其接合界面處，電子及電洞之流動受到阻礙，難以於裝置整體產生均勻之沖穿崩潰。具體而言，於圖40中，位於崩潰電流之路徑320上之N型接觸區域307、N型傳導區域303、低濃度耐壓控制區域304、P型障壁區域302、及 N型載子供給區域301較理想為由同種之寬帶隙半導體形成。
進而，為產生均勻之沖穿崩潰，較理想為於崩潰電流之路徑320中，在包含異質接合界面之情形時，其帶偏移較小。具體而言，於N通道型裝置中，較理想為傳導帶之偏移為0.5eV以下，更佳為0.1eV以下。於P通道型裝置之情形時，較理想為價電子帶之偏移為0.5eV以下，更佳為0.1eV以下。
[實施例4] <第四實施形態>
對第四實施形態之利用氮化物半導體之SBD進行說明。圖41中表示本發明之氮化物半導體SBD之構造圖。將<第一實施形態>中之源極電極110替換為相對於N型傳導區域403具有肖特基特性之陽極電極413；將<第一實施形態>中之汲極電極112替換為相對於N型傳導區域403具有歐姆特性之陰極電極414；將<第一實施形態>中之導通狀態替換為二極體中之正向偏壓狀態，且係相對於陰極電極414之電位的陽極電極413之電位(以下，記作Vac)為正值、電流自陽極電極413朝向陰極電極414流動的狀態；且將<第一實施形態>中之斷開狀態替換為二極體中之反向偏壓狀態，且係Vac為負值、於陽極電極413與陰極電極414之間無電流流動的狀態，藉此，可將本發明應用於二極體。
具體而言，除基板400以外，為形成SBD之半導體材料之化學式由下式(4)表示之氮化物半導體。
[數4]BxAlyInzGa1-x-y-zN (4)
式中x、y及z係設為具有滿足0≦x≦1、0≦y≦1、0≦z≦1、x +y+z≦1之數值者。關於基板400，亦可使用氮化物半導體以外之材料。
又，本發明之層構造較理想為積層於六方晶之結晶構造中之c軸方向上。所謂c軸方向，係指[0001]或[000-1]方向。
關於基板400之材料，較理想為可進行高品質之氮化物半導體之結晶成長。例如，可列舉Si基板、SOI(Silicon-on-Insulator)基板、SOS(Silicon-on-Sapphire)基板、藍寶石基板、SiC基板、金剛石基板、及氮化物半導體基板。關於基板之面方位，若為六方晶系則較理想為(0001)面或(000-1)面，若為立方晶系則較理想為(111)面。藉此，可將圖41之層構造積層於c軸方向上。
於基板400上形成N型載子供給區域401。N型載子供給區域401包含具有N型導電性之氮化物半導體。N型載子供給區域401較理想為由N型之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。為了成為N型，較理想為摻雜施體雜質，更理想為摻雜Si。Si之摻雜濃度較佳為5×1016cm-3以上，更佳為3×1017cm-3以上。然而，氮化物半導體根據成長條件，即便為非摻雜亦可獲得N型，故亦可以非摻雜製作N型載子供給區域401。N型載子供給區域401之膜厚較理想為10nm以上，更理想為100nm以上。
於N型載子供給區域401上形成P型障壁區域402。P型障壁區域402包含具有P型導電性之氮化物半導體。P型障壁區域402較理想為由P型之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2種以上之氮化物半導體層之多層膜。
為了成為P型，較理想為摻雜受體雜質，更理想為摻雜Mg。Mg之摻雜濃度較佳為1×1016cm-3以上，更佳為3×1016cm-3以上。藉由提高Mg濃度，室溫附近下之電洞之活化率會降低。藉此，於裝置內 部產生崩潰之位置上，因發熱而使電洞之活化率上升，從而自動地抑制沖穿所引起之崩潰。藉此，可於裝置整體產生均勻之崩潰。然而，若Mg濃度過高，則因活化率之降低，沖穿之崩潰電壓隨著溫度變動而產生之變動變得過大。於最差之情形時，隨著溫度之上升，沖穿之崩潰電壓增大，以致達到雪崩崩潰電壓。因此，Mg濃度較理想為2×1019cm-3以下，更理想為5×1018cm-3以下。又，藉由對N型載子供給區域401使用In組成為2%~30%之InGaN，可抑制溫度之變動。
於P型障壁區域402上形成低濃度耐壓控制區域404。低濃度耐壓控制區域404包含低濃度P型、低濃度N型、及半絕緣之氮化物半導體。低濃度耐壓控制區域404較理想為由載子濃度較低之InAlGaN、AlGaN、GaN、InAlN、或InGaN形成。然而，亦可設為包含組成不同之2層以上之氮化物半導體層之多層膜。為降低載子濃度，較理想為以非摻雜製作。然而，亦可以低濃度添加Si施體或Mg受體。又，亦可添加O或C等形成較深能階之雜質以使其高電阻化。載子濃度較佳為1×1016cm-3以下，更佳為5×1015cm-3以下。膜厚為決定耐壓之重要參數，因而必須根據耐壓進行設計，若耐壓為200V以上，則膜厚為0.5μm以上。若耐壓為600V以上，則膜厚為1.5μm以上。
於低濃度耐壓控制區域404上形成表面障壁層434。藉由於低濃度耐壓控制區域404與表面障壁層434之異質接合界面處誘發正之極化電荷，而形成二維電子氣433。藉由以帶隙較低濃度耐壓控制區域404大之氮化物半導體層形成表面障壁層434，而可獲得高密度之二維電子氣433。表面障壁層434之膜厚較理想為2nm~70nm之範圍。
於裝置之導通狀態下，作為載子之電子經由二維電子氣433自 陰極電極414向陽極電極413流動。因此，二維電子氣433發揮N型傳導區域403之作用。又，亦可於表面障壁層434之整體或一部分摻雜Si，藉此可增大二維電子氣433之載子密度，降低裝置之導通電阻。此時之Si之摻雜濃度較佳為5×1019cm-3以下，更佳為1×1019cm-3以下。然而，藉由異質界面處之正之極化，即便為非摻雜亦可形成二維電子氣433，故表面障壁層434亦可以非摻雜製作。又，亦可藉由包含組成不同之2層以上之氮化物半導體層之多層膜，而形成表面障壁層434。具體而言，亦可藉由InGaN/InAlGaN之2層構造而形成表面障壁層434，又，亦可藉由GaN/AlGaN之2層構造而形成表面障壁層434。
此處，所謂二維電子氣，係指由異質接合界面處之正之極化電荷誘發之二維分佈於異質接合界面附近之電子。
300K下之N型傳導區域403之薄片電子濃度為5×1012cm-2以上，更理想為1×1013cm-2以上。又，N型傳導區域403之薄片電子濃度較理想為多於P型障壁區域402之薄片電洞濃度。藉此，可穩定地產生沖穿崩潰。此處，所謂薄片電子濃度，係設為於相對於基板表面垂直之方向上，將N型傳導區域403之電子濃度積分所得之值。
穿通電極415相對於N型載子供給區域401進行與電子交換相關之歐姆接觸。作為穿通電極415之材料，可列舉Ti系合金。
陰極電極414相對於N型傳導區域403進行與電子交換相關之歐姆接觸。作為陰極電極414之材料，可列舉Ti系合金。
陽極電極413相對於N型傳導區域403進行與電子交換相關之肖特基接觸。作為陽極電極413之材料，可列舉Ni系合金或Pt系合金。
如圖41中所描述般，穿通電極415與陽極電極413電性短路。
陽極電極413與陰極電極414之橫向之距離較理想為相對於低 濃度耐壓控制層404之膜厚而較大，更理想為其1.2倍以上。
又，並無相對於P型障壁區域402進行歐姆接觸及間接之歐姆連接之電極。因此，P型障壁區域402藉由N型傳導區域403及N型載子供給區域401而與所有電極PN接面分離，從而電性浮動。藉此，可大幅降低裝置之製作成本。
以下，對圖41所示之氮化物半導體SBD之動作進行說明。圖42中表示該氮化物半導體SBD之I-V特性之概略圖。此處，將電流自半導體流出至陰極電極之情形設為正陰極電流，將電流自陰極電極流入至半導體之情形設為負陰極電流。於圖42之構造中，Vac=0V時之帶構造相當於<第一實施形態>中之圖5。於Vac為正值，且相當於二極體之正向偏壓狀態之導通狀態下，自陰極電極414朝向陽極電極413經由N型傳導區域403搬運電子。因電子具有負電荷，故作為導通電流係自陽極電極413朝向陰極電極414流動。
其次，於Vac為負值，且相當於二極體之反向偏壓狀態之斷開狀態下，若施加負Vac，則首先，如圖42中所描述般有微小之漏電流流動。漏電流之值為導通狀態下之導通電流之1千分之1以下，更理想為1萬分之1以下。
若進一步於負方向上增加Vac，則於P型障壁區域402之一部分、特別是位於陰極電極414之垂直下方之部位，產生電洞之空乏化。於Vac達到沖穿之崩潰電壓Vpt時，N型傳導區域403與N型載子供給區域401以空乏層相連，成為沖穿所引起之崩潰狀態。藉此，電子自穿通電極415注入，經由N型載子供給區域401且通過P型障壁區域402之電洞空乏化之部位，而到達陰極電極414。該沖穿之崩潰電流之路徑420與具有負電荷之電子之流向為反向。藉由產生沖穿，而如圖42中所描述般於在負方向上較Vpt大之Vac下，雖為斷開狀態，但仍有陰極電流流動。
該沖穿崩潰時之位於陰極電極414之下側之半導體區域之帶構造相當於<第一實施形態>中之圖7。
於該沖穿崩潰狀態下，電流自陰極電極414朝向穿通電極415流動，於陰極電極414與陽極電極413之間幾乎無電流流動。具體而言，相對於自陰極電極414朝向穿通電極415流動電流之電流，於陰極電極414與陽極電極413之間流動之電流為1千分之1以下，更佳為1萬分之1以下。
又，本發明之半導體裝置設計為Vpt低於雪崩崩潰電壓Vava，因而不會產生雪崩崩潰。藉此，可防止雪崩崩潰所引起之破壞。又，本發明之半導體裝置之裝置耐壓BV係由Vpt決定。
此處，所謂半導體裝置之BV，係指無法維持斷開狀態而電流開始流動之電壓，於二極體中為陰極電流開始流動之Vac。
藉由利用器件模擬之虛擬實驗，而驗證圖41之氮化物半導體SBD之相對於P型障壁區域402之薄片電洞濃度的300K下之BV值。其結果，於薄片電洞濃度為1.7×1013cm-2以下時，由沖穿引起崩潰，於其以上時，產生雪崩崩潰。因此，本發明中之利用氮化物半導體之半導體裝置之薄片電洞濃度為1.7×1013cm-2以下。
此處，所謂薄片電洞濃度(單位為cm-2)，係設為於位於汲極電極412之下側之P型障壁區域402中，在相對於基板表面垂直之方向上將電洞濃度(單位為cm-3)積分所得之值。
又，圖41所示之本發明之氮化物半導體裝置之構造可依照本發明之主旨進行變化。以下，舉出具體之變化例。
圖41中雖未作描述，但亦可於基板400上與N型載子供給區域401之間，在不脫離本發明之主旨之範圍內***各種半導體、絕緣體、及金屬。尤其，亦可包含用以提高氮化物半導體之結晶性之初期成長層。具體而言，可列舉通常使用之低溫GaN緩衝層、低溫 AlGaN緩衝層、低溫AlN緩衝層、用於橫向成長之各種絕緣體等。
又，圖41中雖未作描述，但較理想為由絕緣保護膜覆蓋裝置之表面。作為絕緣膜，例如可列舉SiO2、SiNx、Al2O3、AlN及金剛石等。
又，圖41中雖未作描述，但亦可於表面障壁層434與低濃度耐壓控制區域404之間***間隔層。藉由間隔層之***而改善遷移率，藉此可降低導通電阻。間隔層為氮化物半導體，且帶隙能大於表面障壁層434。較佳為設為厚度3nm以下之AlN層。
又，圖41中雖未作描述，但亦可於表面障壁層434與低濃度耐壓控制區域404之間，***用以促進載子之封閉之井層。藉此，可減少斷開狀態下之漏電流。井層為氮化物半導體，且帶隙能小於低濃度耐壓控制區域404。較佳為厚度500nm以下之InGaN層。更佳為厚度50nm以下之InGaN層。
又，將<第一實施形態>中之源極電極110替換為相對於N型傳導區域403具有肖特基特性之陽極電極413；將<第一實施形態>中之汲極電極112替換為相對於N型傳導區域403具有歐姆特性之陰極電極414；將<第一實施形態>中之導通狀態替換為二極體中之正向偏壓狀態，且係Vac為正值、電流自陽極電極413朝向陰極電極414流動的狀態；且將<第一實施形態>中之斷開狀態替換為二極體中之反向偏壓狀態，且係Vac為負值、於陽極電極413與陰極電極414之間無電流流動的狀態，藉此，可進行與<第一實施形態>中之變化例為相同主旨之變化。
又，於第四實施形態中，示出於導通狀態下搬運導通電流之載子為電子之SBD，但藉由將N型與P型、施體與受體、正之極化與負之極化、及電子與電洞交換，而可於將電洞用於載子之SBD中使用本發明。又，於SBD以外之二極體中亦可使用本發明。尤其於 JBSD等單極型之二極體中可取得效果。
又，於第四實施形態中，對利用氮化物半導體之SBD進行了說明，但於利用SiC、氧化物半導體、及金剛石等其他寬帶隙半導體之SBD中，亦可使用本發明。
其中，崩潰電流流動之路徑較理想為由1種寬帶隙半導體製作。若使用2種以上之寬帶隙半導體，則於其接合界面處，電子及電洞之流動受到阻礙，難以於裝置整體產生均勻之沖穿崩潰。具體而言，於圖41中，位於崩潰電流之路徑420上之表面障壁層434、低濃度耐壓控制區域404、P型障壁區域402、及N型載子供給區域401較理想為由同種之寬帶隙半導體形成。
其中，將成為構成寬帶隙半導體之結晶之主成分的週期表之第2週期之元素相同者稱為相同種類之寬帶隙半導體。
進而，為產生均勻之沖穿崩潰，較理想為於崩潰電流之路徑420中，異質接合界面處之帶偏移較小。具體而言，如圖41之由電子搬運導通電流之裝置中，較理想為傳導帶之偏移為0.5eV以下，更佳為0.1eV以下。於由電洞搬運導通電流之裝置之情形時，較理想為價電子帶之偏移為0.5eV以下，更佳為0.1eV以下。
[實施例5] <第五實施形態>
又，藉由將本發明之複數個半導體裝置製作於同一基板上，而可以單晶片製作功率半導體裝置之積體電路。於單晶片積體電路中，半導體元件之數必然增加，故雪崩崩潰所引起之破壞之問題更為深刻。即，即便積體電路內之一個裝置因雪崩崩潰而被破壞，亦無法以單體更換被破壞之裝置，故要求積體電路整體之更換。藉此，更換之成本隨著裝置數之增加而變得巨大。本發明之半導體裝置因可防止雪崩崩潰所引起之破壞，故藉由用於單晶片積體電路，而可飛躍地提高 其可靠性。
圖43中，表示作為本發明之積體電路之一例的將利用氮化物半導體之HFET553與SBD555以單晶片加以組合而成之簡單之積體電路的構造圖。該電路中HFET553之汲極電極512與SBD555之陽極電極513短路，可用於作為DC-DC電力轉換器之一種之斬波器電路。
HFET553與SBD555以單晶片形成於同一基板500上。HFET553之N型載子供給區域501a與氮化物半導體之N型載子供給區域501b電性絕緣。再者，符號502a、502b表示P型障壁區域，503a、503b表示N型傳導區域，504a、504b表示低濃度耐壓控制區域，符號510表示源極電極，符號511表示閘極電極，符號515a、515b表示穿通電極，符號520a、520b表示崩潰電流之路徑，符號524表示閘極絕緣膜，符號533a、533b表示二維電子氣，符號534a、534b表示表面障壁層。
圖44中，表示作為本發明之積體電路之一例的將利用氮化物半導體之HFET553與SBD555以單晶片加以組合而成之簡單之積體電路的構造圖。該電路中HFET553之汲極電極512與SBD555之陰極電極514、及HFET553之源極電極510與SBD555之陽極電極513分別短路，整體作為反向導通型之電晶體而發揮功能。此處，HFET553與SBD555以單晶片形成於同一基板500上。進而，藉由於同一基板上製作複數個該反向導通型之電晶體，而可以單晶片製作電力轉換器之主電路。例如，可使用6個反向導通型之電晶體，而實現3相之反相器電路。
又，於本發明中之單晶片積體電路中，並非必須使電路內之所有半導體裝置具備利用沖穿之崩潰機構。對於不會因過電壓而產生破壞之裝置，無需具備利用沖穿之崩潰機構。藉此，可去除多餘之穿通 電極，而縮小單晶片積體電路之晶片面積。作為其一例，於圖45中表示圖44中之反向導通型之電晶體之變化例。氮化物半導體SBD555不具有穿通電極，而並聯連接之氮化物半導體電晶體553具有利用沖穿之崩潰機構，藉此可防止SBD555中之雪崩破壞，並且可相對於圖44縮小晶片面積。
[產業上之可利用性]
本發明之半導體裝置主要可用於電力轉換器(DC-DC、AC-DC、DC-AC、及AC-AC)或高頻功率放大器。
100‧‧‧基板
101‧‧‧N型載子供給區域
102‧‧‧P型障壁區域
103‧‧‧N型傳導區域
104‧‧‧低濃度耐壓控制區域
110‧‧‧源極電極
111‧‧‧閘極電極
112‧‧‧汲極電極
115‧‧‧穿通電極
120‧‧‧崩潰電流之路徑
124‧‧‧閘極絕緣膜
133‧‧‧二維電子氣
134‧‧‧表面障壁層

Claims (12)

  1. 一種半導體裝置，其特徵在於：具有產生沖穿崩潰之崩潰電流之半導體構造，其中半導體構造包括：第一半導體區域，其配置於基板上且具有第一導電型；第二半導體區域，其具有上述第一導電型；及第三半導體區域，其位於上述第一及第二半導體區域之間且具有第二導電型；該半導體裝置包含：第一電極，其相對於上述第一半導體區域具有歐姆特性；第二電極，其相對於上述第二半導體區域具有歐姆特性；及第三電極，其與上述第二電極鄰接；若於導通狀態下，對上述第二電極施加相對於上述第一及第三電極為正或負之電壓，則於上述第二及第三電極間流動上述第一導電型之載子所產生之導通電流；若於斷開狀態下，對上述第二電極施加相對於上述第一及第三電極為正或負之電壓，則於上述第二電極與上述第一電極之間流動上述第一導電型之載子所產生之崩潰電流；且於上述第二及第三電極間流動之漏電流之電流值相對於上述導通電流之電流值至多為1,000分之1以下。
  2. 如請求項1之半導體裝置，其中沖穿崩潰之崩潰電壓低於雪崩崩潰電壓。
  3. 如請求項1之半導體裝置，其為單極型電晶體或二極體。
  4. 如請求項1之半導體裝置，其中半導體構造之半導體係由寬帶隙半導體形成。
  5. 如請求項1之半導體裝置，其中崩潰電流通過具有與搬運上述崩潰電流之載子為相同極性之極化電荷之異質接合界面而流動。
  6. 如請求項1之半導體裝置，其中半導體構造之半導體具有六方晶之結晶構造，且崩潰電流於上述半導體之c軸方向上流動。
  7. 如請求項1之半導體裝置，其係藉由使位於基板與第二電極之間之第三半導體區域空乏化而引起沖穿崩潰。
  8. 如請求項1之半導體裝置，其中第一電極與第三電極電性短路。
  9. 如請求項1之半導體裝置，其中第三半導體區域電性浮動。
  10. 如請求項1之半導體裝置，其中半導體裝置為場效型電晶體，第二電極為汲極電極，第三電極為源極電極，進而，於上述第二電極與上述第三電極之間具有作為第四電極之閘極電極。
  11. 如請求項1之半導體裝置，其中半導體裝置為肖特基障壁二極體，第二電極為陰極電極，第三電極為相對於第二半導體層具有肖特基特性之陽極電極。
  12. 如請求項10之半導體裝置，其係藉由將電晶體之源極電極與會引起雪崩崩潰之另一電晶體之汲極電極短路，而進行級聯連接。
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