JP5907582B2 - 半導体装置 - Google Patents
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Description
(1)ワイドバンドギャップ半導体装置とは、バンドギャップエネルギーがSi(1.1eV)およびGaAs(1.4eV)に比べて大きな半導体のことである。具体的には、2eV以上のバンドギャップエネルギーを有する半導体のことである。
(2)また、結晶を形成する元素の構成としては、ワイドバンドギャップ半導体は、周期律表の第2周期の元素であるホウ素(B)、炭素(C)、窒素(N)、および酸素(O)を主成分とする半導体である。具体的には、結晶を構成する原子の総数に対して、第2周期の元素の割合が3分の1以上の半導体である。
(3)また、ワイドバンドギャップ半導体の物性としては、1MV/cm以上の絶縁破壊強度を有する。
炭化ケイ素(以下、SiC)の化学式としては、SiCで表され、各種のポリタイプが存在する。特に、本明細書でのSiCとは、4H−SiC、6H−SiC、および3C−SiCの3種類を指し示す。
ワイドバンドギャップ半導体の優れた物性として、とくに高い絶縁破壊強度が挙げられる。Siの絶縁破壊強度が約0.2MV/cmであるのに対して、ワイドバンドギャップ半導体であるSiC(約2MV/cm)、GaN(約3MV/cm)、およびダイヤモンド(5〜10MV/cm)の絶縁破壊強度は、10倍程度も大きい。そのため、ワイドバンドギャップ半導体をパワー半導体装置に用いることで、Siパワー半導体装置における耐圧、オン抵抗、および装置容量のトレードオフ関係を超えて、性能向上が可能となる。
以下では、図1のSiC−MISFETを例にあげ、半導体装置の降伏を説明する。
3つ目の要因として、半導体装置の表面を保護する保護絶縁膜の破壊が挙げられる。ワイドバンドギャップ半導体の絶縁破壊強度は、SiO2などの一般的に用いられる保護絶縁膜の絶縁破壊強度に匹敵する。そのため、アバランシェ降伏が発生する強い電界を印加すると、半導体内部ではなく、保護絶縁膜中で絶縁破壊が発生することがある。
前記2つ目の要因により、オン状態でのオン電流を運ぶキャリアが電子であることを特徴とするワイドバンドギャップ半導体装置において、アバランシェ降伏による破壊がとくに顕著になる。
なお、図1中の他の符号、符号200は、基板を示し、符号207は、N型コンタクト領域を示し、符号211は、ゲート電極、符号224は、ゲート絶縁膜を示す。また、本明細書中、同一の符号は、同一名の部材を示す。
また、ワイドバンドギャップ半導体におけるアバランシェ降伏の耐量を向上させた構造が、特許文献2で開示されているが、前記のようにワイドバンドギャップ半導体におけるアバランシェ降伏の本質的な問題は解決されていない。
また、バイポーラ装置に分類されるパワートランジスタであるBipolar Transistor(以下、BT、またはバイポーラトランジスタ)、Heterojunction Bipolar Transistor(以下、HBT、またはヘテロ接合型バイポーラトランジスタ)、およびInsulated Gate Bipolar Transistor(以下、IGBT、または絶縁ゲート型バイポーラトランジスタ)についても同様の問題を有している。
また、ダイオードにおいても同様の問題が見られ、ユニポーラ型のSchottky Barrier Diode(以下、SBD、またはショットキーバリアダイオード)、およびショットキーバリアダイオードの一種であるJunction Barrier Schottky Diode(以下、JBSD)、およびバイポーラ型のP−N junction Diode(以下、PND)およびP−i−N junction Diode(PiND)についても同様の問題を有している。
(1)突き抜け降伏による降伏電流を生じさせる半導体構造を有することを特徴とする半導体装置である。
(2)さらに、突き抜け降伏による降伏電圧が、アバランシェ降伏電圧より低いことを特徴とする上述の半導体装置である。
(3)さらに、ユニポーラ型のトランジスタまたはダイオードであることを特徴とする上述の半導体装置である。
(4)さらに、半導体構造の半導体がワイドバンドギャップ半導体で形成されることを特徴とする上述の半導体装置である。
(5)さらに、降伏電流を運ぶキャリアと同じ極性の分極電荷を有するヘテロ接合界面を通過して、前記降伏電流が流れることを特徴とする上述の半導体装置である。
(6)さらに、半導体構造の半導体が六方晶の結晶構造を有し、前記半導体のc軸方向に降伏電流が流れることを特徴とする上述の半導体装置である。
あることを特徴とする上述の半導体装置である。
(8)さらに、前記基板と第二電極の間に位置する、前記第三の半導体領域が空乏化されることで、突き抜け降伏が起こることを特徴とする上述の半導体装置である。
(9)さらに、前記第一の電極が、前記第三の電極と電気的に短絡していることを特徴とする上述の半導体装置である。
(10)さらに、前記第三の半導体領域が電気的に浮遊していることを特徴とする上述の半導体装置である。
(11)さらに、前記半導体装置は電界効果型トランジスタであり、前記第二の電極はドレイン電極であり、前記第三の電極はソース電極であり、さらに、前記第二の電極と前記第三の電極との間に第四の電極としてのゲート電極を有することを特徴とする上述の半導体装置である。
(12)さらに、前記半導体装置はショットキーバリアダイオードであり、前記第二の電極はカソード電極であり、前記第三の電極は前記第二の半導体層に対してショットキー特性を有するアノード電極であることを特徴とする上述の半導体装置である。
(13)さらに、前記半導体装置のトランジスタのソース電極と、アバランシェ降伏を起こす他のトランジスタのドレイン電極を短絡することにより、カスコード接続したことを特徴とする上述の半導体装置である。
また、<第五の実施の形態>で述べるように、同一基板上に本発明による半導体装置を集積化させることで、信頼性の高い集積回路を実現できる。
第一の実施の形態である窒化物半導体によるHFETについて説明する。図4に本発明による窒化物半導体HFETの構造図を示す。基板100を除き、HFETを形成する半導体材料の化学式は、次式(3)で表わされる窒化物半導体である。
また、本発明による層構造は六方晶の結晶構造におけるc軸方向に積層することが望ましい。c軸方向とは、[0001]または[000−1]方向のことである。
基板100の材料については、高品質な窒化物半導体の結晶成長が行えることが望ましい。例えば、Si基板、SOI(Silicon−on−Insulator)基板、SOS(Silicon−on−Sapphire)基板、サファイア基板、SiC基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(0001)面もしくは(000−1)面が望ましく、立方晶系では(111)面が望ましい。これによって、図4の層構造をc軸方向に積層することが可能となる。
これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Mg濃度が高すぎると、活性化率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Mg濃度は2×1019cm-3以下であることが望ましく、5×1018cm-3以下であることがより望ましい。また、N型キャリア供給領域101に、In組成が2%〜30%のInGaNを用いることで、温度の変動を抑制できる。
300Kにおける、N型伝導領域103のシート電子濃度は、5×1012cm-2以上であり、より望ましくは1×1013cm-2以上である。また、N型伝導領域103のシート電子濃度は、P型バリア領域102のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度(単位はcm-2)とは、基板表面に対して垂直の方向に、N型伝導領域103の電子濃度(単位はcm-3)を積分した値とする。
ドレイン電極112は、N型伝導領域103に対して、電子のやり取りに関するオーミック接触している。ドレイン電極112の材料としては、Ti系合金が挙げられる。
ソース電極110は、N型伝導領域103に対して、電子のやり取りに関するオーミック接触している。ソース電極110の材料としては、Ti系合金が挙げられる。
ゲート電極111は、表面バリア層134上に形成された、ゲート絶縁膜124の上に形成されている。これにより、MIS構造のゲートが形成されている。ゲート電極111の材料としては、様々な材料を用いることが出来るが、例えばNi系合金およびPt系合金が挙げられる。ゲート絶縁膜124の材料は、特に限定されないが、例えば、SiO2、SiNx、Al2O3、AlN、およびダイヤモンドなどが挙げられる。AlNやダイヤモンドは、半導体であると同時に、絶縁膜としても用いることが出来る。
ただし、ゲート電極111をN型キャリア供給領域103に対するショットキー電極とし、表面バリア層134に接触させて形成してもよい。
また、P型バリア領域102に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、P型バリア領域102は、N型伝導領域103、およびN型キャリア供給領域101により、すべての電極からPN接合分離がされており、電気的に浮いている。これより装置の作製コストを大幅に低減できる。
次に、図4のゲート電極111とソース電極110の間に閾値電圧以下の電圧が印加された、オフ状態では、ゲート電極111の下の2次元電子ガス133が空乏化する。この状態で、ドレイン112およびソース110の間に正の電圧Vdsを印加していくと、まず、図6に描くように微小なリーク電流が流れる。リーク電流の値は、オン状態におけるドレイン電流の最大値の1千分の1以下であり、より望ましくは1万分の1以下である。
この突き抜け降伏状態では、ドレイン電極112からパンチスルー電極115に向かって電流が流れており、ドレイン電極112とソース電極110、およびドレイン電極112とゲート電極111の間ではほとんど電流は流れない。具体的には、ドレイン電極112からパンチスルー電極115に向かって電流が流れる電流に対して、ドレイン電極112とソース電極110、およびドレイン電極112とゲート電極111の間で流れる電流は、それぞれ1千分の1以下であり、より好ましくはそれぞれ1万分の1以下である。
ここで、半導体装置におけるBVとは、オフ状態が維持できなくなり電流が流れ始める電圧のことであり、FETではドレイン電流が流れ始めるドレインとソース間の電圧Vdsのことである。
また、図6では描かれていないが、オン状態においても、Vptに相当する過電圧を印加すると、オフ状態と同様に、ドレイン電極112からパンチスルー電極115に、突き抜け降伏による電流が流れる。これによって、オン状態でもアバランシェ降伏を防ぐことが出来る。
装置内部で、降伏電流が局所的に集中すると、集中カ所から装置が破壊されてしまう。そのため、装置が破壊されずに、出来るだけ多くの降伏電流を流すためには、装置全体で均一に降伏電流が流れることが望ましい。
また、本発明における降伏電流は、ドレイン電極112から基板方向(c軸方向)に向かって、降伏電流の経路120にそって流れる。これによって以下の2つの利点が得られる。
図4では描かれていないが、基板100上とN型キャリア供給領域101の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。とくに、窒化物半導体の結晶性を向上させるための、初期成長層を含んでも良い。具体的には、一般的に用いられている低温GaN緩衝層、低温AlGaN緩衝層、低温AlN緩衝層、横方向成長のための各種絶縁体などが挙げられる。
また、図16に描くように、パンチスルー電極115とソース電極110は、一体化して形成しても良い。これによって、装置全体で均一な降伏を起こすことが出来る。また、装置面積を縮小できる。
また、図20に描くように、パンチスルー電極115とソース電極110は、短絡させずに、ダイオード156を介して電気的に接続しても良い。これによって、逆方向電圧(負のVds)において、ダイオード156が逆バイアス状態となり、逆方向電圧におけるアバランシェ降伏電圧を高め、素子の破壊を防ぐことが出来る。ダイオード156としては、<第五の実施の形態>で詳しく述べるように、同一基板上に作製したダイオードとワンチップで形成することが可能である。また、ダイオード156は、半導体装置の外部に設けても良い。
図27に、図26におけるドレイン電極112の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。分極層138は、低濃度耐圧制御領域104より、バンドギャップエネルギーの大きな窒化物半導体を用いることが望ましい。これによって、高濃度の2次元正孔ガス132を発生させることが出来る。具体的には、分極層138は、低濃度耐圧制御層104に対してバンドギャップエネルギーの大きな、InAlGaN、AlGaN、GaN、InAlN、またはInGaNにより形成することが望ましい。ただし、組成の異なる2種類以上の窒化物半導体層による多層膜としても良い。
また、図32に示す変形例が可能である。低濃度領域140の下側に、N型下地層126を設け、このN型下地層126に対して、パンチスルー電極115を形成する。これによって、装置の作製コストを低減することが出来る。図33に、図32におけるドレイン電極112の下側に位置する半導体領域において、基板表面から垂直方向におけるバンド構造のプロファイルの概略図を示す。
また、図36において、パンチスルー電極115は、ソース電極110、およびSi−MISFET151のドレイン電極と電気的に短絡しているが、パンチスルー電極115を、ソース電極110、およびSi−MISFET151のドレイン電極と電気的に切り離し、Si−MISFET151のソース電極と電気的に短絡した形式に変形することが可能である。この変形よって、降伏状態での電圧の安定性が向上する。また、図36におけるSi−MISFET151は、Siにおける、各種の電界効果型トランジスタ、およびNPNバイポーラトランジスタなどで置き換えることも可能である。
また、第一の実施の形態では、窒化物半導体によるHFETについて説明したが、SiC、酸化物半導体、およびダイヤモンドなどの、他のワイドバンドギャップ半導体によるHFETにおいても、本発明を用いることが出来る。
ただし、ワイドバンドギャップ半導体の結晶を構成する主成分となる周期律表の第2周期の元素が同じものを、同じ種類のワイドバンドギャップ半導体と呼ぶものとする。
また、以上の第一の実施の形態による窒化物半導体装置における変形例は、組み合わせて使うことが可能である。また、本発明の趣旨に従い、適時変形することが可能である。
第二の実施の形態であるSiCによるMISFETについて説明する。図37に本発明によるSiCによるMISFETの構造図を示す。基板200を除き、MISFETを形成する半導体材料のSiCである。SiCのポリタイプは3C、6H、および4Hであることが望ましい。基板200については、SiC以外の材料も用いることが出来る。
また、特にポリタイプとして六方晶系の6Hおよび4Hが望ましく、さらに層構造は六方晶の結晶構造におけるc軸方向に積層することが望ましい。c軸方向とは、[0001]または[000−1]方向のことである。c軸方向の誘電率は、a軸方向に比べて大きいため、突き抜け降伏電圧、アバランシェ降伏電圧、および特性オン抵抗のトレードオフを改善して、小さなチップ面積で、高い素子耐圧とオン抵抗を両立できる。
パンチスルー電極215は、N型キャリア供給領域201に対して、電子のやり取りに関するオーミック接触している。
ソース電極210は、N型伝導領域203に対して、電子のやり取りに関するオーミック接触している。
図37に描かれるように、パンチスルー電極215とソース電極210は電気的に短絡している。
また、P型バリア領域202に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、P型バリア領域202は、N型伝導領域203、およびN型キャリア供給領域201により、すべての電極からPN接合分離がされており、電気的に浮いている。これにより装置の作製コストを大幅に低減できる。
オン状態およびオフ状態におけるSiC−MISFETの動作は、<第一の実施の形態>における窒化物半導体HFETと同じであり、そのI−V特性は図6に相当する。
また、異なるポリタイプのSiCヘテロ接合界面における負の分極により形成される2次元正孔ガスを、P型バリア領域202として用いることも可能である。具体的には、3C−SiC/6H−SiCヘテロ接合、および3C−SiC/4H−SiCヘテロ接合における分極が挙げられる。分極を用いることで、温度変化に対する突き抜け降伏電圧の変動を抑制することが出来る。
図37では描かれていないが、基板200上とN型キャリア供給領域201の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。例えば、基板200またはN型キャリア供給領域201と同じポリタイプのSiCからなる層構造を挿入しても良い。
また、<第一の実施形態>における変形例と同じ趣旨の変形を、SiC−MISFETでも行うことが出来る。また、第二の実施の形態では、Nチャネル型のMISFETを示したが、N型とP型、ドナーとアクセプタ、正の分極と負の分極、および電子と正孔を入れかえることで、Pチャネル型のMISFETにおいても、本発明を用いることが出来る。
第三の実施の形態であるSiCによるJFETについて説明する。図40に本発明によるSiCによるMISFETの構造図を示す。基板300を除き、MISFETを形成する半導体材料のSiCである。SiCのポリタイプは3C、6H、および4Hであることが望ましい。基板300については、SiC以外の材料も用いることが出来る。
また、特にポリタイプとして六方晶系の6Hおよび4Hが望ましく、さらに層構造は六方晶の結晶構造におけるc軸方向に積層することが望ましい。c軸方向とは、[0001]または[000−1]方向のことである。c軸方向の誘電率は、a軸方向に比べて大きいため、突き抜け降伏電圧、アバランシェ降伏電圧、および特性オン抵抗のトレードオフを改善して、小さなチップ面積で、高い素子耐圧とオン抵抗を両立できる。
パンチスルー電極315は、N型キャリア供給領域301に対して、電子のやり取りに関するオーミック接触している。
ソース電極310は、N型伝導領域303に対して、電子のやり取りに関するオーミック接触している。
図40に描かれるように、パンチスルー電極315とソース電極310は電気的に短絡している。
また、P型バリア領域302に対して、オーミック接触および間接的なオーミック接続された電極は無い。そのため、P型バリア領域302は、N型伝導領域303、およびN型キャリア供給領域301により、すべての電極からPN接合分離がされており、電気的に浮いている。これにより装置の作製コストを大幅に低減できる。
また、300KでのBVの値を、デバイスシミュレーションによる仮想実験により検証した。その結果、シート正孔濃度が1.3×1013cm-2以下では、降伏は突き抜けによっておこり、それ以上では、アバランシェ降伏が起きた。よって、本発明でのSiCによる半導体装置における、シート正孔濃度は、1.3×1013cm-2以下である。ここで、シート正孔濃度(単位はcm-2)とは、ドレイン電極312の下側に位置するP型バリア領域302において、基板表面に対して垂直の方向に正孔濃度(単位はcm-3)を積分した値とする。
また、異なるポリタイプのSiCヘテロ接合界面における負の分極により形成される2次元正孔ガスを、P型バリア領域302として用いることも可能である。具体的には、3C−SiC/6H−SiCヘテロ接合、および3C−SiC/4H−SiCヘテロ接合における分極が挙げられる。分極を用いることで、温度変化に対する突き抜け降伏電圧の変動を抑制することが出来る。
図40では描かれていないが、基板300上とN型キャリア供給領域301の間には、本発明の主旨を逸脱しない範囲で、各種の半導体、絶縁体、および金属を挿入しても良い。例えば、基板300またはN型キャリア供給領域301と同じポリタイプのSiCからなる層構造を挿入しても良い。
ただし、降伏電流の流れる経路は、1種類のワイドバンドギャップ半導体で作製することが望ましい。2種類以上のワイドバンドギャップ半導体を用いると、その接合界面において、電子および正孔の流れが阻害され、装置全体において均一な突き抜け降伏を起こすことが困難になる。具体的に、図40では、降伏電流の経路320にあたる、N型コンタクト領域307、N型伝導領域303、低濃度耐圧制御領域304、P型バリア領域302、およびN型キャリア供給領域301は同種のワイドバンドギャップ半導体で形成することが望ましい。
第四の実施の形態である窒化物半導体によるSBDについて説明する。図41に本発明による窒化物半導体SBDの構造図を示す。<第一の実施の形態>におけるソース電極110を、N型伝導領域403に対してショットキー特性を有するアノード電極413に置き換え、かつ、<第一の実施の形態>におけるドレイン電極112を、N型伝導領域403に対してオーミック特性を有するカソード電極414に置き換え、かつ、<第一の実施の形態>におけるオン状態を、ダイオードにおける順バイアス状態であり、カソード電極414の電位に対するアノード電極413の電位(以下、Vac)が正の値でありアノード電極413からカソード電極414に向けて電流が流れる状態に置き換え、かつ、<第一の実施の形態>におけるオフ状態を、ダイオードにおける逆バイアス状態であり、Vacが負の値であり、アノード電極413とカソード電極414の間で電流が流れない状態に置き換えることで、本発明をダイオードに適用することができる。
基板400の材料については、高品質な窒化物半導体の結晶成長が行えることが望ましい。例えば、Si基板、SOI(Silicon−on−Insulator)基板、SOS(Silicon−on−Sapphire)基板、サファイア基板、SiC基板、ダイヤモンド基板、および窒化物半導体基板が挙げられる。基板の面方位は、六方晶系であれば(0001)面もしくは(000−1)面が望ましく、立方晶系では(111)面が望ましい。これによって、図41の層構造をc軸方向に積層することが可能となる。
P型にするために、アクセプタ不純物をドーピングすることが望ましく、Mgをドーピングすることがより望ましい。Mgのドーピング濃度は、好適には1×1016cm-3以上であり、より好適には3×1016cm-3以上である。Mg濃度を上げることで、室温付近での正孔の活性化率が低下する。これによって装置内部で降伏が起きた場所において、発熱により、正孔の活性化率が上昇し、自動的に突き抜けによる降伏が抑制される。これによって、装置全体で均一な降伏を起こすことが可能になる。ただし、Mg濃度が高すぎると、活性率の低下により、温度変動による突き抜けによる降伏電圧の変動が大きくなりすぎてしまう。最悪の場合、温度の上昇にともない、突き抜けによる降伏電圧が増大し、アバランシェ降伏電圧に達してしまう。そのため、Mg濃度は2×1019cm-3以下であることが望ましく、5×1018cm-3以下であることがより望ましい。また、N型キャリア供給領域401に、In組成が2%〜30%のInGaNを用いることで、温度の変動を抑制できる。
300Kにおける、N型伝導領域403のシート電子濃度は、5×1012cm-2以上であり、より望ましくは1×1013cm-2以上である。また、N型伝導領域403のシート電子濃度は、P型バリア領域402のシート正孔濃度より多いことが望ましい。これによって、突き抜け降伏を安定して起こすことができる。ここで、シート電子濃度とは、基板表面に対して垂直の方向に、N型伝導領域403の電子濃度を積分した値とする。
カソード電極414は、N型伝導領域403に対して、電子のやり取りに関するオーミック接触している。カソード電極414の材料としては、Ti系合金が挙げられる。
アノード電極413は、N型伝導領域403に対して、電子のやり取りに関するショットキー接触している。アノード電極413の材料としては、Ni系合金やPt系合金が挙げられる。
アノード電極413とカソード電極414の横方向の距離は、低濃度耐圧制御層404の膜厚に対して、大きいことが望ましく、より望ましくは1.2倍以上である。
この突き抜け降伏状態では、カソード電極414からパンチスルー電極415に向かって電流が流れており、カソード電極414とアノード電極413の間ではほとんど電流は流れない。具体的には、カソード電極414からパンチスルー電極415に向かって電流が流れる電流に対して、カソード電極414とアノード電極413の間で流れる電流は、1千分の1以下であり、より好ましくは1万分の1以下である。
ここで、半導体装置におけるBVとは、オフ状態が維持できなくなり電流が流れ始める電圧のことであり、ダイオードではカソード電流が流れ始めるVacのことである。
ここで、シート正孔濃度(単位はcm-2)とは、ドレイン電極412の下側に位置するP型バリア領域402において、基板表面に対して垂直の方向に正孔濃度(単位はcm-3)を積分した値とする。
ただし、ワイドバンドギャップ半導体の結晶を構成する主成分となる周期律表の第2周期の元素が同じものを、同じ種類のワイドバンドギャップ半導体と呼ぶものとする。
また、本発明による複数の半導体装置を、同一基板上に作製することで、パワー半導体装置の集積回路をワンチップで作製することが出来る。ワンチップ集積回路では、必然的に半導体素子の数が増えるため、アバランシェ降伏による破壊の問題がより深刻である。つまり、集積回路内の一つの装置がアバランシェ降伏により破壊されても、破壊された装置を単体で取り換えることができないため、集積回路全体の取り換えが要求される。それによって、取り換えにおけるコストが装置の数が増えるにしたがって甚大となる。本発明による半導体装置は、アバランシェ降伏による破壊を防ぐことができるため、ワンチップ集積回路にもちいることで、その信頼性を飛躍的に高めることができる。
HFET553とSBD555は、同一の基板500の上にワンチップで形成されている。HFET553のN型キャリア供給領域501aと、窒化物半導体のN型キャリア供給領域501bは電気的に絶縁されている。なお、符号502a,502bは、P型バリア領域を示し、503a,503bは、N型伝導領域を示し、504a,504bは、低濃度耐圧制御領域を示し、符号510は、ソース電極を示し、符号511は、ゲート電極を示し、符号515a,515bは、パンチスルー電極を示し、符号520a,520bは、降伏電流の経路を示し、符号524は、ゲート絶縁膜を示し、符号533a,533bは、2次元電子ガスを示し、符号534a,534bは、表面バリア層を示す。
101 N型キャリア供給領域
102,102a,102b P型バリア領域
103 N型伝導領域
104,104a,104b 低濃度耐圧制御領域
105 N型コンタクト領域
107 N型コンタクト領域
108 N型コンタクト領域
109 P型コンタクト領域
110,110a,110b ソース電極
111,111a,111b ゲート電極
112 ドレイン電極
115 パンチスルー電極
116 パンチスルー補助電極
117 基板電極
120 降伏電流の経路
123 P型ゲート領域
124,124a,124b ゲート絶縁膜
125 N型中間層
126 N型下地層
131 2次元電子ガス
132 2次元正孔ガス
133 2次元電子ガス
134 表面バリア層
135 GaN下地層
136 成長初期層
137 異種基板
138 分極層
139 N型窒化物半導体基板
140 低濃度領域
150 パンチスルー制御電源
151 Si−MISFET
152 パンチスルー電極絶縁膜
153 突き抜け降伏機能を有するトランジスタ
154 抵抗体
156 ダイオード
200 基板
201 N型キャリア供給領域
202 P型バリア領域
203 N型伝導領域
204 低濃度耐圧制御領域
205 N型コンタクト領域
206 P型コンタクト領域
207 N型コンタクト領域
210 ソース電極
211 ゲート電極
212 ドレイン電極
215 パンチスルー電極
216 パンチスルー補助電極
220 降伏電流の経路
222 P型領域
224 ゲート絶縁膜
300 基板
301 N型キャリア供給領域
302 P型バリア領域
303 N型伝導領域
304 低濃度耐圧制御領域
305 N型コンタクト領域
307 N型コンタクト領域
310 ソース電極
311 ゲート電極
312 ドレイン電極
315 パンチスルー電極
320 降伏電流の経路
323 P型ゲート領域
400 基板
401 N型キャリア供給領域
402 P型バリア領域
403 N型伝導領域
404 低濃度耐圧制御領域
413 アノード電極
414 カソード電極
415 パンチスルー電極
420 降伏電流の経路
433 2次元電子ガス
434 表面バリア層
500 基板
501a,501b N型キャリア供給領域
502a,502b P型バリア領域
503a,503b N型伝導領域
504a,504b 低濃度耐圧制御領域
510 ソース電極
511 ゲート電極
512 ドレイン電極
513 アノード電極
514 カソード電極
515a,515b パンチスルー電極
520a,520b 降伏電流の経路
524 ゲート絶縁膜
533a,533b 2次元電子ガス
534a,534b 表面バリア層
553 ワイドバンドギャップ半導体トランジスタ
555 ワイドバンドギャップ半導体ダイオード
Claims (12)
- 突き抜け降伏による降伏電流を生じさせる半導体構造を有し、
前記半導体構造が
基板上に配置された第一の導電型を有する第一の半導体領域と、
前記第一の導電型を有する第二の半導体領域と、
前記第一および第二の半導体領域の間に位置した第二の導電型を有する第三の半導体領域により構成され、
前記第一の半導体領域に対してオーミック特性を有する第一の電極と、
前記第二の半導体領域に対してオーミック特性を有する第二の電極と、
前記第二の電極に隣接する第三の電極を有し、
オン状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二および第三の電極間に、前記第二の半導体領域を通して前記第一の導電型のキャリアによるオン電流が流れ、
オフ状態において、前記第二の電極に、前記第一および第三の電極に対して正または負の電圧を印加すると、前記第二の電極と前記第一の電極の間に、前記第一の半導体領域、前記第二の半導体領域、及び前記第三の半導体領域を通して前記第一の導電型のキャリアによる降伏電流が流れ、かつ、
前記第二および第三の電極間に流れるリーク電流の電流値が、前記オン電流の電流値に対して、大きくとも1,000分の1以下であることを特徴とする半導体装置。 - 突き抜け降伏による降伏電圧がアバランシェ降伏電圧より低いことを特徴とする請求項1に記載の半導体装置。
- ユニポーラ型のトランジスタまたはダイオードであることを特徴とする請求項1乃至2のいずれか1項に記載の半導体装置。
- 半導体構造の半導体が、バンドギャップエネルギーが2eV以上であり、ホウ素、炭素、窒素、および酸素の少なくともいずれかを主成分とするワイドバンドギャップ半導体で形成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 降伏電流を運ぶキャリアと同じ極性の分極電荷を有するヘテロ接合界面を通過して、前記降伏電流が流れることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 半導体構造の半導体が六方晶の結晶構造を有し、前記半導体のc軸方向に降伏電流が流れることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 基板と第二の電極の間に位置する、第三の半導体領域が空乏化されることで、突き抜け降伏が起こることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 第一の電極が、第三の電極と電気的に短絡していることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 第三の半導体領域が電気的に浮遊していることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 半導体装置は電界効果型トランジスタであり、
第二の電極はドレイン電極であり、
第三の電極はソース電極であり、
さらに、
前記第二の電極と前記第三の電極との間に第四の電極としてのゲート電極を有することを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。 - 半導体装置はショットキーバリアダイオードであり、
第二の電極はカソード電極であり、
第三の電極は第二の半導体層に対してショットキー特性を有するアノード電極であることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。 - 請求項10に記載のトランジスタのソース電極と、アバランシェ降伏を起こす他のトランジスタのドレイン電極を短絡することにより、カスコード接続したことを特徴とする半導体装置。
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