TWI527375B - 電壓選擇電路 - Google Patents

Description

電壓選擇電路

本發明係有關於一種電晶體之基體電壓選擇電路，特別係有關於低電壓差動訊號(low-voltage differential signaling)之電晶體的基體電壓選擇電路。

隨著半導體製程技術的演進，電晶體的尺寸越縮越小，使得操作電壓也隨之減小。但是，固有的系統規格(例如，低電壓差動訊號)因為靈敏度以及其他系統的考量，並沒有隨著操作電壓的降低而調整，造成訊號之電壓高於系統之操作電壓。此現象於P型電晶體上尤其明顯，當源極或汲極端的電壓較基體端之操作電壓高一臨限電壓而造成PN接面的導通時，極有可能發生閂鎖現象(latch-up)而燒毀電晶體。

第1圖係顯示根據本發明之一實施例所示之傳統低電壓差動訊號電路之電路圖。如第1圖所示，低電壓差動訊號電路100包括閂鎖電路110、第一P型電晶體120以及第二P型電晶體130，其中閂鎖電路110具有第一反相器111以及第二反相器1112，並透過經由外部時脈訊號CK控制之N型電晶體113耦接至地，且閂鎖電路110耦接至供應電壓VDD。此外，第一P型電晶體120之汲極端耦接至低電壓差動訊號負極端DN，第二P型電晶體130之汲極端 耦接至低電壓差動訊號正極端DP，第一P型電晶體120以及第二P型電晶體130之基體端皆耦接至源極端，且第一P型電晶體120以及第二P型電晶體130皆經由外部時脈訊號CK控制分別將低電壓差動訊號負極端DN以及低電壓差動訊號正極端DP提供到分別耦接至第一P型電晶體120以及第二P型電晶體130之源極端的反相輸出端DOUTB以及輸出端DOUT。

當低電壓差動訊號電路100不動作時，假設輸出端DOUT之電壓位準為0V，則反相輸出端DOUTB之電壓位準為供應電壓VDD。而低電壓差動訊號正極端DP之訊號將透過第二P型電晶體130之寄生二極體之導通而漏電至輸出端DOUT，隨著供應電壓VDD不斷降低，該漏電顯的日益嚴重。因此，亟需一基體電壓選擇電路來解決此一問題。

有鑑於此，本發明提出一種一種電壓選擇電路，適用於一高速低電壓差動訊號電路，包括：一第一電晶體，具有一第一第一端，一第一第二端，一第一控制端以及一第一基體端；一第二電晶體，具有一第二第一端，一第二第二端，一第二控制端以及一第二基體端，其中上述第一基體端以及上述第二基體端耦接至一節點，其中上述第一第一端與上述第二第一端接收一組低電壓差動訊號，上述第一控制端與上述第二控制端接收一內部時脈訊號；一閂鎖電路，閂鎖上述第一第二端與上述第二第二端之訊號位準；一分壓電路，接收上述低電壓差動訊號，上述低電壓差動訊號經由上述分壓電路之一第一輸入端以及一第二輸入端 接收，並於上述分壓電路之一共模端取出一共模電壓；一第一二極體，包括一第一正極端以及一第一負極端，其中上述第一正極端耦接至上述共模電壓，上述第一負極端耦接至上述節點；以及一第二二極體，包括一第二正極端以及一第二負極端，其中上述第二正極端耦接至上述供應電壓，上述第二負極端耦接至上述節點。

當上述共模電壓高於上述供應電壓時，上述第一二極體將上述共模電壓提供至上述節點，上述第二二極體阻斷提供至上述供應電壓之上述共模電壓；或者當上述共模電壓低於上述供應電壓時，上述第二二極體將上述供應電壓提供至上述節點，上述第一二極體阻斷提供至上述共模電壓之上述供應電壓。

上述電壓選擇電路更包括一位準移位電路，接收上述共模電壓且耦接於上述外部時脈訊號以及上述內部時脈訊號之間，上述位準移位電路將一外部時脈訊號轉換成上述內部時脈訊號，其中上述外部時脈訊號之高邏輯位準為上述供應電壓，經上述位準移位電路轉換後之上述內部時脈訊號之高邏輯位準為上述共模電壓。

上述電壓選擇電路更包括一第三二極體，上述第三二極體具有一第三正極端以及一第三負極端，上述第三正極端耦接至上述外部時脈訊號，上述第三負極端耦接至上述內部時脈訊號，其中當上述供應電壓大於上述共模電壓時，上述外部時脈訊號經由上述第三二極體耦接至上述內部時脈電壓。

上述電壓選擇電路更包括一升壓電路，具有一輸入端以及一輸出端，上述輸入端耦接至上述外部時脈訊號，上述輸 出端耦接至上述節點。

當上述共模電壓與上述供應電壓相近時，啟動上述升壓電路利用上述外部時脈訊號使得上述節點之電壓高於上述共模電壓以及上述供應電壓。

100、200、300‧‧‧低電壓差動訊號電路

110、210、310‧‧‧閂鎖電路

111、211、311‧‧‧第一反相器

112、212、312‧‧‧第二反相器

113、213、313‧‧‧N型電晶體

120、220、320‧‧‧第一P型電晶體

130、230、330‧‧‧第二P型電晶體

240、340‧‧‧第一二極體

250、350‧‧‧第二二極體

260、360‧‧‧第一電阻

270、370‧‧‧第二電阻

280、380‧‧‧位準移位電路

390‧‧‧第三二極體

400‧‧‧升壓電路

410‧‧‧電容

420‧‧‧反相器

421‧‧‧P型電晶體

422‧‧‧N型電晶體

Buck‧‧‧基體端

CK‧‧‧外部時脈訊號

CKint‧‧‧內部時脈訊號

DN‧‧‧低電壓差動訊號負極端

DP‧‧‧低電壓差動訊號正極端

DOUT‧‧‧輸出端

DOUTB‧‧‧反相輸出端

CM‧‧‧共模端

VCM‧‧‧共模電壓

VDD‧‧‧供應電壓

REF‧‧‧參考端

第1圖係顯示根據本發明之一實施例所示之傳統低電壓差動訊號電路之電路圖。

第2圖係根據本發明之一實施例所示之低電壓差動訊號電路之方塊圖。

第3圖係顯示根據本發明之一實施例所述之低電壓差動訊號電路之方塊圖。

第4圖係顯示根據本發明之一實施例所述之升壓電路之電路圖。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特例舉一較佳實施例，並配合所附圖式，來作詳細說明如下：以下將介紹係根據本發明所述之較佳實施例。必須要說明的是，本發明提供了許多可應用之發明概念，在此所揭露之特定實施例，僅是用於說明達成與運用本發明之特定方式，而不可用以侷限本發明之範圍。

第2圖係根據本發明之一實施例所示之低電壓差動訊號電路之方塊圖。如第2圖所示，低電壓差動訊號電路200包括閂鎖電路210、N型電晶體213、第一P型電晶體220、第二P型電晶體230、第一二極體240、第二二極體250、第一電阻260、第二電阻270以及位準移位電路280。根據本發明之一實施例，閂鎖電路210具有第一反相器211以及第二反相器212，用以將輸出端DOUT以及反相輸出端DOUTB鎖定於一者為最高邏輯位準且另一者為最低邏輯位準。閂鎖電路210、第一P型電晶體220、第二P型電晶體230以及N型電晶體213之連接方式與第1圖所示相同。第一電阻260以及第二電阻270之一端分別耦接至低電壓差動訊號負極端DN以及低電壓差動訊號正極端DP，並於第一電阻260以及第二電阻270間之共模端CM取出共模電壓VCM。

第一二極體240之正極端耦接至共模端CM，第一二極體240之負極端耦接至第一P型電晶體220以及第二P型電晶體230之基體端Buck。同樣地，第二二極體250之正極端耦接至供應電壓VDD，第二二極體250之負極端耦接至第一P型電晶體220以及第二P型電晶體230之基體端Buck。因此，第一二極體240以及第二二極體250之用途為選擇共模電壓VCM以及供應電壓VDD之較高者，將較高之電壓提供至基體端Buck，並且如第1圖所示之漏電路徑不復存在。

根據本發明之另一實施例，第一二極體240以及第二二極體250可利用P型電晶體之PN接面完成，也就是P型電晶體之閘極與源極以及基體相連接，而汲極與基體間的PN接面即可作為二極體使用。根據本發明之一較佳實施例，二極體亦可利用蕭特 基二極體(schottky diode)具有較低的順向電壓(forward voltage)之特性，而得到較佳之效能。

根據本發明之一實施例，供應電壓VDD之範圍為1.05V至1.35V。根據本發明之另一實施例，共模電壓VCM之範圍為0.8V至1.6V。如第2圖所示，當供應電壓VDD為最低電壓1.05V而共模電壓VCM為1.6V時，第一二極體240導通將共模端CM之共模電壓VCM提供至基體端Buck，而低電壓差動訊號也不再透過第一P型電晶體220以及第二P型電晶體230之寄生二極體分別漏電至反相輸出端VOUTB以及輸出端VOUT。

根據本發明之一實施例，當供應電壓VDD為最低電壓1.05V而共模電壓VCM為1.6V時，若要斷路第一P型電晶體220以及第二P型電晶體230必須透過最高電壓位準為供應電壓VDD之外部時脈訊號CK將第一P型電晶體220以及第二P型電晶體230之閘極電壓拉至供應電壓VDD之位準。由於低電壓差動訊號負極端DN以及低電壓差動訊號正極端DP之共模電壓VCM為1.6V，第一P型電晶體220以及第二P型電晶體230之汲極至閘極電壓差至少皆有0.4V之壓差，造成第一P型電晶體220以及第二P型電晶體230之通道無法完全斷路。因此，根據本發明之一實施例所述之低電壓差動訊號電路200更包括位準移位電路280，用以將最高電壓位準為供應電壓VDD=1.2V之外部時脈訊號CK，轉換成最高電壓位準為共模電壓VCM=1.6V之內部時脈訊號CKint。如此一來，可使得第一P型電晶體220以及第二P型電晶體230之汲極至閘極電壓差為0V而完全斷路。

第3圖係顯示根據本發明之一實施例所述之低電壓 差動訊號電路之方塊圖。低電壓差動訊號電路300包括閂鎖電路310、N型電晶體313、第一P型電晶體320、第二P型電晶體330、第一二極體340、第二二極體350、第一電阻360、第二電阻370、位準移位電路380、第三二極體390以及升壓電路400。根據本發明之一實施例，閂鎖電路310係接收供應電壓VDD之供應，且透過N型電晶體313而耦接至接地端，其中閂鎖電路310包括第一反相器311以及第二反相器312，用以將輸出端DOUT以及反相輸出端DOUTB鎖定於一者為最高邏輯位準且另一者為最低邏輯位準。第一P型電晶體320以及第二P型電晶體330用以分別將低電壓差動訊號負極端DN以及低電壓差動訊號正極端DP提供至反相輸出端DOUTB以及輸出端DOUT，且經由外部時脈訊號CK之控制第一P型電晶體320以及第二P型電晶體330導通或斷路。

第一電阻360以及第二電阻370用以在第一電阻360以及第二電阻370之間的共模端CM，取出低電壓差動訊號負極端DN以及低電壓差動訊號正極端DP之共模電壓VCM。第一二極體340以及第二二極體350用以選擇供應電壓VDD以及共模電壓VCM之最高者，提供至第一P型電晶體320以及第二P型電晶體330之基體端Buck。位準移位電路用以將最高邏輯位準為供應電壓VDD之外部時脈訊號CK轉換至最高邏輯位準為共模電壓VCM之內部時脈訊號CKint。

根據本發明之另一實施例，供應電壓VDD為1.35V且共模電壓VCM為0.8V。此時，第二二極體350將較高的供應電壓VDD=1.35V提供至第一P型電晶體320以及第二P型電晶體330之基體端Buck。因此，外部時脈訊號CK之最高邏輯位準即為1.35V， 若是使用位準移位電路380轉換成最高邏輯位準為共模電壓VCM之內部時脈訊號CKint，將造成第一P型電晶體320以及第二P型電晶體330源極至閘極之電壓差為0.45V，使得第一P型電晶體320以及第二P型電晶體330無法完全斷路。

有鑑於此，低電壓差動訊號電路300更包括第三二極體390，位準移位電路380與第三二極體390將自動選擇供應電壓VDD以及共模電壓VCM較高者作為內部時脈訊號CKint之最高邏輯位準。亦即，當供應電壓VDD為1.35V共模電壓VCM為0.8V時，第三二極體390導通將原本外部時脈訊號CK之高邏輯位準(供應電壓VDD)提供至內部時脈訊號CKint，使得第一P型電晶體320以及第二P型電晶體330得以完全斷路。因此，低電壓差動訊號電路300可根據共模電壓VCM與供應電壓VDD之不同，而選擇最佳的操作方式。

根據本發明之一實施例，低電壓差動訊號電路300更包括一升壓電路400。當內部時脈訊號CKint為低邏輯位準時第一P型電晶體320以及第二P型電晶體330導通，為了保證第一P型電晶體320以及第二P型電晶體330正常動作，升壓電路400用以將基體端Buck之電壓值提高。

第4圖係顯示根據本發明之一實施例所述之升壓電路之電路圖。根據本發明之一實施例，如第4圖所示，升壓電路400包括一電容410以及一反相器420。反相器420包括一P型電晶體421以及一N型電晶體422，其中外部時脈訊號CK耦接至P型電晶體421以及N型電晶體422之閘極端，外部時脈訊號CK為高邏輯位準時斷路P型電晶體421導通N型電晶體422，為低邏輯位準時導通P型電 晶體421斷路N型電晶體422。

根據第3圖之實施例，外部時脈訊號CK輸出高邏輯位準時將反相器420之N型電晶體422導通，電容410之參考端REF接地，使得電容410儲存基體端Buck之電壓值。根據第3圖之實施例，此時基體端Buck之基體電壓Vbuck為供應電壓VDD減去第二二極體350之壓降VD(亦即Vbuck=VDD-VD)。

當外部時脈訊號CK輸出低邏輯位準而將反相器420之P型電晶體421導通且斷路N型電晶體422時，反相器420之P型電晶體421將供應電壓VDD提供至參考端REF，使得基體端Buck之電壓Vbuck被抬升一個供應電壓VDD之電壓差(亦即Vbuck=VDD-VD+VDD)。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

310‧‧‧閂鎖電路

311‧‧‧第一反相器

312‧‧‧第二反相器

313‧‧‧N型電晶體

320‧‧‧第一P型電晶體

330‧‧‧第二P型電晶體

300‧‧‧低電壓差動訊號電路

340‧‧‧第一二極體

350‧‧‧第二二極體

360‧‧‧第一電阻

370‧‧‧第二電阻

380‧‧‧位準移位電路

390‧‧‧第三二極體

400‧‧‧升壓電路

Buck‧‧‧基體端

CK‧‧‧外部時脈訊號

CKint‧‧‧內部時脈訊號

DN‧‧‧低電壓差動訊號負極端

DP‧‧‧低電壓差動訊號正極端

DOUT‧‧‧輸出端

DOUTB‧‧‧反相輸出端

CM‧‧‧共模端

VDD‧‧‧供應電壓

Claims (8)

1. 一種電壓選擇電路，適用於一高速低電壓差動訊號電路，包括：一第一電晶體，具有一第一第一端，一第一第二端，一第一控制端以及一第一基體端；一第二電晶體，具有一第二第一端，一第二第二端，一第二控制端以及一第二基體端，其中上述第一基體端以及上述第二基體端耦接至一節點，其中上述第一第一端與上述第二第一端接收一組低電壓差動訊號，上述第一控制端與上述第二控制端接收一內部時脈訊號；一閂鎖電路，閂鎖上述第一第二端與上述第二第二端之訊號位準；一分壓電路，接收上述低電壓差動訊號，上述低電壓差動訊號經由上述分壓電路之一第一輸入端以及一第二輸入端接收，並於上述分壓電路之一共模端取出一共模電壓；一第一二極體，包括一第一正極端以及一第一負極端，其中上述第一正極端耦接至上述共模電壓，上述第一負極端耦接至上述節點；以及一第二二極體，包括一第二正極端以及一第二負極端，其中上述第二正極端耦接至上述供應電壓，上述第二負極端耦接至上述節點。
2. 如申請專利範圍第1項所述之電壓選擇電路，其中當 上述共模電壓高於上述供應電壓時，上述第一二極體將上述共模電壓提供至上述節點，上述第二二極體阻斷提供至上述供應電壓之上述共模電壓。
3. 如申請專利範圍第2項所述之電壓選擇電路，其中當上述共模電壓低於上述供應電壓時，上述第二二極體將上述供應電壓提供至上述節點，上述第一二極體阻斷提供至上述共模電壓之上述供應電壓。
4. 如申請專利範圍第1項所述之電壓選擇電路，更包括一位準移位電路，接收上述共模電壓且耦接於上述外部時脈訊號以及上述內部時脈訊號之間，上述位準移位電路將一外部時脈訊號轉換成上述內部時脈訊號，其中上述外部時脈訊號之高邏輯位準為上述供應電壓，經上述位準移位電路轉換後之上述內部時脈訊號之高邏輯位準為上述共模電壓。
5. 如申請專利範圍第4項所述之電壓選擇電路，更包括一第三二極體，上述第三二極體具有一第三正極端以及一第三負極端，上述第三正極端耦接至上述外部時脈訊號，上述第三負極端耦接至上述內部時脈訊號。
6. 如申請專利範圍第5項所述之電壓選擇電路，其中當上述供應電壓大於上述共模電壓時，上述外部時脈訊號經由上述第三二極體耦接至上述內部時脈電壓。
7. 如申請專利範圍第5項所述之電壓選擇電路，更包括一升壓電路，具有一輸入端以及一輸出端，上述輸入端耦接 至上述外部時脈訊號，上述輸出端耦接至上述節點。
8. 如申請專利範圍第7項所述之電壓選擇電路，其中上述升壓電路利用上述外部時脈訊號使得上述節點之電壓高於上述共模電壓以及上述供應電壓。