TWI390846B - 輸出胞、輸入胞以及輸入輸出元件 - Google Patents

Description

輸出胞、輸入胞以及輸入輸出元件

本發明係有關於一種輸入輸出元件，特別是有關於一種應用於混合電壓共容(mixed－voltage tolerant)之輸入輸出元件。

隨著半導體製程的進步，積體電路(IC)的使用也日漸廣泛。為了縮小積體電路的體積並減小功率損耗，一般作法係降低積體電路內的電晶體的閘極氧化層(gate oxide)的厚度。然而，週邊電路的電壓並未降低。因此，若具有薄閘極氧化層的電晶體接收到高電壓(如5V)時，則將發生可靠度問題(reliability)。

本發明提供一種輸出胞，耦接一接腳，並包括一輸出級以及一電壓準位轉換器。輸出級具有一第一電晶體及一第二電晶體。第一電晶體與第二電晶體串聯於一第一供應電壓與一第二供應電壓之間。電壓準位轉換器根據第一供應電壓以及一資料信號，產生一第一閘極電壓予第一電晶體。當第一供應電壓上升時，則第一閘極電壓亦會上升。當資料信號為一高位準時，第一電晶體被導通。

本發明另提供一種輸入胞，耦接於一接腳與一核心電路之間，並包括一上拉元件以及一第一N型電晶體。上拉元件耦接一節點，並接收一操作電壓。第一N型電晶體之閘極耦接接腳，其源極接收一接地電壓，其汲極耦接節點。

本發明另提供一種輸入輸出元件，耦接於一核心電路與一接腳之間，並包括一輸出胞、一輸入胞以及一預先驅動器。輸出胞耦接接腳，並包括一輸出級以及一電壓準位轉換器。輸出級具有一第一電晶體及一第二電晶體。第一電晶體與第二電晶體串聯於一第一供應電壓與一第二供應電壓之間。電壓準位轉換器根據第一供應電壓以及一資料信號，產生一第一閘極電壓予第一電晶體。當第一供應電壓上升時，則第一閘極電壓亦會上升。當資料信號為一高位準時，第一電晶體被導通。輸入胞耦接於接腳與核心電路之間，並包括一上拉元件以及一第一N型電晶體。上拉元件耦接一節點，並接收一操作電壓。第一N型電晶體之閘極耦接接腳，其源極接收一接地電壓，其汲極耦接節點。預先驅動器用以關閉第一及第二電晶體。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖為本發明之輸出輸出元件之方塊圖。如圖所示，輸入輸出元件10可將核心電路20所提供的資料信號Sd傳送至接腳30，或是將來自接腳30的信號傳送至核心電路20。在本實施例中，輸入輸出元件10包括，一輸出胞11、一輸入胞12以及一預先驅動器13。預先驅動器13根據信號Sen，致能或禁能輸出胞11。

當輸出胞11被致能時，接腳30便可接收到核心電路 20所提供的資料信號Sd。此時，若資料信號Sd為低位準(如0V)時，則接腳30的位準大約等於供應電壓GNDIO。若資料信號Sd為高位準(如3.3V)時，則接腳30的位準大約等於供應電壓VDDIO。供應電壓VDDIO可為5V、3.3V或1.8V。供應電壓GNDIO約為0V。

當輸出胞11被禁能時，核心電路20便可透過輸入胞12，接收來自接腳30的信號。此時，若接腳30的位準為低位準(如0V)時，核心電路20所接收的信號位準約等於接地電壓GND。若接腳30的位準為高位準(如3.3V)時，核心電路20所接收的位準約等於操作電壓VDD。操作電壓VDD可為3.3V。接地電壓GND約為0V。

第2圖為輸出胞之一可能實施例。如圖所示，輸出胞11具有一輸出級21以及一電壓準位轉換器22。電壓準位轉換器22可根據供應電壓VDDIO的位準，產生適當的閘極電壓予輸出級21。在本實施例中，電壓準位轉換器22係產生二個閘極電壓(Vg1及Vg2)。在其它實施例中，可根據輸出級21的架構，使得電壓準位轉換器22僅產生單一閘極電壓或是兩個以上的閘極電壓。

第3A圖為本發明之輸出級之一可能實施例。如圖所示，輸出級21具有電晶體PM201及NM202。電晶體PM201之閘極接收電壓準位轉換器22所產生的閘極電壓Vg1，其源極及基極接收供應電壓VDDIO，其汲極耦接接腳30。供應電壓VDDIO的位準可能為5V、3.3V或是1.8V。由於電壓準位轉換器22根據供應電壓VDDIO的位準，產生適 當的閘極電壓Vg1，故可控制電晶體PM201的閘極與源極之間的壓差。

舉例而言，當供應電壓VDDIO的位準上升至5V時，電壓準位轉換器22增加閘極電壓Vg1的位準；當供應電壓VDDIO的位準減少至3.3V或1.8V時，電壓準位轉換器22降低閘極電壓Vg1的位準。由於閘極電壓Vg1係隨著供應電壓VDDIO而變化，故電晶體PM201的閘極與源極之間的壓差將小於一預設值。因此，藉由電壓準位轉換器22，可避免電晶體PM201的閘極氧化層受到損害，並且不需要額外加大電晶體PM201的閘極氧化層厚度。

如第3A圖所示，電晶體NM202之閘極接收閘極電壓Vg4，其源極接收供應電壓GNDIO，其汲極耦接接腳30。當電晶體PM201導通時，接腳30的電壓等於供應電壓VDDIO。當電晶體NM202導通時，接腳30的電壓等於供應電壓GNDIO，其中供應電壓GNDIO為0V。

在本實施例中，電晶體NM202所接收之閘極電壓Vg4係由預先驅動器13所產生，用以導通或不導通電晶體NM202。當核心電路20欲接收來自接腳30的信號，預先驅動器13不導通電晶體NM202。當核心電路20欲使接腳30為低位準時，預先驅動器13導通電晶體NM202。

另外，為了維持電晶體的閘極氧化層的可靠度，輸出級21可由堆疊式(stack)P型電晶體及堆疊式N型電晶體所組成。第3B圖為具有堆疊式電晶體的輸出級之一可能實施例。第3B圖相似第3A圖，不同之處在於，第3B圖所 示之輸出級21更具有電晶體PM202及NM201。電晶體PM202與NM201串聯於電晶體PM201與NM202之間。電晶體PM202的閘極接收閘極電壓Vg2，電晶體NM201的閘極接收操作電壓VDD，其中操作電壓VDD約為3.3V。

閘極電壓Vg2亦係由電壓準位轉換器22所產生，用以避免電晶體PM202的閘極與源極之間的壓差過大。在本實施例中，當供應電壓VDDIO為5V時，則閘極電壓Vg1及Vg2均大於1.65V，但此揭露並非用以限制本發明。

當核心電路20欲接收來自接腳30的信號時，預先驅動器13控制電壓準位轉換器22，用以產生閘極電壓Vg1及Vg2。因此，便可藉由閘極電壓Vg1及Vg2，不導通電晶體PM201及PM202。在本實施例中，當閘極電壓Vg1為5V，而閘極電壓Vg2大於1.65V時，便可不導通電晶體PM201及PM202。

另外，為了避免輸出級21的電晶體產生漏電流，輸出胞110更具有一閘極追蹤電路23(如第2圖所示)。請參考第3B圖，閘極追蹤電路23可由電晶體PM203構成。由於閘極追蹤電路23耦接於電晶體PM202的閘極與汲極之間，故避免電晶體PM202產生漏電流。

舉例而言，當接腳30接收到較高的電壓(如5V)時，電晶體PM203會被導通。藉由電晶體PM203，電晶體PM202的閘極與汲極電壓均為5V，故電晶體PM202不被導通，因此不會產生漏電流。當接腳30接收到較低的電壓(如3.3V、1.8V或0V)時，電晶體PM203不被導通。此時，閘 極電壓Vg2係由電壓準位轉換器22所決定。

如圖所示，電晶體PM202及PM203的基極均接收電壓VC2，因此，電晶體PM202及PM203的PN介面(junction)不被導通，故可避免漏電流發生。在本實施例中，電壓VC2係由浮動井電路24(如第2圖所示)所產生。在其它實施例中，亦可省略浮動井電路24。

第4圖為浮動井電路之一可能實施例。當接腳30的電壓為5V，並且供應電壓VDDIO為5V、3.3V或1.8V時，電壓VC2為5V。由於電壓Vg5為5V，故不導通電晶體PM213，而導通電晶體NM216。因此，電壓VC2的位準接近供應電壓VDDIO的位準。同樣地，當接腳30的電壓為1.8V，並且供應電壓VDDIO為5V或3V時，電壓VC2近似供應電壓VDDIO。此時，浮動井電路24內的電晶體均不被導通，故可避免電晶體PM202產生基底效應(body effect)。另外，當供應電壓VDDIO為1.8V時，由於電晶體PM202的基極電壓為1.8V，故可增加堆疊式P型電晶體的輸出驅動能力，進而增加傳輸的速率。

第5圖為電壓準位轉換器之一可能實施例。電壓準位轉換器22提供適當的閘極電壓Vg1及Vg2予輸出級21(如第3B圖所示)的電晶體PM201及PM202。因此，可避免電晶體PM201及PM202的閘極氧化層，發生可靠度問題。

假設，核心電路20欲傳送資料信號Sd予接腳30時，信號Sen為低位準(0V)。因此，電壓VC1係由反相器inv204的輸出信號所決定。當供應電壓VDDIO為5V時，藉由電 晶體PM210及NM214，可使得反相器inv204的輸入信號約為3.3V。此時，電壓VC1約為0V。因此，不導通電晶體NM205。由於信號Sen為0V，故導通電晶體PM205。若電晶體PM204、NM204以及PM205的尺寸均相同，則電壓Vo1約為1.67V(5V/3)。由於反相器inv203的輸出電壓Vo2約為0V，故不導通電晶體NM208及NM209。

此時，若核心電路20欲傳送至接腳30的資料信號Sd為低位準時，則電壓Vo4被設定成低位準，並且電壓Vo5被設成高位準。由於電晶體NM212不被導通，而電晶體NM213被導通，因此，電壓Vo3會透過電晶體PM209放電。

若電晶體PM209的臨界電壓(threshold voltage)約為-0.8V，則電壓Vo3約為2.47V(1.67V+0.8V)。當供應電壓VDDIO為5V時，則閘極電壓Vg1約等於供應電壓VDDIO。因此，電壓準位轉換器22所產生的閘極電壓Vg1為5V、而閘極電壓Vg2為1.67V。

請配合第3B圖，當閘極電壓Vg1、Vg2及Vg4分別為5V、1.67V及3.3V時，則接腳30為低位準。換句話說，核心電路20所提供的資料信號Sd可被傳輸至接腳30。除此之外，電壓準位轉換器22產生適當的閘極電壓Vg1及Vg2予輸出級21，可避免電晶體的閘極氧化層發生可靠度問題。

若核心電路20欲傳輸至接腳30的資料信號Sd為高位準(3.3V)時，則閘極電壓Vg1約為2.47V。此時，閘極電壓 Vg4會被設定成0V。因此，接腳30為高位準。當供應電壓VDDIO為3.3V或1.8V時，電晶體PM210不被導通。因此，電壓VC1為3.3V。然後，電壓Vo1與閘極電壓Vg2約為0V。此時，電壓Vo2為3.3V。另外，由於電晶體NM206及NM208均被導通，故閘極電壓Vg1約為0V。當閘極電壓Vg1及Vg2均為0V時，若供應電壓VDDIO為1.8V，則仍可導通輸出級21的堆疊式P型電晶體(PM201及PM202)。相反地，若資料信號Sd為低位準時，則閘極電壓Vg1約等於供應電壓VDDIO。此時，接腳30為低位準。

另外，電晶體NM203可阻隔較大的閘極電壓Vg2(如5V)。電壓準位轉換器22所接收的電壓Vo4及Vo5可由預先驅動器13所產生。

第6圖為預先驅動器之一可能實施例。在本實施例中，預先驅動器13包括，反相器inv201、inv202、及閘and201以及反或閘nor201，但此揭露並非用以限制本發明。當核心電路20欲傳送資料信號Sd予接腳30時，預先驅動器13控制電壓準位轉換器22，使得電壓準位轉換器22根據供應電壓VDDIO，產生適當的閘極電壓。若輸出級21的架構如第3A圖所示，則電壓準位轉換器22只需產生單一閘極電壓(如Vg1)。若輸出級21的架構如第3B圖所示時，則電壓準位轉換器22需產生二個閘極電壓(如Vg1及Vg2)。因此，可避免輸出級21內的電晶體的閘極氧化層發生可靠度問題。

當核心電路20欲接收來自接腳30的信號時，預先驅 動器13禁能輸出級21內的電晶體。因此，輸入胞12(如第1圖所示)便可將接腳30的信號傳送至核心電路20。

第7圖為輸入胞之一可能實施例。如圖所示，輸入胞12包括，一上拉元件121以及電晶體NM302。上拉元件121耦接節點124，並接收操作電壓VDD。當電晶體NM302未導通時，則上拉元件121設定節點124的電壓，使得節點124的電壓約等於操作電壓VDD。在本實施例中，上拉元件121係為P型的電晶體PM301。電晶體PM301之閘極接收接地電壓GND，其源極接收操作電壓VDD，其汲極耦接節點124。操作電壓VDD約為3.3V，接地電壓GND約為0V。

在一可能實施例中，電晶體NM302之閘極可直接地耦接至接腳30，其源極接收接地電壓GND，其汲極耦接節點124。當電晶體NM302導通時，節點124的電壓約等於接地電壓GND。在本實施例中，電晶體NM302之閘極透過高壓阻隔器122耦接至接腳30。高壓阻隔器122控制電晶體NM302的閘極與源極之間的壓差。如圖所示，高壓阻隔器122係為電晶體NM301。電晶體NM301之閘極接收操作電壓VDD，其源極耦接電晶體NM302之閘極，其汲極耦接接腳124。

另外，輸入胞12更包括反相器123。反相器123耦接於節點124與核心電路20之間，用以反相節點124的位準。在其它實施例中，可省略反相器123。因此，節點124的位準便可直接地被傳送至核心電路20。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧輸入輸出元件

20‧‧‧核心電路

30‧‧‧接腳

11‧‧‧輸出胞

12‧‧‧輸入胞

13‧‧‧預先驅動器

21‧‧‧輸出級

22‧‧‧電壓準位轉換器

23‧‧‧閘極追蹤電路

24‧‧‧浮動井電路

121‧‧‧上拉元件

122‧‧‧高壓阻隔器

123‧‧‧反相器

124‧‧‧節點

inv 201~inv 205‧‧‧反相器

and201、and 202‧‧‧及閘

nor201‧‧‧反或閘

PM201、PM202、PM212~PM214、PM204~PM211、PM301、NM201、NM202、NM215、NM216、NM203~NM214、NM301、NM302‧‧‧電晶體

第1圖為本發明之輸出輸出元件之方塊圖。

第2圖為輸出胞之一可能實施例。

第3A圖為本發明之輸出級之一可能實施例。

第3B圖為具有堆疊式電晶體的輸出級之一可能實施例。

第4圖為浮動井電路之一可能實施例。

第5圖為電壓準位轉換器之一可能實施例。

第6圖為預先驅動器之一可能實施例。

第7圖為輸入胞之一可能實施例。

10‧‧‧輸入輸出元件

20‧‧‧核心電路

30‧‧‧接腳

11‧‧‧輸出胞

12‧‧‧輸入胞

13‧‧‧預先驅動器

Claims (12)

1. 一種輸出胞，耦接一接腳，包括：一輸出級，具有一第一電晶體、一第二電晶體及一第三電晶體，該第一電晶體與該第二電晶體串聯於一第一供應電壓與一第二供應電壓之間，該第三電晶體串聯於該第一及第二電晶體之間，並且耦接該接腳；一電壓準位轉換器，根據該第一供應電壓以及一資料信號，產生一第一閘極電壓予該第一電晶體，並產生一第二閘極電壓予該第三電晶體，其中當該第一供應電壓上升時，則第一閘極電壓亦會上升，當該資料信號為一高位準時，該第一電晶體被導通，其中該第二閘極電壓並非固定不變；以及一閘極追縱電路，當該接腳的電壓大於一預設值時，該閘極追縱電路控制該第三電晶體的閘極電壓，使得該第三電晶體的閘極電壓等於該接腳的電壓。
2. 如申請專利範圍第1項所述之輸出胞，其中當該第一電晶體導通時，該接腳的電壓等於該第一供應電壓，當該第二電晶體導通時，該接腳的電壓等於該第二供應電壓。
3. 如申請專利範圍第1項所述之輸出胞，其中閘極追縱電路係由一第四電晶體所構成，當該接腳的電壓大於該預設值時，該第四電晶體導通。
4. 如申請專利範圍第3項所述之輸出胞，更包括一浮動井電路，用以控制該第三及第四電晶體的基極電壓。
5. 一種輸入輸出元件，耦接於一核心電路與一接腳之 間，該輸入輸出元件包括：一輸出胞，包括：一輸出級，具有一第一電晶體、一第二電晶體及一第三電晶體，該第一電晶體與該第二電晶體串聯於一第一供應電壓與一第二供應電壓之間，該第三電晶體串聯於該第一及第二電晶體之間，並且耦接該接腳；一電壓準位轉換器，根據該第一供應電壓以及一資料信號，產生一第一閘極電壓予該第一電晶體，並產生一第二閘極電壓予該第三電晶體，其中該第二閘極電壓並非固定不變，當該第一供應電壓上升時，則第一閘極電壓亦會上升，當該資料信號為一高位準時，該第一電晶體被導通；以及一閘極追縱電路，當該接腳的電壓大於一預設值時，該閘極追縱電路控制該第三電晶體的閘極電壓，使得該第三電晶體的閘極電壓等於該接腳的電壓；以及一輸入胞，包括：一上拉元件，耦接一節點，並接收一操作電壓；以及一第一N型電晶體，其閘極耦接該接腳，其源極接收一接地電壓，其汲極耦接該節點；以及一預先驅動器，用以關閉該第一及第二電晶體。
6. 如申請專利範圍第5項所述之輸入輸出元件，其中當該第一及第二電晶體被關閉時，該輸入胞接收來自該接腳的電壓，當該第一及第二電晶體未被關閉時，該輸出胞傳送該第一或第二供應電壓予該接腳。
7. 如申請專利範圍第5項所述之輸入輸出元件，其中當該第一電晶體導通時，該接腳的電壓等於該第一供應電壓，當該第二電晶體導通時，該接腳的電壓等於該第二供應電壓。
8. 如申請專利範圍第5項所述之輸入輸出元件，其中閘極追縱電路係由一第四電晶體所構成，當該接腳的電壓大於該預設值時，該第四電晶體導通。
9. 如申請專利範圍第8項所述之輸入輸出元件，其中該輸出胞更包括一浮動井電路，用以控制該第三及第四電晶體的基極。
10. 如申請專利範圍第5項所述之輸入輸出元件，其中該上拉元件係為一P型電晶體，其閘極接收該接地電壓，其源極接收該操作電壓，其汲極耦接該節點。
11. 如申請專利範圍第10項所述之輸入輸出元件，其中該輸入胞更包括：一高壓阻隔器，耦接於該接腳與該第一N型電晶體之間，用以控制該第一N型電晶體的閘極與源極之間的壓差；以及一反相器，耦接於該節點與該核心電路之間，用以反相該節點的位準。
12. 如申請專利範圍第11項所述之輸入輸出元件，其中該高壓阻隔器係為一第二N型電晶體，其閘極接收該操作電壓，其源極耦接該第一N型電晶體之閘極，其汲極耦接該接腳。