TWI523432B - 參考頻率校正模組及其電子裝置 - Google Patents
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Description
本發明提出一種參考頻率校正模組，特別是一種無晶體元件之參考頻率校正模組及其電子裝置。
串型通用傳輸埠(USB)是目前計算機系統上常見的傳輸介面，由於其連接的方式非常方便且傳輸速度快，因此逐漸成為標準的傳輸介面。各式各樣之電子裝置接開始採用串型通用傳輸埠作為與計算機系統的主要連接方式，例如：隨身儲存裝置、讀卡機、鍵盤或滑鼠等等。
然而，在通訊系統中，都需要參考頻率作為此系統運作的時脈參考標準。一般而言，由於串型通用傳輸埠對於傳輸頻率必須要具有低抖動(Low jitter)、高準確度(High frequency Accuracy)、不受電壓及溫度變化改變影響的要求。因此，在傳統電子裝置都會使用主動式振盪器(oscillator)或被動式晶體(Crystal)元件來配合諧振電路(LC circuit)產生精準(頻率誤差約達50ppm)且穩定之頻率。但是，使用主動式振盪器或被動式晶體元件則會造成電子裝置的成本與電路面積居高不下的窘境。
本發明實施例提供一種參考頻率校正模組。參考頻率校正模組包括振盪單元、分頻單元、鎖相迴路以及頻偏校準單元。分頻
單元耦接於振盪單元，鎖相迴路耦接於分頻單元，以及頻偏校準單元耦接於分頻單元與鎖相迴路。振盪單元用以產生具有振盪頻率的振盪訊號。分頻單元將接收之振盪訊號的振盪頻率根據第一除數值產生為具有第一參考頻率的第一時脈訊號。鎖相迴路根據第一時脈訊號產生具有第二參考頻率之第二時脈訊號。頻偏校準單元用以根據第二時脈訊號產生第一除數值。
本發明實施例提供一種電子裝置。電子裝置包括參考頻率校正模組以及系統頻率單元。參考頻率校正模組包括振盪單元、分頻單元、鎖相迴路以及頻偏校準單元。分頻單元耦接於振盪單元，鎖相迴路耦接於分頻單元，以及頻偏校準單元耦接於分頻單元與鎖相迴路，系統頻率單元耦接於參考頻率校正模組。振盪單元用以產生具有振盪頻率的振盪訊號。分頻單元將接收之振盪訊號的振盪頻率根據第一除數值產生為具有第一參考頻率的第一時脈訊號。鎖相迴路根據第一時脈訊號產生具有第二參考頻率之第二時脈訊號。頻偏校準單元用以根據第二時脈訊號產生第一除數值。系統頻率單元用以根據參考頻率校正模組輸出具有第二參考頻率之第二時脈訊號進行訊號同步。
綜上所述，本發明實施例提出之參考頻率校正模組及其電子裝置不須使用外部的參考頻率做為系統運作的時脈參考標準。更仔細地說，本發明實施例利用可調式的分頻單元調整振盪電路輸出之時脈訊號。因此，相較於傳統的時脈參考頻率所使用的主動式振盪器或被動式晶體元件，本發明實施例能夠使用互補金屬氧化物半導體製造之振盪電路，有效節省外部元件、減小電路面積及所需成本。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
1、2‧‧‧參考頻率校正系統
10、20‧‧‧電子裝置
11、21‧‧‧主控端
101、201‧‧‧參考頻率校正模組
102、202‧‧‧實體層控制模組
103、203‧‧‧系統頻率單元
1011、2011‧‧‧振盪單元
1012、2012‧‧‧分頻單元
1013、2013‧‧‧鎖相迴路
1014、2014‧‧‧頻偏校準單元
2016a‧‧‧下行分數型鎖相迴路
2016b‧‧‧上行分數型鎖相迴路
1014a‧‧‧頻偏校正計算單元
1014b‧‧‧計數器
1014c‧‧‧封包偵測器
2014a‧‧‧速度控制器
2014b‧‧‧下行記憶體
2014c‧‧‧上行記憶體
2014d‧‧‧讀取指標器
2014e‧‧‧寫入指標器
2014f‧‧‧資料輸出埠
2014g‧‧‧資料輸入埠
OS‧‧‧振盪訊號
PG‧‧‧傳輸資料
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
DIV1‧‧‧第一除數值
DIV2‧‧‧第二除數值
DIV3‧‧‧第三除數值
Tp‧‧‧封包週期
T1‧‧‧時間點
R1~R3‧‧‧區域
圖1為本發明實施例之參考頻率校正系統之方塊示意圖。
圖2為本發明實施例之頻偏校準單元細部之方塊示意圖。
圖3為本發明實施例之頻偏校準單元取樣偵測示意圖。
圖4為本發明另一實施例之參考頻率校正系統之方塊示意圖。
圖5為本發明另一實施例之頻偏校準單元細部之方塊示意圖。
圖6為本發明另一實施例之第一除數值控制示意圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。
應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語乃用以區分一元件與另一元件。因此，下文論述之第一元件可稱為第二元件而不偏離本發明概念之教示。如本文中所使用，術語「或」視實際情況可能包括相關聯之列出項目中之任一者或者多者之所有組合。
請參閱圖1，圖1為本發明實施例之參考頻率校正系統之方塊示意圖。參考頻率校正系統1包括電子裝置10以及主控端11。電子裝置10包括參考頻率校正模組101、實體層控制模組102以及系統頻率單元103。參考頻率校正模組101包括振盪單元1011、分頻單元1012、鎖相迴路1013以及頻偏校準單元1014。電子裝置10耦接於主控端11。實體層控制模組102耦接於參考頻率校正
模組101，參考頻率校正模組101耦接於系統頻率單元103。分頻單元1012耦接於振盪單元1011。鎖相迴路1013耦接於分頻單元1012，頻偏校準單元1014耦接於鎖相迴路1013與分頻單元1012。其中，主控端11為一般計算機系統，用以提供與電子裝置10進行傳輸資料PG的交換。
在本發明實施例中，實體層控制模組102用以提供數位和類比的模組化組件介面。換句話說，實體層控制模組102可連接數據鏈路層(MAC)到一個物理媒介，如串型通用傳輸埠、光纖、銅纜線，甚至是無線的射頻、混和信號和類比部分。
參考頻率校正模組101用以提供電子裝置10中系統頻率單元103或其他電路元件訊號同步所需之第二時脈訊號CLK2，以確保透過實體層控制模組102與主控端11所傳輸之傳輸資料PG(包括語音資料或數據資料)連接可靠和避免錯誤發生。
振盪單元1011用以產生具有固定之振盪頻率的振盪訊號OS。一般振盪信號OS為第二時脈訊號CLK2的固定倍數，此固定倍數不限定是整數，一般都是帶有小數點，因此時脈訊號CLK2依系統運作時的變化而定，且其兩者之間為同步的關係。在本發明實施例中，振盪單元1011以全矽互補金屬氧化物半導體(CMOS)振盪器作為實施方式。更仔細地說，振盪單元1011為無晶體振盪器(Crystal-free)，其工作頻率可以在4MHz至200MHz範圍。無晶體振盪器能夠在使用高頻率元件的情況下消耗較小之電流，較傳統之晶體振盪器節省約90%的功率。值得一提的是，無晶體振盪器為完全自含式無須外部組件，相較於傳統使用晶體振盪器之系統能夠有效降低設備成本和材料成本。
分頻單元1012用以接收振盪單元1011輸出之振盪訊號OS，並將振盪訊號OS的振盪頻率除以第一除數值DIV1後產生具有第一參考頻率的第一時脈訊號CLK1，接著經由鎖相迴路1013後產生第二時脈訊號CLK2。換句話說，本發明實施例之參考頻率校正
模組101可進一步透過在實際工作運作時，進一步細部微調系統參考頻率以使整體系統參考頻率達到預期目標。因此，透過微調的方式，本發明實施例所提出之參考頻率校正模組101不需使用較為精準之晶體振盪器作為振盪單元1011產生振盪訊號OS。值得一提的是，在本發明實施例中，分頻單元1012為高解析度的分數型頻率合成器(Fractional-N divider)。使用高解析度的分數型頻率合成器能夠使頻率的調整刻度更為精細，所以每一格調整頻率跳動可以達到極小化。然而，本發明僅以分數型頻率合成器做為說明，在本領域具通常知識者應了解亦可以其他種類之頻率合成器進行替換，本發明並不以分頻單元1012之種類做為限制。
鎖相迴路1013用以根據分頻單元1012輸出之第一時脈訊號CLK1產生第二時脈訊號CLK2，並提供給頻偏校準單元1014。在本發明實施例中，鎖相迴路(Phase-Locked Loops，PLL)1013可同時提供第二時脈訊號CLK2作為系統參考頻率給系統頻率單元103以進行系統頻率單元103信號同步，並提供頻偏校準單元1014迴授之第二時脈訊號CLK2以進行頻偏調整與校正。值得注意的是，在本發明實施例中雖以使用鎖相迴路1013做為實施方式，但在本領域具通常知識者應了解，鎖相迴路1013為選擇性實施元件，本發明並不以鎖相迴路1013做為限制。
頻偏校準單元1014用以根據鎖相迴路1013迴授之第二時脈訊號CLK2產生第一除數值DIV1以調整第一時脈訊號CLK1。請同時參閱圖2，頻偏校準單元1014包括頻偏校正計算單元1014a、計數器1014b以及封包偵測器1014c。頻偏校正計算單元1014a耦接於計數器1014b，封包偵測器1014c耦接於計數器1014b。
封包偵測器1014c包含適當的邏輯、電路和/或編碼，用以偵測資料封包。更仔細地說，於參考頻率調整中，主控端11傳送正確時間長度的傳輸資料PG(預設資料封包)給實體層控制模組102。封包偵測器1014c偵測實體層控制模組102所接收之傳輸資
料PG。
計數器1014b包含適當的邏輯、電路和/或編碼，用以將第二時脈訊號CLK2對正確時間長度的傳輸資料PG的長度進行取樣。請參閱圖3，圖3為本發明實施例之頻偏校準單元取樣偵測示意圖。更仔細地說，計數器1014b根據鎖相迴路1013輸出之第二時脈訊號CLK2對正確時間長度的傳輸資料PG之預設資料封包進行取樣計數，以計算預設資料封包之長度。如圖3所示，預設資料封包為封包週期Tp。
頻偏校正計算單元1014a包含適當的邏輯、電路和/或編碼，用以在計數器1014b以第二時脈訊號CLK2取樣已知的正確時間長度的預設傳輸封包的封包週期Tp長度不等於預設值或預設範圍(例如12000次或12000次正負1%之次數)時，即產生第一除數值DIV1並提供給分頻單元1012。更仔細地說，當計數器1014b取樣預設資料封包的封包週期Tp長度的次數大於預設值時，頻偏校正計算單元1014a產生用以將第一時脈訊號CLK1的第一參考頻率降低的第一除數值DIV1；當計數器1014b取樣預設資料封包的封包週期Tp長度的次數小於預設值時，頻偏校正計算單元1014a產生用以將第一時脈訊號CLK1的第一參考頻率提高的第一除數值DIV1。
接著，將繼續說明本發明另一實施例。請參閱圖4，圖4為本發明另一實施例之參考頻率校正系統之方塊示意圖。參考頻率校正系統2包括電子裝置20以及主控端21。電子裝置20包括參考頻率校正模組201、實體層控制模組202以及系統頻率單元203。參考頻率校正模組201包括振盪單元2011、分頻單元2012、鎖相迴路2013、頻偏校準單元2014、下行分數型鎖相迴路2016a以及上行分數型鎖相迴路2016b。電子裝置20耦接於主控端21。實體層控制模組202耦接於參考頻率校正模組201，參考頻率校正模組201耦接於系統頻率單元203。分頻單元2012耦接於振盪單元
2011。鎖相迴路2013耦接於分頻單元2012、下行分數型鎖相迴路2016a以及上行分數型鎖相迴路2016b。頻偏校準單元2014耦接於下行分數型鎖相迴路2016a、上行分數型鎖相迴路2016b以及分頻單元2012。本發明實施例與圖1之實施例之差異在於，在鎖相迴路2013與頻偏校準單元2014之間更耦接了下行分數型鎖相迴路2016a以及上行分數型鎖相迴路2016b，以及頻偏校準單元2014內部元件的不同。然而，下行分數型鎖相迴路2016a以及上行分數型鎖相迴路2016b與圖1之分頻單元1012功能相同。進一步地說，在本發明實施例中是由記憶體的讀寫速度來判斷並計算出用以校正之除數值。後續將針對差異進行說明，其餘相同之部分於此不再贅述。
請同時參閱圖4與圖5，圖5為本發明另一實施例之頻偏校準單元細部之方塊示意圖。頻偏校準單元2014包括速度控制器2014a、下行記憶體2014b、上行記憶體2014c、讀取指標器2014d、寫入指標器2014e、資料輸入埠2014f以及資料輸出埠2014g。寫入指標器2014e以及讀取指標器2014d耦接於速度控制器2014a。下行記憶體2014b耦接於寫入指標器2014e、讀取指標器2014d以及資料輸入埠2014f，上行記憶體2014c耦接於寫入指標器2014e、讀取指標器2014d以及資料輸出埠2014g。
下行記憶體2014b與上行記憶體2014c用以暫存傳輸資料PG。在本發明實施例中，雖僅繪示出單一個下行記憶體2014b與單一個上行記憶體2014c，但本發明領域具通常知識者應了解亦可以多個做為實施方式，本發明實施例並不以此做為限制。寫入指標器2014e用以指引下行記憶體2014b或上行記憶體2014c的儲存位置將傳輸資料PG寫入空白的位置。另外，讀取指標器2014d用以指引下行記憶體2014b或上行記憶體2014c的儲存位置，將最先寫入的傳輸資料PG讀出。換句話說，本發明實施例之下行記憶體2014b與上行記憶體2014c為先進先出之存取記憶體。
速度控制器2014a包含適當的邏輯、電路和/或編碼，用以偵測寫入或讀取下行記憶體2014b、上行記憶體2014c中傳輸資料PG的速度。速度控制器2014a當讀取傳輸資料PG的速度不等於寫入傳輸資料PG的速度時，產生第一除數值DIV1以調整分頻單元2012輸出之第一時脈訊號CLK1。
實體層控制模組202使用下行記憶體2014b傳輸下行資料(Down Link Data)，透過分別由指引實體層控制模組202寫入的寫入指標器2014e以及指引資料輸入埠2014f讀出的讀取指標器2014d。當速度控制器2014a偵測到讀取下行資料的速度大於寫入下行資料的速度時，產生用以將第一時脈訊號CLK1的第一參考頻率降低的第一除數值DIV1；當速度控制器2014a偵測到讀取下行資料的速度小於寫入下行資料的速度時，產生用以將第一時脈訊號CLK1的第一參考頻率提高的第一除數值DIV1。另一方面，實體層控制模組202使用上行記憶體2014b傳輸上行資料(Up Iink Data)，透過分別由指引下行記憶體2014b寫入資料輸出埠2014g的寫入指標器2014e以及指引實體層控制模組202讀出的讀取指標器2014d。當速度控制器2014a偵測到讀取上行資料的速度大於寫入上行資料的速度時，產生用以將第一時脈訊號CLK1的第一參考頻率提高的第一除數值DIV1；當速度控制器2014a偵測到讀取上行資料的速度小於寫入上行資料的速度時，產生用以將第一時脈訊號CLK1的第一參考頻率降低的第一除數值DIV1。
請參閱圖6，圖6為本發明另一實施例之第一除數值控制示意圖。以下將以行記憶體2014b做說明，如圖6所示可以看到在時間點T1之前，由於第二時脈訊號CLK2的第二參考頻率過慢，使下行記憶體2014b的搬移速度太慢，導致下行記憶體2014b寫入過載(Overflow)而停留在區域R1。換句話說，如上所述當速度控制器2014a偵測到讀取下行資料的速度小於寫入下行資料的速度時之情況。因此，速度控制器2014a會將第一除數值DIV1數值調
降，以使第一時脈訊號CLK1的第一參考頻率提高。然而，若速度控制器2014a將第一除數值DIV1的數值調降幅度太大又可能使得下行記憶體寫入資料不足(Underflow)而停留在區域R2。所以速度控制器2014a會隨時控制下行記憶體2014b之狀況，使其控制在區域R3之間。
更進一步地說，當下行資料之讀取與寫入速度接近時，速度控制器2014a固定輸出第一除數值DIV1，並且速度控制器2014a產生調整讀取指標器2014d讀取速度的下行分數型鎖相迴路2016a的第二除數值DIV2，使下行資料之讀取與寫入速度達到動態平衡；當上行資料之讀取與寫入速度接近時，速度控制器2014a固定輸出第一除數值DIV1，並且速度控制器2014a產生調整寫入指標器2014e寫入速度的上行分數型鎖相迴路2016b的第三除數值DIV3，使上行資料之讀取與寫入速度達到動態平衡。同樣地，如圖6所示可以看到在接近時間點T1時，已經不會產生寫入過載或寫入資料不足的情況產生。因此，速度控制器2014a固定第一參數值DIV1，表示此時的第二時脈訊號CLK2的第二參考頻率最接近實際的外部參考頻率。然而，在實際應用上由於電子裝置20與主控端21之參考頻率並無法永遠維持一致，速度控制器2014a固定輸出第一除數值DIV1在一段時間後下行記憶體2014b以及上行記憶體2014c仍會產生過載或不足的情況。因此，透過第二除數值DIV2以及第三除數值DIV3的微調，可以避免過載或不足的情況。
值得一提的是，頻偏校準單元2014更可以預設第二除數值DIV2與第三除數值DIV3的最大偏移量。當此第二除數值DIV2與第三除數值DIV3偏移超出此預設的最大偏移量時，表示系統頻率偏移太大，此時可重新啟動第一除數值DIV1的校準，以重新修正第一除數值DIV1。因此，參考頻率校正模組201可以控制系統參考頻率與實際正確頻率於誤差範圍內。
綜上所述，本發明實施例提出之參考頻率校正模組及其電子裝置不須使用外部的參考頻率做為系統運作的時脈參考標準。更仔細地說，本發明實施例利用可調式的分頻單元調整振盪電路輸出之時脈訊號。因此，相較於傳統的時脈參考頻率所使用的主動式振盪器或被動式晶體元件，本發明實施例能夠使用互補金屬氧化物半導體製造之振盪電路，有效節省外部元件、減小電路面積及所需成本。
另外，本發明實施例不僅僅參考訊框起始(Start Of Frame，SOF)或資料傳輸過程已知的封包長度作為校準參考訊號，亦可以判斷記憶體讀寫的速度的方式，以校正參考訊號。因此，本發明實施例能夠控制頻率偏移量在所需的誤差範圍之內。再者，頻率偏移補償不會因為主控端與實體層控制模組間傳輸速度不同產生差異太大之振盪頻率，使電路規格特性維持一致。
更值得一提的是，本發明實施例更透過對下行或上行資料的讀取與寫入以分數型分頻單元進行讀取與寫入速度的微調，降低因頻率校正所造成的時脈頻率跳動，避免緩衝記憶體的過載或不足之情況產生，以提高資料傳輸的穩定度。
以上所述，僅為本發明最佳之具體實施例，惟本發明之特徵並不侷限於此，任何熟悉該項技藝者在本發明之領域內，可輕易思及之變化或修飾，皆可涵蓋在以下本案之專利範圍。
1‧‧‧參考頻率校正系統
10‧‧‧電子裝置
11‧‧‧主控端
101‧‧‧參考頻率校正模組
102‧‧‧實體層控制模組
103‧‧‧系統頻率單元
1011‧‧‧振盪單元
1012‧‧‧分頻單元
1013‧‧‧鎖相迴路
1014‧‧‧頻偏校準單元
OS‧‧‧振盪訊號
PG‧‧‧傳輸資料
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
DIV1‧‧‧第一除數值
Claims (17)
- 一種參考頻率校正模組，包括：一振盪單元，用以產生具有一振盪頻率的一振盪訊號；一分頻單元，耦接於該振盪單元，將接收之該振盪訊號的該振盪頻率根據一第一除數值產生為具有一第一參考頻率的一第一時脈訊號；一鎖相迴路，耦接於該分頻單元，根據該第一時脈訊號產生具有一第二參考頻率之一第二時脈訊號；以及一頻偏校準單元，耦接於該分頻單元與該鎖相迴路，用以根據該第二時脈訊號取樣一預設資料封包的長度以產生該第一除數值；其中於該頻偏校準單元取樣該預設資料封包的長度大於一預設值時，該頻偏校準計算單元產生用以將該第一時脈訊號的該第一參考頻率降低的該第一除數值；以及當該頻偏校準單元取樣該預設資料封包的長度小於該預設值時，該頻偏校準計算單元產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值。
- 如請求項1所述之參考頻率校正模組，其中該頻偏校準單元更包括：一封包偵測器，用以偵測該預設資料封包；一計數器，耦接於該封包偵測器，用以將該第一時脈訊號對該預設資料封包的長度進行取樣；以及一頻偏校正計算單元，耦接於該計數器，用以當該計數器取樣該預設資料封包長度不等於該預設值時，產生該第一除數值。
- 如請求項1所述之參考頻率校正模組，其中該分頻單元為一分數型頻率合成器(Fractional-N divider)。
- 一種參考頻率校正模組，包括：一振盪單元，用以產生具有一振盪頻率的一振盪訊號；一分頻單元，耦接於該振盪單元，將接收之該振盪訊號的該 振盪頻率根據一第一除數值產生為具有一第一參考頻率的一第一時脈訊號；一鎖相迴路，耦接於該分頻單元，根據該第一時脈訊號產生具有一第二參考頻率之一第二時脈訊號；以及一頻偏校準單元，耦接於該分頻單元與該鎖相迴路，用以根據該第二時脈訊號產生該第一除數值；其中該頻偏校準單元更包括：一速度控制器，用以偵測讀取或寫入一傳輸資料的速度；其中當讀取該傳輸資料的速度不等於寫入該傳輸資料的速度時，產生該第一除數值。
- 如請求項4所述之參考頻率校正模組，其中該傳輸資料為一下行資料，當該速度控制器偵測到讀取該下行資料的速度大於寫入該下行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率降低的該第一除數值；當該速度控制器偵測到讀取該下行資料的速度小於寫入該下行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值。
- 如請求項5所述之參考頻率校正模組，包括：一下行分數型鎖相迴路，耦接於該鎖相迴路與該頻偏校準單元之間，用以當該下行資料之讀取與寫入速度接近時，該速度控制器固定輸出該第一除數值，並且該速度控制器產生調整讀取速度的該下行分數型鎖相迴路的一第二除數值，使該下行資料之讀取與寫入速度達到一動態平衡。
- 如請求項4所述之參考頻率校正模組，其中該傳輸資料為一上行資料，當該速度控制器偵測到讀取該上行資料的速度大於寫入該上行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值；當該速度控制器偵測到讀取該上行資料的速度小於寫入該上行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率降低的該第一除數值。
- 如請求項7所述之參考頻率校正模組，包括：一上行分數型鎖相迴路，耦接於該鎖相迴路與該頻偏校準單元之間，用以當該上行資料之讀取與寫入速度接近時，該速度控制器固定輸出該第一除數值，並且該速度控制器產生調整寫入速度的該上行分數型鎖相迴路的一第三除數值，使該上行資料之讀取與寫入速度達到一動態平衡。
- 如請求項4所述之參考頻率校正模組，其中該頻偏校準單元更包括：至少一記憶體，用以暫存該傳輸資料；一讀取指標器，耦接於該至少一記憶體，用以指引該至少一記憶體的儲存位置將最先寫入的該傳輸資料讀出；以及一寫入指標器，耦接於該至少一記憶體，用以指引該至少一記憶體的位置將該傳輸資料寫入該至少一記憶體空白的位置。
- 如請求項4所述之參考頻率校正模組，其中該分頻單元為一分數型頻率合成器(Fractional-N divider)。
- 一種電子裝置，包括：一參考頻率校正模組，包括：一振盪單元，用以產生具有一振盪頻率的一振盪訊號；一分頻單元，耦接於該振盪單元，將所接收之該振盪訊號的該振盪頻率根據一第一除數值產生為具有一第一參考頻率的一第一時脈訊號；及一鎖相迴路，耦接於該分頻單元，根據該第一時脈訊號產生具有一第二參考頻率之一第二時脈訊號；一頻偏校準單元，耦接於該分頻單元與該鎖相迴路，用以根據該第二時脈訊號取樣一預設資料封包的長度以產生該第一除數值；其中於該頻偏校準單元取樣該預設資料封包的長度大於一預設值時，該頻偏校準單元產生用以將該第一時脈訊號的該第一 參考頻率降低的該第一除數值；以及當該頻偏校準單元取樣該預設資料封包的長度小於該預設值時，該頻偏校準單元產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值；以及一系統頻率單元，耦接於該參考頻率校正模組，用以根據該參考頻率校正模組輸出具有該第二參考頻率之該第二時脈訊號進行訊號同步。
- 如請求項11所述之電子裝置，其中該頻偏校準單元更包括：一封包偵測器，用以偵測一實體層控制模組傳輸之該預設資料封包；一計數器，耦接於該封包偵測器，用以將該第一時脈訊號對該預設資料封包的長度進行取樣；以及一頻偏校正計算單元，耦接於該計數器，用以當該計數器取樣該預設資料封包長度不等於該預設值時，產生該第一除數值。
- 一種電子裝置，包括：一參考頻率校正模組，包括：一振盪單元，用以產生具有一振盪頻率的一振盪訊號；一分頻單元，耦接於該振盪單元，將所接收之該振盪訊號的該振盪頻率根據一第一除數值產生為具有一第一參考頻率的一第一時脈訊號；及一鎖相迴路，耦接於該分頻單元，根據該第一時脈訊號產生具有一第二參考頻率之一第二時脈訊號；一頻偏校準單元，耦接於該分頻單元與該鎖相迴路，用以根據該第二時脈訊號產生該第一除數值；其中該頻偏校準單元更包括：一速度控制器，用以偵測讀取或寫入一傳輸資料的速度；其中當讀取該傳輸資料的速度不等於寫入該傳輸資料的速度時，產生該第一除數值；以及一系統頻率單元，耦接於該參考頻率校正模組，用以根據該 參考頻率校正模組輸出具有該第二參考頻率之該第二時脈訊號進行訊號同步。
- 如請求項13所述之電子裝置，其中該傳輸資料為一下行資料，當該速度控制器偵測到讀取該下行資料的速度大於寫入該下行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率降低的該第一除數值；當該速度控制器偵測到讀取該下行資料的速度小於寫入該下行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值。
- 如請求項14所述之電子裝置，包括：一下行分數型鎖相迴路，耦接於該鎖相迴路與該頻偏校準單元之間，用以當該下行資料之讀取與寫入速度接近時，該速度控制器固定輸出該第一除數值，並且該速度控制器產生調整讀取速度的該下行分數型鎖相迴路的一第二除數值，使該下行資料之讀取與寫入速度達到一動態平衡。
- 如請求項13所述之電子裝置，其中該傳輸資料為一上行資料，當該速度控制器偵測到讀取該上行資料的速度大於寫入該上行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率提高的該第一除數值；當該速度控制器偵測到讀取該上行資料的速度小於寫入該上行資料的速度時，產生用以將該第一時脈訊號的該第一參考頻率降低的該第一除數值。
- 如請求項16所述之電子裝置，包括：一上行分數型鎖相迴路，耦接於該鎖相迴路與該頻偏校準單元之間，用以當該上行資料之讀取與寫入速度接近時，該速度控制器固定輸出該第一除數值，並且該速度控制器產生調整讀取速度的該上行分數型鎖相迴路的一第三除數值，使該上行資料之讀取與寫入速度達到一動態平衡。
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