TWI766520B - 時脈產生器裝置、影像處理晶片與時脈訊號校正方法 - Google Patents

Abstract

時脈產生器裝置包含偵測電路、校正電路以及自由運行振盪器。偵測電路用以判斷是否自一傳輸介面接收到一參考時脈訊號，以輸出一致能訊號。校正電路用以響應於該致能訊號與一輸出時脈訊號產生一第一訊號，並比較該第一訊號與一預設值以產生一校正訊號。自由運行振盪器用以響應於該校正訊號調整該輸出時脈訊號之一頻率。

Description

時脈產生器裝置、影像處理晶片與時脈訊號校正方法

本案是關於時脈產生器裝置，尤其是關於可應用於影像處理晶片的時脈產生器裝置與其時脈訊號校正方法。

振盪器電路可用來產生系統時脈訊號，以提供數位電路所需要的時序。於實際應用中，因為製程、電壓與/或溫度等變異，系統時脈訊號之頻率可能會出現偏移。為了校正此偏移，通常需要一個額外電路來提供準確的參考訊號。如此，將造成硬體成本與/或功率消耗增加，而且無法滿足部分應用的需求。

於一些實施例中，時脈產生器裝置包含偵測電路、校正電路以及自由運行(free running)振盪器。偵測電路用以判斷是否自一傳輸介面接收到一參考時脈訊號，以輸出一致能訊號。校正電路用以響應於該致能訊號與一輸出時脈訊號產生一第一訊號，並比較該第一訊號與一預設值以產生一校正訊號。自由運行振盪器用以響應於該校正訊號調整該輸出時脈訊號之一頻率。

於一些實施例中，影像處理晶片包含記憶體電路、傳輸介面以及時脈產生器裝置。傳輸介面用以在一初始階段傳輸一參考時脈訊號並傳輸一處理器欲執行的一程式碼至記憶體電路。時脈產生器裝置用以自該傳輸介面接收該參考時脈訊號，並響應於該參考時脈訊號校正一輸出時脈訊號之一頻率。其中該記憶體電路在該時脈產生器裝置校正該輸出時脈訊號時根據該參考時脈訊號進行運作。

於一些實施例中，時脈訊號校正方法包含：判斷是否自一傳輸介面接收到一參考時脈訊號，以輸出一致能訊號；響應於該致能訊號與一輸出時脈訊號產生一第一訊號，並比較該第一訊號與一預設值以產生一校正訊號；以及響應於該校正訊號調整該輸出時脈訊號之一頻率。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

100:時脈產生器裝置

101:傳輸介面

120:偵測電路

140:校正電路

160:自由運行振盪器

210:電流源電路

220:開關

230:電容

240:反相器電路

310:第一計數器

320:第二計數器

330:控制電路

510:反相器電路

520:電容

600:時脈訊號校正方法

700:安防晶片

701:圖像感測器

710:記憶體電路

720:電路系統

722:動態感應電路

724:圖像訊號處理電路

726:圖像編碼器

728:處理器

730:圖像傳輸介面

740:多工器

800:晶片

CKO:輸出時脈訊號

EN:致能訊號

GND:地電壓

MP,MN:電晶體

PV:預設值

REF:參考時脈訊號

S1:第一訊號

S410,S420,S430,S440,S450,S460,S610,S620,S630:操作

SC:校正訊號

SD:偵測訊號

SI:電流訊號

VDD,VDD1:電壓

Vsync:垂直同步訊號

〔圖1〕為根據本案一些實施例繪製的一種時脈產生器裝置的示意圖；〔圖2〕為根據本案一些實施例繪製圖1中的偵測電路的示意圖；〔圖3〕為根據本案一些實施例繪製圖1中的校正電路之示意圖；〔圖4〕為根據本案一些實施例繪製圖1中的自由運行振盪器進行校正之流程圖；〔圖5〕為根據本案一些實施例繪製圖1中的自由運行振盪器之示意圖；〔圖6〕為根據本案一些實施例繪製一種時脈訊號校正方法的流程圖；〔圖7〕為根據本案一些實施例繪製一種安防晶片的示意圖；以及 〔圖8〕為根據本案一些實施例繪製一種晶片的示意圖。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。

圖1為根據本案一些實施例繪製的一種時脈產生器裝置100的示意圖。時脈產生器裝置100包含偵測電路120、校正電路140以及自由運行(free running)振盪器160。

偵測電路120耦接至傳輸介面101以接收參考時脈訊號REF。偵測電路120用以判斷是否有經由傳輸介面101接收到參考時脈訊號REF。於一些實施例中，參考時脈訊號REF可為當前應用環境中可用的時脈訊號。例如，如後圖7 所示，參考時脈訊號REF可為初始階段中經由串列周邊介面(serial peripheral interface)傳來的時脈訊號。或者，如後圖8所示，參考時脈訊號REF可為垂直同步訊號Vsync。若偵測電路120判斷有接收到參考時脈訊號REF，偵測電路120輸出致能訊號EN。校正電路140耦接至偵測電路120以接收致能訊號EN。校正電路140用以響應於致能訊號EN以及輸出時脈訊號CKO產生第一訊號(例如為圖3中的訊號S1)，並比較第一訊號以及預設值(例如為圖3中的預設值PV)以產生校正訊號SC。自由運行振盪器160在時脈產生器裝置100上電(powered)時啟動，以產生輸出時脈訊號CKO。於一些實施例中，自由運行振盪器160用以響應於校正訊號SC調整輸出時脈訊號CKO之一頻率。

於一些相關技術中，因為製程、電壓與/或溫度等變異，自由運行振盪器電路的輸出時脈訊號之頻率會出現偏移。於該些相關技術中，需設置額外的振盪器電路來校正該頻率。如此一來，將造成硬體成本增加。相較於上述技術，於本案一些實施例中，偵測電路120以及校正電路140可使用當前應用環境中可用的時脈訊號來校正輸出時脈訊號CKO的頻率，而不需設置額外的振盪器電路。如此一來，可降低硬體成本並同時校正自由運行振盪器160。

圖2為根據本案一些實施例繪製圖1中的偵測電路120的示意圖。偵測電路120包含電流源電路210、開關220、電容230以及反相器電路240。電流源電路210的第一端接收電壓VDD，且電流源電路210的第二端耦接至開關220的第一端。開關220的第二端接收地電壓GND，且開關220的控制端接收參考時脈訊號REF。電容230的第一端耦接至電流源電路210的第二端，且電容230的第二端接收地電壓GND。反相器電路240的輸入端耦接至電容230的第一端，且反相器電路240的輸出端用以輸出致能訊號EN。電流源電路210用以提供電流訊號 SI。開關220用以根據參考時脈訊號REF選擇性導通。電容230用以經由電流訊號SI充電並經由開關220放電，以產生偵測訊號SD。反相器電路240用以根據偵測訊號SD輸出致能訊號EN。

詳細而言，當偵測電路120未接收到參考時脈訊號REF時，代表參考時脈訊號REF處於低位準。於此條件下，開關220不導通，且電容230經由電流訊號SI被充電，以產生具有高位準的偵測訊號SD。響應於此偵測訊號SD，反相器電路240輸出具有低位準的致能訊號EN。或者，當偵測電路120接收到參考時脈訊號REF時，代表參考時脈訊號REF穩定地具有數個脈波。開關220會響應於該些脈波依序被導通而使得電容230開始放電，以產生具有低位準的偵測訊號SD。響應於此偵測訊號SD，反相器電路240輸出具有高位準的致能訊號EN。如此一來，致能訊號EN的位準可用於指示是否有接收到參考時脈訊號REF。

上述關於偵測電路120的設置方式僅用於示例，且本案並不以此為限。可用來確認是否有正確接收到參考時脈訊號REF的各種電路皆可用來實施偵測電路120，且皆為本案所涵蓋之範圍。

圖3為根據本案一些實施例繪製圖1中的校正電路140之示意圖。校正電路140包含第一計數器310、第二計數器320以及控制電路330。第一計數器310響應於致能訊號EN開始對參考時脈訊號REF進行計數，並於計數操作符合一預定條件時停止計數，在一實施例中，前述預定條件可為一預定計數值，當第一計數器310計數到預定計數值時即停止計數。在另一實施例中，前述預定條件可為一預定時間，當第一計數器310計數的時間達到預定時間時即停止計數。第二計數器320響應於第一計數器310之計數操作啟動時開始對輸出時脈訊號CKO進行計數，並響應於第一計數器310之計數操作結束時停止計數且對應地產生訊號 S1。詳細而言，當致能訊號EN具有一預設位準(例如為高位準時)，第一計數器310被觸發而開始對參考時脈訊號REF計數到符合預定條件。響應於第一計數器310之計數操作，第二計數器320亦開始對輸出時脈訊號CKO計數一段相同的時間以產生訊號S1。換言之，第二計數器320的計數操作是隨著第一計數器310的計數操作開始執行，且第一計數器310的計數時間長度相同於與第二計數器320的計數時間長度。控制電路330用以比較訊號S1以及預設值PV以輸出校正訊號SC，藉以校正自由運行振盪器160所產生的輸出時脈訊號CKO。於一些實施例中，控制電路330可包含一暫存器電路(未示出)，其用以儲存預設值PV。實施上，預設值PV可以是一特定值，亦可以是一特定範圍。

上述關於校正電路140的設置方式僅用於示例，且本案並不以此為限。例如，於另一些實施例中，第一計數器310與第二計數器320兩者皆可設置為被致能訊號EN觸發而開始進行計數操作。

圖4為根據本案一些實施例繪製對圖1中的自由運行振盪器160進行校正之流程圖。於一些實施例中，圖4中的多個操作可實現為一狀態機，且控制電路330可由(但不限於)執行該狀態機的一或多個數位訊號處理電路實施。

於操作S410，響應具有預設位準(例如為高位準)的致能訊號EN開始校正。於操作S420，等待輸出時脈訊號(例如為圖1的輸出時脈訊號CKO)進入穩態。於操作S430，開始計數以產生第一訊號(例如為圖3的訊號S1)。如先前所述，若致能訊號EN具有高位準，第一計數器310會被觸發而開始對參考時脈訊號REF進行計數。響應於第一計數器310之計數操作，第二計數器320亦對輸出時脈訊號CKO進行計數，以產生訊號S1。

於操作S440，比較第一訊號與預設值(例如為圖3中的預設值PV)以產生校正訊號(例如為圖1的校正訊號SC)，以調整輸出時脈訊號的頻率。例如，若訊號S1大於預設值PV，代表輸出時脈訊號CKO的當前頻率過高。於此條件下，控制電路330可輸出對應的校正訊號SC來調整自由運行振盪器160之電路設定，以降低輸出時脈訊號CKO的頻率。或者，若訊號S1小於預設值PV，代表輸出時脈訊號CKO的當前頻率過低。於此條件下，控制電路330可輸出對應的校正訊號SC來調整自由運行振盪器160之電路設定，以提高輸出時脈訊號CKO的頻率。當訊號S1等於預設值PV時，代表輸出時脈訊號CKO的當前頻率符合需求，控制電路330則停止改變校正訊號SC。於操作S450，確認第一訊號與預設值的比較次數是否等於一臨界值。若比較次數等於臨界值，執行操作S460。或者，若比較次數不等於臨界值，再次執行操作S420。例如，臨界值可設定為(但不限於)7。若比較次數等於7，控制電路330可停止調整輸出時脈訊號CKO的頻率(即操作S460)，並等待再次收到具有預設位準的致能訊號EN(即操作S410)。反之，若比較次數小於7，控制電路330可繼續調整輸出時脈訊號CKO的頻率(即操作S420至操作S440)。

應當理解，上述多個操作之流程僅用於示例，且本案並不以此為限。在不違背本案的各實施例的操作方式與範圍下，圖4中的各種操作當可適當地增加、替換、省略或以不同順序執行。

圖5為根據本案一些實施例繪製圖1中的自由運行振盪器160之示意圖。於一些實施例中，自由運行振盪器160包含多個反相器電路510以及多個電容520。多個反相器電路510依序串接為一環形振盪器(ring oscillator)電路，且多個電容520分別耦接至多個反相器電路510之輸出端。每一個反相器電路510包 含電晶體MP以及電晶體MN。電晶體MP與電晶體MN串聯耦接，並接收電壓VDD1以及地電壓GND。

如先前所述，圖1的校正訊號SC可用來調整自由運行振盪器160的電路設定，進而調整輸出時脈訊號CKO的頻率。舉例來說，於一些實施例中，校正訊號SC可用來調整電壓VDD1的位準。例如，電壓VDD1產生自一電壓調節器電路(未示出)。若訊號S1大於預設值PV，控制電路330可輸出對應的校正訊號SC至該電壓調節器電路，以降低電壓VDD1的位準。如此一來，多個反相器電路510的驅動能力將降低，進而降低輸出時脈訊號CKO的頻率。或者，若訊號S1小於預設值PV，控制電路330可輸出對應的校正訊號SC至該電壓調節器電路，以提高電壓VDD1的位準。如此一來，多個反相器電路510的驅動能力將變高，進而提高輸出時脈訊號CKO的頻率。

於另一些實施例中，校正訊號SC可用來調整電容520的容值。例如，電容520可由可變電容實施，且該可變電容的容值由校正訊號SC控制。若訊號S1大於預設值PV，控制電路330可輸出對應的校正訊號SC以提高電容520的容值。如此一來，輸出時脈訊號CKO的頻率可被降低。或者，若訊號S1小於預設值PV，控制電路330可輸出對應的校正訊號SC以提高電容520的容值。如此一來，輸出時脈訊號CKO的頻率可被降低。

於又一些實施例中，校正訊號SC可用來調整電晶體MN以及電晶體MP的驅動能力。電晶體MN以及電晶體MP中每一者可由相互並聯的數個電晶體(未示出)形成。若並聯的電晶體個數越多，反相器電路510的驅動能力越高，且輸出時脈訊號CKO的頻率也越高。若訊號S1大於預設值PV，控制電路330可輸出對應的校正訊號SC以降低並聯的電晶體個數，進而降低輸出時脈訊號CKO的 頻率。或者，若訊號S1小於預設值PV，控制電路330可輸出對應的校正訊號SC以提高並聯的電晶體個數，進而提高輸出時脈訊號CKO的頻率。

上述關於自由運行振盪器160的設置方式以及多種調整電路設定之方式僅用於示例，且本案並不以此為限。各種可依據控制訊號SC調整輸出時脈訊號CKO的頻率之振盪器電路皆為本案所涵蓋之範圍。

圖6為根據本案一些實施例繪製一種時脈訊號校正方法600的流程圖。於操作S610，判斷是否自傳輸介面接收到參考時脈訊號，以輸出致能訊號。於操作S620，響應於致能訊號以及輸出時脈訊號產生第一訊號，並比較第一訊號與預設值以產生校正訊號。於操作S630，響應於校正訊號調整輸出時脈訊號之頻率。

上述操作S610至操作S630之說明可參照前述各個實施例，故不重複贅述。上述時脈訊號校正方法600的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在時脈訊號校正方法600下的各種操作當可適當地增加、替換、省略或以不同順序執行。或者，在時脈訊號校正方法600下的一或多個操作可以是同時或部分同時執行。

於一些實施例中，圖1的時脈產生器裝置100可應用至(但不限於)影像處理晶片中，例如應用於安防監控場景的影像處理晶片(或稱為安防晶片)。圖7為根據本案一些實施例繪製一種安防晶片700的示意圖。

安防晶片700包含時脈產生器裝置100、傳輸介面101、記憶體電路710、電路系統720、圖像傳輸介面730以及多工器740。於此例中，傳輸介面101可為(但不限於)串列周邊介面。記憶體電路710可為(但不限於)靜態隨機存取記憶體(SRAM)。於正常操作下，時脈產生器裝置100所提供的輸出時脈 訊號CKO係經由多工器740輸入至記憶體電路710、電路系統720與/或圖像傳輸介面730，以提供其所需的操作時序。於一初始階段，安防晶片700可經由傳輸介面101接收參考時脈訊號REF。時脈產生器裝置100可於該初始階段接收參考時脈訊號REF，以校正輸出時脈訊號CKO之頻率。當時脈產生器裝置100進行校正輸出時脈訊號CKO之頻率時，多工器740受控於致能訊號EN，將參考時脈訊號REF輸出至記憶體電路710、電路系統720與/或圖像傳輸介面730，以提供其所需的操作時序。換句話說，記憶體電路710、電路系統720與/或圖像傳輸介面730在時脈產生器裝置100校正輸出時脈訊號CKO時根據參考時脈訊號REF運作。另外，於該初始階段中，記憶體電路710可自傳輸介面101接收並儲存電路系統720中的電路所欲執行的程式碼，例如為處理器728所欲執行的程式碼。在前述實施例中，於初始階段中當傳輸介面101在傳輸處理器728所欲執行的程式碼時，時脈產生器裝置100係利用傳輸介面101傳輸數據時所同時傳輸的參考時脈訊號REF來校正輸出時脈訊號CKO。如此，可省去設置額外的振盪器電路來校正輸出時脈訊號CKO。

於一些實施例中，電路系統720經由圖像傳輸介面730自圖像感測器701接收影像資料，並儲存影像資料於記憶體電路710內。於一些實施例中，電路系統720可包含(但不限於)動態感應電路722、圖像訊號處理電路724、圖像編碼器726以及處理器728。這些元件可用來處理影像資料，以觀察或監控一預定區域。上述關於電路系統720的設置方式用於示例，且本案並不以此為限。可應用於影像監控的各種類型的影像處理器皆為本案所涵蓋的範圍。

圖8為根據本案一些實施例繪製一種晶片800的示意圖。於一些實施例中，晶片800可為(但不限於)影像處理晶片。於此例中，晶片800包含時脈 產生器裝置100以及傳輸介面101，且傳輸介面101可為圖像傳輸介面，其可自圖像感測器701接收影像資料、垂直同步訊號Vsync以及參考時脈訊號REF。於此例中，偵測電路120更設置以根據垂直同步訊號Vsync判斷是否自接收到參考時脈訊號REF，以輸出致能訊號EN。舉例而言，偵測電路120可根據垂直同步訊號Vsync的極性判斷是否進入一資料同步期間。於該資料同步期間，圖像感測器701傳輸影像資料以及用於同步該影像資料的時脈訊號(其可作為參考時脈訊號REF)。因此，偵測電路120可依據垂直同步訊號Vsync的極性判斷是否有接收到參考時脈訊號REF。

應當理解，輸出時脈訊號CKO可用於提供晶片800中其他電路(未示出)所需的時序。舉例來說，晶片800可包含影像處理電路(例如可為圖7的電路系統720)與/或各種類型的數位電路，且該些電路可以依據校正後的輸出時脈訊號CKO進行運作。

上述關於時脈產生器裝置100的多個應用方式僅用於示例，且本案並不以此為限。各種可透過外部裝置獲得的合適時脈訊號皆可用於實施參考時脈訊號REF。

綜上所述，本案一些實施例中的時脈產生器裝置、安防晶片以及時脈訊號校正方法可使用當前應用環境中可用的時脈訊號來校正自由運行振盪器電路的頻率，而不需設置額外的振盪器電路。如此一來，可降低硬體成本並校準系統時脈訊號。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特 徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:時脈產生器裝置

101:傳輸介面

120:偵測電路

140:校正電路

160:自由運行振盪器

CKO:輸出時脈訊號

EN:致能訊號

REF:參考時脈訊號

SC:校正訊號

Claims (13)

1. 一種時脈產生器裝置，包含：一偵測電路，用以判斷是否自一傳輸介面接收到一參考時脈訊號，以輸出一致能訊號；一校正電路，用以響應於該致能訊號與一輸出時脈訊號產生一第一訊號，並比較該第一訊號與一預設值以產生一校正訊號；以及一自由運行(free running)振盪器，用以響應於該校正訊號調整該輸出時脈訊號之一頻率。
2. 如請求項1之時脈產生器裝置，其中該校正電路包含：一第一計數器，用以響應於該致能訊號並依據一預設條件對該參考時脈訊號進行計數；一第二計數器，用以響應於該第一計數器之計數操作對該輸出時脈訊號進行計數，以產生該第一訊號；以及一控制電路，用以比較該第一訊號與該預設值以輸出該校正訊號。
3. 如請求項2之時脈產生器裝置，其中當該第一訊號與該預設值之一比較次數等於一臨界值時，該控制電路更用以停止調整該輸出時脈訊號之該頻率。
4. 如請求項1之時脈產生器裝置，其中若該第一訊號大於該預設值，該自由運行振盪器用以響應於該校正訊號降低該輸出時脈訊號之該頻率，且若該第一訊號小於該預設值，該自由運行振盪器用以響應於該校正訊號提高該輸出時脈訊號之該頻率。
5. 如請求項1之時脈產生器裝置，其中該傳輸介面為一串列周邊介面(serial peripheral interface)，該偵測電路在該串列周邊介面傳輸一程式碼的過程中接收該參考時脈訊號。
6. 如請求項1之時脈產生器裝置，其中該傳輸介面為一圖像傳輸介面，該偵測電路根據接收自該圖像傳輸介面之一垂直同步訊號判斷是否接收到該參考時脈訊號。
7. 如請求項1之時脈產生器裝置，其中該偵測電路包含：一電流源電路，用以提供一電流訊號；一開關，用以根據該參考時脈訊號選擇性地導通；一電容，用以經由該電流訊號充電並經由該開關放電，以產生一偵測訊號；以及一反相器電路，用以根據該偵測訊號輸出該致能訊號。
8. 如請求項1之時脈產生器裝置，其中該時脈產生器裝置係應用於一影像處理晶片中，且當該自由運行振盪器響應於該校正訊號調整該輸出時脈訊號之該頻率時，該影像處理晶片內之一電路係根據該參考時脈訊號進行運作。
9. 一種影像處理晶片，包含：一記憶體電路；一傳輸介面，用以在一初始階段傳輸一參考時脈訊號並傳輸一處理器欲執行的一程式碼至該記憶體電路；以及一時脈產生器裝置，用以自該傳輸介面接收該參考時脈訊號，並響應於該參考時脈訊號校正一輸出時脈訊號之一頻率， 其中該記憶體電路在該時脈產生器裝置校正該輸出時脈訊號時根據該參考時脈訊號進行運作。
10. 一種時脈訊號校正方法，包含：判斷是否自一傳輸介面接收到一參考時脈訊號，以輸出一致能訊號；響應於該致能訊號與一輸出時脈訊號產生一第一訊號，並比較該第一訊號與一預設值以產生一校正訊號；以及響應於該校正訊號調整一自由運行振盪器所輸出之該輸出時脈訊號之一頻率。
11. 如請求項10之時脈訊號校正方法，其中響應於該致能訊號與該輸出時脈訊號產生該第一訊號包含：利用一第一計數器，響應於該致能訊號並依據一預設條件對該參考時脈訊號進行計數；以及利用一第二計數器，響應於對該參考時脈訊號之計數操作對該輸出時脈訊號進行計數，以產生該第一訊號。
12. 如請求項10之時脈訊號校正方法，更包含：若該第一訊號與該預設值之一比較次數相同於一臨界值時，停止調整該輸出時脈訊號之該頻率。
13. 如請求項10之時脈訊號校正方法，其中該傳輸介面為一串列周邊介面(serial peripheral interface)，該判斷是否自該傳輸介面接收到該參考時脈訊號之操作包含：在該串列周邊介面傳輸一程式碼的過程中接收該參考時脈訊號。

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