JP2016032169A - クロック位相調整回路 - Google Patents
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Abstract
【解決手段】クロック位相調整回路は、マルチチップ構成の半導体装置で用いられるものである。マスタチップは、マスタクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するマスタフラグを生成するマスタフラグ生成回路を備える。スレーブチップは、マスタチップから供給されたマスタフラグ、および、スレーブクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するスレーブフラグに基づいて、マスタクロックとスレーブクロックとの間のスキューを検出してスキュー設定値を出力するスキュー検出回路と、スキュー設定値に応じて、スレーブクロックの位相を調整する位相調整回路とを備える。
【選択図】図1
Description
マスタチップ92の内部回路22、例えば、mini-LVDS(Low voltage differential signaling:低電圧差動シグナリング)の規格で規定された機能を実現するマクロセルは、マスタクロックCLKMに同期して動作する。
スレーブチップ94の内部回路32、同様に、mini-LVDSの規格で規定された機能を実現するマクロセルは、スレーブクロックCLKSに同期して動作する。
また、電源のオン/オフやリセットにより、チップ間のクロックの位相関係にばらつきが生じ、チップ間でクロックエッジが重なり合う場合、EMI(電磁妨害)の観点からも悪影響をもたらす構成となっている。
前記マスタチップは、
低速クロックを逓倍して第1逓倍クロックを生成する第1PLL回路と、
前記第1逓倍クロックを分周してマスタクロックを生成する第1分周回路と、
リセットが解除された後、前記マスタクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するマスタフラグを生成するマスタフラグ生成回路とを備え、
1つ以上の前記スレーブチップの各々は、
前記マスタチップから供給された低速クロックを逓倍して第2逓倍クロックを生成する第2PLL回路と、
前記第2逓倍クロックを分周してスレーブクロックを生成する第2分周回路と、
前記マスタチップから供給されたマスタフラグ、および、前記リセットが解除された後、前記スレーブクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するスレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間のスキューを検出してスキュー設定値を出力するスキュー検出回路と、
前記スキュー設定値に応じて、前記マスタクロックと前記スレーブクロックとが、あらかじめ設定された位相関係となるように、前記スレーブクロックの位相を調整する位相調整回路とを備えることを特徴とするクロック位相調整回路を提供するものである。
前記リセットが解除された後、前記第1PLL回路のロックタイムに相当する期間、前記マスタクロックをマスクする第1マスク回路と、
前記リセットにより非アクティブ状態の前記マスタフラグを出力し、前記リセットが解除され、前記第1マスク回路によりマスクされた後に出力された1サイクル目の前記マスタクロックに同期してアクティブ状態の前記マスタフラグを出力し、その後、アクティブ状態の前記マスタフラグを出力し続けるマスタフラグ出力回路とを備えることが好ましい。
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除された後に、前記マスタフラグがアクティブ状態となった次のサイクルの前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、2以上の遅延マスタフラグを出力する第1遅延回路と、
2以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持マスタフラグを出力する第1保持回路と、
2以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第1スキュー算出回路とを備えることが好ましい。
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第2PLL回路のロックタイムに相当する期間、マスクされた後に出力された1サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、2以上の遅延マスタフラグを出力する第1遅延回路と、
2以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持マスタフラグを出力する第1保持回路と、
2以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第1スキュー算出回路と、
前記スレーブフラグを各々異なる時間遅延し、2以上の遅延スレーブフラグを出力する第2遅延回路と、
2以上の前記遅延スレーブフラグの各々を、前記マスタフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持スレーブフラグを出力する第2保持回路と、
2以上の前記保持スレーブフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第2スキュー算出回路と、
前記マスタフラグおよび前記スレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間の位相関係を判定し、位相判定信号を出力する位相判定回路と、
前記位相判定信号に基づいて、前記スレーブクロックが前記マスタクロックよりも遅いと判定された場合に、前記第1スキュー算出回路から出力されたスキュー設定値を出力し、前記マスタクロックが前記スレーブクロックよりも遅いと判定された場合に、前記第2スキュー算出回路から出力されたスキュー設定値を出力するように切り替える切替回路とを備えることが好ましい。
前記リセットが解除された後、前記第2PLL回路のロックタイムに相当する期間、前記スレーブクロックをマスクする第2マスク回路と、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第2マスク回路によりマスクされた後に出力された1サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ出力回路とを備えることが好ましい。
前記スレーブクロック、および、前記スキュー設定値が、前記スレーブチップの内部回路に供給され、
前記スレーブチップの内部回路は、前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックに同期して動作するものであることが好ましい。
前記スレーブクロック、および、前記スキュー設定値が、前記位相調整回路に供給され、
前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックが、前記スレーブチップの内部回路に供給されることが好ましい。
これにより、本発明によれば、マスタクロックとスレーブクロックとが、常に、あらかじめ設定された一定の位相関係となるように調整することができる。
また、本発明によれば、マスタクロックとスレーブクロックとの位相関係が常に一定に保たれるため、チップ間でクロックエッジが重なり合うことを防止し、EMI対策としての効果を得ることができる。
低速クロックsync_clkは、マスタチップ12のPLL回路18へ入力されるクロックと、後述するスレーブチップ14のPLL回路28へ入力されるクロックとを同期化するために、PLL回路18へ供給されるとともに、マスタチップ12およびスレーブチップ14の各々対応する外部接続端子58を介して、マスタチップ12からスレーブチップ14のPLL回路28へ供給される。
PLL回路18により生成された逓倍クロックは、分周回路20へ供給される。
マスタクロックCLKMは、マスタチップ12の内部回路22、および、マスタフラグ生成回路24へ供給される。
マスタフラグsyncMは、リセットにより非アクティブ状態となる。そして、リセットが解除された後、PLL回路18のロックタイムに相当する期間、マスクされた後に出力される安定した1サイクル目のマスタクロックCLKMに同期して、マスタフラグsyncMは、非アクティブ状態からアクティブ状態となり、その後、アクティブ状態を維持する。
マスタフラグsyncMは、マスタチップ12およびスレーブチップ14の各々対応する外部接続端子60を介して、マスタチップ12からスレーブチップ14へ供給される。
PLL回路28により生成された逓倍クロックは、分周回路30へ供給される。
スレーブクロックCLKSは、スレーブチップ14の内部回路32、および、スキュー検出回路34へ供給される。
スキュー設定値は、内部回路32へ供給される。
位相調整回路36は、スキュー検出回路34から出力されたスキュー設定値に応じて、マスタクロックCLKMとスレーブクロックCLKSとが、あらかじめ設定された一定の位相関係となるように、スレーブクロックCLKSの位相を調整するものである。
つまり、スレーブチップ14の内部回路32は、位相調整回路36により、スキュー設定値に応じて位相が調整されたスレーブクロックCLKSに同期して動作する。
マスタチップ12の内部回路22の内部に備えられている位相調整回路には、スキュー設定値として、デフォルト値が設定されている。
ロックタイムマスクカウンタ38から出力される、マスクされたマスタクロックCLKMは、FF40へ供給される。
つまり、ロックタイムマスクカウンタ38から出力されるマスクされたマスタクロックCLKMは、リセットが解除された後、PLL回路18のロックタイムに相当する期間が経過して、逓倍クロックが安定した後に動作(発振)を開始する。
リセットが解除された後、FF40には、図3に示すように、ロックタイムマスクカウンタ38によりマスクされた後に出力された1サイクル目のマスタクロックCLKMに同期してデータ入力端子Dのハイレベルが保持される。これにより、FF40からは、アクティブ状態であるハイレベルのマスタフラグsyncMが出力される。
その後、再びリセットされるまで、FF40からは、アクティブ状態であるハイレベルのマスタフラグsyncMが出力し続けられる。
そこで、マスタフラグ生成回路24は、マスタクロックCLKMが不安定な期間中に、マスタフラグsyncMが遷移することのないよう、PLL回路18のロックタイムに相当する期間、ロックタイムマスクカウンタ38によりマスタクロックCLKMをマスクし、リセットが解除されてから、FF40により、十分な時間が経過した後に出力される1サイクル目のマスタクロックCLKMに同期してマスタフラグsyncMを生成する。
そのため、マスタフラグsyncMは、リスタートの際も、必ず安定した状態のマスタクロックCLKMに同期して生成される。
スレーブフラグ生成回路42は、OR回路50と、FF52とを備えている。
FF52のデータ入力端子DにはOR回路50の出力信号が入力され、クロック入力端子CKにはスレーブクロックCLKSが入力され、リセット入力端子RBにはリセット信号(図示省略)が入力される。FF52のデータ出力端子Qからは、同期化信号であるスレーブフラグsyncSが出力される。
リセットが解除された後、マスタフラグsyncMがアクティブ状態であるハイレベルになると、OR回路50の出力信号、つまり、FF52のデータ入力端子Dがハイレベルになる。図5に示すように、FF52には、マスタフラグsyncM、つまり、OR回路50の出力信号がハイレベルとなった次のサイクルのスレーブクロックCLKSに同期してデータ入力端子Dのハイレベルが保持される。これにより、FF52からは、アクティブ状態であるハイレベルのスレーブフラグsyncSが出力される。つまり、スレーブフラグ生成回路42により生成されたスレーブフラグsyncSは、スレーブクロックCLKSの1T(1周期)の範囲内で、必ずマスタフラグsyncMよりもハイレベルへ遷移するタイミングが遅くなる。
その後、スレーブフラグsyncSのハイレベルはOR回路50にフィードバックされ、OR回路50の出力信号がハイレベルに固定される。これにより、FF52からは、ハイレベルのスレーブフラグsyncSが出力し続けられる。
遅延回路44は、マスタフラグsyncMを、各々異なる時間遅延する4つの遅延素子54a、54b、54c、54dを備えている。
保持回路46は、4つのFF56a、56b、56c、56dを備えている。
リセットが解除された後、FF56a、56b、56c、56dには、スレーブフラグsyncSがアクティブ状態であるハイレベルへ遷移するタイミングに同期して遅延マスタフラグDLYM1,DLYM2,DLYM3,DLYM4が各々保持される。
ここで、遅延マスタフラグDLYM1がハイレベルへ遷移するタイミングが、スレーブフラグsyncSがハイレベルへ遷移するタイミングよりも早い場合、保持マスタフラグOUTM1はハイレベルとなる。一方、遅延マスタフラグDLYM1がハイレベルへ遷移するタイミングが、スレーブフラグsyncSがハイレベルへ遷移するタイミングよりも遅い場合、保持マスタフラグOUTM1はローレベルを維持する。他の遅延マスタフラグDLYM2,DLYM3,DLYM4についても同様である。
スキュー算出回路48は、表1に示すように、4本の保持マスタフラグOUTM1,OUTM2,OUTM3,OUTM4の値(ハイレベルまたはローレベル)をデーコードするデコーダにより構成することができる。
この場合、スキュー算出回路48は、マスタクロックCLKMとスレーブクロックCLKSとの間にスキューはないと判断し、スキュー設定値を、マスタチップ12と同じデフォルト値とする。
この場合、スキュー算出回路48は、マスタクロックCLKMとスレーブクロックCLKSとの間のスキューが(1/4)Tであると判断し、スキュー設定値を、デフォルト値+(1/4)Tとする。
この場合、スキュー算出回路48は、マスタクロックCLKMとスレーブクロックCLKSとの間のスキューが(2/4)Tであると判断し、スキュー設定値を、デフォルト値+(2/4)Tとする。
この場合、スキュー算出回路48は、マスタクロックCLKMとスレーブクロックCLKSとの間のスキューが(3/4)Tであると判断し、スキュー設定値を、デフォルト値+(3/4)Tとする。
この場合、スキュー算出回路48は、マスタクロックCLKMとスレーブクロックCLKSとの間のスキューが(4/4)Tであると判断し、スキュー設定値を、デフォルト値+(4/4)Tとする。
一方、スレーブフラグ生成回路42により、スレーブクロックCLKSの取りうる位相の中で最も遅いタイミングで、ローレベルからハイレベルとなるスレーブフラグsyncSが生成される。
その結果、保持回路46のFF56a、56b、56c、56dから出力される保持マスタフラグOUTM1,OUTM2,OUTM3,OUTM4は、各々、H,H,H,Lとなる。
また、クロック位相調整回路10では、マスタクロックCLKMとスレーブクロックCLKSとの位相関係が常に一定に保たれるため、チップ間でクロックエッジが重なり合うことを防止し、EMI対策としての効果を得ることができる。
スレーブフラグ生成回路62は、ロックタイムマスクカウンタ78と、FF80とを備えている。
保持回路46は、図4に示すスレーブフラグ生成回路42により生成されたスレーブフラグsyncSの代わりに、図7に示すスレーブフラグ生成回路62により生成されたスレーブフラグsyncSが、クロック入力端子CKに入力されることを除いて、図4に示す保持回路46と同じ構成のものである。
つまり、遅延回路64は、4つの遅延素子74a、74b、74c、74dにより、スレーブフラグsyncSを各々異なる時間遅延し、4本の遅延スレーブフラグDLYS1,DLYS2,DLYS3,DLYS4を出力する。
つまり、保持回路66は、4つのFF76a、76b、76c、76dにより、4本の遅延スレーブフラグDLYS1,DLYS2,DLYS3,DLYS4の各々を、マスタフラグsyncMがアクティブ状態へ遷移するタイミングに同期して保持し、4本の遅延スレーブフラグDLYS1,DLYS2,DLYS3,DLYS4に各々対応する4本の保持スレーブフラグOUTS1,OUTS2,OUTS3,OUTS4を出力する。
つまり、スキュー算出回路68は、表2に示すように、保持回路66から出力された4本の保持スレーブフラグOUTS1,OUTS2,OUTS3,OUTS4の状態に応じて、マスタクロックCLKMとスレーブクロックCLKSとの間のスキューを算出し、スキュー設定値を出力する。
位相判定回路70は、FF82によって構成されている。
リセットが解除された後、FF82には、スレーブフラグsyncSがアクティブ状態であるハイレベルへ遷移するタイミングに同期してマスタフラグsyncMが保持される。
ここで、スレーブフラグsyncSがハイレベルへ遷移するタイミングが、マスタフラグsyncMがハイレベルへ遷移するタイミングよりも遅い場合、位相判定信号はハイレベルとなる。一方、マスタフラグsyncMがハイレベルへ遷移するタイミングが、スレーブフラグsyncSがハイレベルへ遷移するタイミングよりも遅い場合、位相判定信号はローレベルとなる。
切替回路72は、マルチプレクサ84によって構成されている。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12、92 マスタチップ
14、94 スレーブチップ
16、20、30 分周回路
18、28 PLL回路
22、32 内部回路
24 マスタフラグ生成回路
34 スキュー検出回路
36 位相調整回路
38、78 ロックタイムマスクカウンタ
40、52、56a、56b、56c、56d、76a、76b、76c、76d、80、82 フリップフロップ(FF)
42、62 スレーブフラグ生成回路
44、64 遅延回路
46、66 保持回路
48、68 スキュー検出回路
50 OR回路
54a、54b、54c、54d、74a、74b、74c、74 遅延素子
58、60 外部接続端子
70 位相判定回路
72 切替回路
84 マルチプレクサ
Claims (9)
- マスタチップと、1つ以上のスレーブチップとを搭載するマルチチップ構成の半導体装置で用いられるクロック位相調整回路であって、
前記マスタチップは、
低速クロックを逓倍して第1逓倍クロックを生成する第1PLL回路と、
前記第1逓倍クロックを分周してマスタクロックを生成する第1分周回路と、
リセットが解除された後、前記マスタクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するマスタフラグを生成するマスタフラグ生成回路とを備え、
1つ以上の前記スレーブチップの各々は、
前記マスタチップから供給された低速クロックを逓倍して第2逓倍クロックを生成する第2PLL回路と、
前記第2逓倍クロックを分周してスレーブクロックを生成する第2分周回路と、
前記マスタチップから供給されたマスタフラグ、および、前記リセットが解除された後、前記スレーブクロックの位相を表すタイミングで、非アクティブ状態からアクティブ状態へ1回だけ変化するスレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間のスキューを検出してスキュー設定値を出力するスキュー検出回路と、
前記スキュー設定値に応じて、前記マスタクロックと前記スレーブクロックとが、あらかじめ設定された位相関係となるように、前記スレーブクロックの位相を調整する位相調整回路とを備えることを特徴とするクロック位相調整回路。 - 前記マスタフラグ生成回路は、
前記リセットが解除された後、前記第1PLL回路のロックタイムに相当する期間、前記マスタクロックをマスクする第1マスク回路と、
前記リセットにより非アクティブ状態の前記マスタフラグを出力し、前記リセットが解除され、前記第1マスク回路によりマスクされた後に出力された1サイクル目の前記マスタクロックに同期してアクティブ状態の前記マスタフラグを出力し、その後、アクティブ状態の前記マスタフラグを出力し続けるマスタフラグ出力回路とを備える請求項1に記載のクロック位相調整回路。 - 前記スキュー検出回路は、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除された後に、前記マスタフラグがアクティブ状態となった次のサイクルの前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、2以上の遅延マスタフラグを出力する第1遅延回路と、
2以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持マスタフラグを出力する第1保持回路と、
2以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第1スキュー算出回路とを備える請求項1または2に記載のクロック位相調整回路。 - 前記スキュー検出回路は、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第2PLL回路のロックタイムに相当する期間、マスクされた後に出力された1サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ生成回路と、
前記マスタフラグを各々異なる時間遅延し、2以上の遅延マスタフラグを出力する第1遅延回路と、
2以上の前記遅延マスタフラグの各々を、前記スレーブフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持マスタフラグを出力する第1保持回路と、
2以上の前記保持マスタフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第1スキュー算出回路と、
前記スレーブフラグを各々異なる時間遅延し、2以上の遅延スレーブフラグを出力する第2遅延回路と、
2以上の前記遅延スレーブフラグの各々を、前記マスタフラグがアクティブ状態へ遷移するタイミングに同期して保持し、2以上の保持スレーブフラグを出力する第2保持回路と、
2以上の前記保持スレーブフラグの状態に応じて、前記マスタクロックと前記スレーブクロックとの間のスキューを算出し、前記スキュー設定値を出力する第2スキュー算出回路と、
前記マスタフラグおよび前記スレーブフラグに基づいて、前記マスタクロックと前記スレーブクロックとの間の位相関係を判定し、位相判定信号を出力する位相判定回路と、
前記位相判定信号に基づいて、前記スレーブクロックが前記マスタクロックよりも遅いと判定された場合に、前記第1スキュー算出回路から出力されたスキュー設定値を出力し、前記マスタクロックが前記スレーブクロックよりも遅いと判定された場合に、前記第2スキュー算出回路から出力されたスキュー設定値を出力するように切り替える切替回路とを備える請求項1または2に記載のクロック位相調整回路。 - 前記スレーブフラグ生成回路は、
前記リセットが解除された後、前記第2PLL回路のロックタイムに相当する期間、前記スレーブクロックをマスクする第2マスク回路と、
前記リセットにより非アクティブ状態の前記スレーブフラグを出力し、前記リセットが解除され、前記第2マスク回路によりマスクされた後に出力された1サイクル目の前記スレーブクロックに同期してアクティブ状態の前記スレーブフラグを出力し、その後、アクティブ状態の前記スレーブフラグを出力し続けるスレーブフラグ出力回路とを備える請求項4に記載のクロック位相調整回路。 - 前記第1遅延回路は、前記位相調整回路が調整するスレーブクロックの位相の範囲内の時間で、前記マスタフラグを各々異なる時間遅延し、2以上の前記遅延マスタフラグを出力するものである請求項3〜5のいずれか1項に記載のクロック位相調整回路。
- 前記第2遅延回路は、前記位相調整回路が調整するスレーブクロックの位相の範囲内の時間で、前記スレーブフラグを各々異なる時間遅延し、2以上の前記遅延スレーブフラグを出力するものである請求項4〜6のいずれか1項に記載のクロック位相調整回路。
- 前記位相調整回路は、前記スレーブチップの内部回路の内部に備えられたものであり、
前記スレーブクロック、および、前記スキュー設定値が、前記スレーブチップの内部回路に供給され、
前記スレーブチップの内部回路は、前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックに同期して動作するものである請求項3〜7のいずれか1項に記載のクロック位相調整回路。 - 前記位相調整回路は、前記スレーブチップの内部回路の外部に備えられたものであり、
前記スレーブクロック、および、前記スキュー設定値が、前記位相調整回路に供給され、
前記位相調整回路により、前記スキュー設定値に応じて位相が調整されたスレーブクロックが、前記スレーブチップの内部回路に供給される請求項3〜7のいずれか1項に記載のクロック位相調整回路。
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