TWI509618B - 封裝的串列週邊介面反及閘快閃記憶體裝置及快閃記憶體裝置與其配置方法 - Google Patents
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Description
本揭露有關於快閃記憶體,特別是有關於雙供應電壓操作之快閃記憶體。
快閃記憶體用於許多不同的記憶體裝置架構,包括各種並列式和串列式介面以及各種反及閘和反或閘記憶體陣列。雖然快閃記憶體內部某些特定操作需要高供應電壓(例如3伏特),但其I/O介面操作可接受高供應電壓或低供應電壓(例如1.8伏特)。不管系統中的其他積體電路係操作在高或低電壓,I/O介面操作對低或高供應電壓的選擇可允許快閃記憶體裝置由系統中其他積體電路接收輸入以及提供輸出給系統中其他積體電路。
一種常見於快閃記憶體中用以提供可選的I/O供應電壓操作係使用兩個供應腳位。一個腳位用於接收VDD
以進行內部操作,另一個腳位則用於接收VDDQ
以進行I/O操作。以這種方式,可施加3伏特至腳位VDD
以供電給該快閃記憶體裝置的內部操作,並可施加1.8伏特至腳位VDDQ
以兼容其他要求1.8伏特I/O操作的積體電路或施加3伏特至腳位VDDQ
以兼容其他
要求3伏特I/O操作的積體電路。
本揭露之一實施例為一種快閃記憶體裝置,該裝置包括:一可選電位緩衝器,具有供該快閃記憶體裝置進行外部連接的複數主動端;一快閃記憶體部份;一控制部份,耦接至該快閃記憶體部份;一第一供應電壓端,用以接收來自一外部電壓源之一第一供應電壓;以及一供應電壓產生器,耦接至該第一供應電壓端,用以自該第一供應電壓產生一內部供應電壓以及用以自該供應電壓產生器的一輸出提供該內部供應電壓作為一第二供應電壓;該可選電位緩衝器被耦接至該第一供應電壓端以及該輸出以選擇性地在該第一供應電壓或該第二供應電壓下操作該等主動端。
本揭露之另一實施例為一種快閃記憶體裝置的設定方法。該快閃記憶體裝置具有在低供應電壓輸入/輸出操作的高供應電壓核心電路,該方法包括:在該快閃記憶體裝置接收一高供應電壓;自該高供應電壓產生一低供應電壓在該快閃記憶體裝置;施加該高供應電壓和該低供應電壓至該快閃記憶體裝置之一緩衝電路,該緩衝電路具有供該快閃記憶體裝置進行外部連接的複數主動端;以及在該低供應電壓下操作該等主動端。
10‧‧‧快閃記憶體裝置
30‧‧‧控制部份
40‧‧‧快閃記憶體部份
60、160、200‧‧‧INTVDD電壓產生器
70‧‧‧可選電位緩衝器
100‧‧‧SPI-NAND快閃記憶體
122‧‧‧I/O控制
123‧‧‧狀態暫存器
124‧‧‧連續頁面讀取位址暫存器
125‧‧‧指令暫存器
126‧‧‧位址暫存器
127‧‧‧查找表(LUT)暫存器
128‧‧‧映射邏輯
129‧‧‧位址計數器
130‧‧‧控制邏輯
131‧‧‧CPR壞塊邏輯
132‧‧‧CPR壞塊暫存器
133‧‧‧高電壓產生器(HV GEN)
134‧‧‧列編碼器
135‧‧‧上電偵測器
136‧‧‧行編碼器
138‧‧‧頁面緩衝器
140‧‧‧反及閘快閃陣列
142‧‧‧使用者可定址區域
144‧‧‧冗餘記憶體區域
146‧‧‧查找表(LUT)資訊區塊
147‧‧‧緩衝模式旗標BUF
148‧‧‧ECC-E旗標
170‧‧‧可選電位緩衝器
210‧‧‧偏壓電路
212、221、222、223、232、236、242、311、312、313、314、410‧‧‧p-通道MOSFET
214、216、224、225、227、234、248、315、316、420‧‧‧n-通道MOSFET
220‧‧‧比較器
226、244、246‧‧‧電阻器
230‧‧‧驅動電路
240‧‧‧源極隨耦器
250、260、302、340、360‧‧‧連接器
300、304、350‧‧‧輸入緩衝器
310‧‧‧電位位移器
320‧‧‧反向器
330‧‧‧緩衝器
400‧‧‧輸出緩衝器
第1圖係一快閃記憶體裝置之功能方塊圖。
第2圖係一SPI-NAND快閃記憶體裝置之電路功能圖。
第3圖係一INTVDD電壓產生器的示範性電路概要圖,該INTVDD電壓產生器可適用於第2圖之SPI-NAND快閃記憶體裝置。
第4圖係一輸入緩衝器的示範性電路概要圖,該輸入緩衝器可適用於第2圖之SPI-NAND快閃記憶體裝置。
第5圖係一輸出緩衝器的示範性電路概要圖,該輸出緩衝器可適用於第2圖之SPI-NAND快閃記憶體裝置。
第6圖係一實現第5圖之輸出緩衝器的電路概要圖。
串列週邊介面反或閘(Serial Peripheral Interface NOR,SPI-NOR)快閃記憶體裝置可提供4-6根主動腳位之SPI介面並可進行微小空間有效封裝(Small space-efficient package)。合適的微小空間有效封裝型態包括8-pin SOIC(Small-Outline Integrated Circuit)208-mil封裝、8-pin VSOP(Very-Small Outline Package)208-mil封裝、8-pin PDIP(Dual in-line package)300-mil封裝、8-pad WSON(Very Very Thin Small Outline No Lead Package)6x5-mm封裝、8-pad WSON 8x6-mm封裝、16-pin SOIC 300-mil封裝以及24-ball TFBGA(Thin and Fine Ball Grid Array)8x6-mm封裝。而串列周邊反及閘(Serial Peripheral Interface NAND,SPI-NAND)快閃記憶體係一新興的產品線,其同樣可使用低腳位數的SPI介面並進行微小空間有效包裝,但相較於SPI-NOR快閃記憶體,其密度較高且單位位元花費較為低廉。
SPI介面包括單位元(single-bit)和多位元(multi-bit)
等形式。單位元SPI使用四個主動腳位以傳送指令、位址和資料至串列式快閃記憶體或輸出來自該串列式快閃記憶體的資料。其中,該等主動腳位包括晶片選擇(Chip select;/CS)、時脈(Clock;CLK)、資料輸入(Data In;DI)以及資料輸出(Data Out;DO)。常見的多位元SPI包括雙線模式SPI(Dual SPI)、四線模式SPI(Quad SPI)以及四線週邊介面(Quad Peripheral Interface;QPI)等,所述多位元SPI同樣具有前述四個腳位,並可透過腳位的重新配置以在每一週期內傳送更多串列資料。Dual SPI將DI和DO腳位改為雙向的DIO(輸入/輸出)腳位。Quad SPI亦將DI和DO腳位改為DIO腳位,並再新增兩個DIO腳位,共具有四隻DIO腳位。若再考慮原本的CS與CLK腳位,則一共具有六個主動腳位。而QPI與Quad SPI同樣具有四個DIO腳位,但其在初始指令下仍可執行全四線(full quad,四個DIO腳位)操作。關於SPI介面更詳細的敘述可進一步參照例如美國專利7,558,900號專利。
一些快閃記憶體裝置之核心電路內部需操作在高電壓(例如3伏特),但在一些應用下卻常會有將快閃記憶體裝置與其他操作在低電壓(例如1.8伏特)之積體電路整合在一起的需求。此時,雖可對這些應用提供雙供應電壓以解決以上需求,但有些快閃記憶體裝置可能在封裝的過程中就少了一個可用以接收第二供應電壓的額外腳位。即便是具有一可用的額外腳位的快閃記憶體裝置,該快閃記憶體裝置亦可能會被裝載在僅能提供高供應電壓(例如3伏特)的印刷電路板上而無法接收第二供應電壓。
舉例來說,在一些需要高效能且雙供應電壓的應用中,可能會需要用到高密度的SPI-NAND快閃記憶體,例如Quad SPI和QPI等四線模式的SPI-NAND快閃記憶體。這些四線模式的SPI-NAND裝置的主動輸入(即CS、CLK以及四個DIO的資料輸入)會藉由另一操作在VDD
=1.8伏特電壓的積體電路驅動,而四個DIO的資料輸出則被提供至另一個操作在VDD
=1.8伏特電壓的積體電路。因此,輸入和輸出緩衝器會被設計成操作在1.8伏特電壓以提供兼容性。然而,這些高效能SPI-NAND快閃記憶體可能會具有各種被設計成操作在3伏特電壓的內部核心電路。舉例來說,一些SPI-NAND快閃記憶體的設計中,高供應電壓源VDD可在一範圍內(例如,2.5至3.6伏特)變動,並可被直接施加至一些可以容忍該電壓範圍的核心電路上。該高供應電壓VDD並可透過一電壓調節器(例如,2.4伏特)施加至其他操作在穩定供應電壓的核心電路(例如頁面緩衝器、高電壓產生器中的充電幫浦以及控制邏輯)。因此,這樣的SPI-NAND快閃記憶體需要在兩個不同的供應電壓下操作,一高供應電壓和一低供應電壓。然而,當受限於在一八腳位的封裝型態(例如8-pin WSON封裝和8-pin SOIC封裝)時,其六個主動腳位以及該SPI介面的VDD和GND腳位就佔了該封裝型態的所有腳位,而無從再連接第二供應電壓。即使使用其他具有可用腳位的較大封裝型態,裝載該SPI-NAND快閃記憶體裝置的印刷電路板也不一定具有可用以提供第二供應電壓至該SPI-NAND快閃記憶體裝置的第二供應路徑。
有利的是,快閃記憶體裝置可在兩個供應電壓操
作。一個係外部提供的第一供應電壓,且該第一供應電壓藉由一合適的內部電源匯流排以受調節的或未受調節的形式被分配至整個快閃記憶體裝置。另一個則是透過該第一供應電壓產生於該快閃記憶體裝置內部的第二供應電壓。為了提供裝置的運用彈性,該快閃記憶體裝置可具有一可選電位的緩衝器,作為與低供應電壓或高供應電壓積體電路之連接介面。並且,該快閃記憶體裝置仍可設計為可由外部電壓源接收一第二供應電壓的形式。其中,該外部接收的第二供應電壓可較該內部產生的第二供應電壓優先使用或可將該外部接收的第二供應電壓與該內部產生的第二供應電壓以任何需求的方式結合使用。
為讓本發明的特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明。雖然在此描述的實施例特別有利於使八腳位封裝型態(例如8-pin WSON封裝、8-pin SOIC封裝)的SPI-NAND快閃記憶體進行雙供應電壓操作,但本發明不限於此,無論是否擁有額外的供應電壓腳位,任何快閃記憶體裝置(無關快閃記憶體的型式、介面的種類、腳位數目等)的雙供應電壓操作,皆可適用於本發明。
第1圖係一快閃記憶體裝置10之功能方塊圖。快閃記憶體裝置10包括一快閃記憶體部份40和一控制部份30。資料透過合適的資料線在快閃記憶體部份40和控制部份30之間傳送,其中,所述的資料傳送係透過自控制部份30傳送至快閃記憶體部份40的控制訊號所控制。快閃記憶體裝置10可在兩個供應電壓下操作。外部供應電壓VDD係接收自外部的電壓源並作為第一供應電壓;內部供應電壓INTVDD係產生自外部供應電
壓VDD且具有較低的位準,並藉由在快閃記憶體裝置10中的一INTVDD電壓產生器60所產生以作為第二供應電壓。外部供應電壓VDD可被提供至快閃記憶體裝置10的各種電路,或可被調節以提供給其他需要穩定電壓位準的電路。各種主動輸入/輸出訊號(通常為資料(例如指令、位址以及輸入或輸出自記憶體的資料)及控制訊號)以及各種主動輸入訊號(通常為控制訊號)透過可選電位緩衝器70以及各種合適的終端(未顯示,通常為腳位、封裝的墊片或球、或積體電路的墊片)在快閃記憶體裝置10的控制部份30和外部積體電路之間傳送。確切的訊號係藉由欲使用之介面協定而決定且該可選電位緩衝器70可對無論是低供應電壓或高供應電壓積體電路進行傳送。為了提供裝置的運用彈性,快閃記憶體裝置10可擁有可接收一外部電壓VDDQ作為第二供應電壓的能力。其中,可較內部供應電壓INTVDD優先使用外部電壓VDDQ做為第二供應電壓,或可將外部電壓VDDQ與內部供應電壓INTVDD以任何需求的方式結合以做為第二供應電壓。
第2圖係一SPI-NAND快閃記憶體100之電路功能圖。該SPI-NAND快閃記憶體包括一反及閘快閃陣列140以及頁面緩衝器138。反及閘快閃陣列140包括字元(列)線以及位元(行)線,且由使用者可定址區域142、冗餘記憶體區塊144以及查找表(LUT)資訊區塊146組成。任何所需的快閃記憶體元件技術皆可應用在反及閘快閃陣列140的快閃記憶體元件上。SPI-NAND快閃記憶體100可包括各種用以支援記憶體編碼、抹除以及讀取的電路,像是列編碼器134、行編碼器136、I/O控
制122、狀態暫存器123、連續頁面讀取(continuous page read,“CPR”)位址暫存器124、指令暫存器125、位址暫存器126、LUT暫存器127、控制邏輯130、CPR壞塊邏輯131、CPR壞塊暫存器132以及高電壓產生器133。列編碼器134可藉由使用者控制(在一些實施例中可藉由內部控制)選擇使用者可定址區域142的複數列,以及在內部控制之下選擇冗餘記憶體區塊144與查找表資訊區塊146的複數列。緩衝模式旗標BUF147被用於模式切換。控制邏輯130提供的上電偵測器135係用在啟動電源時,初始化特定模式的設定和預設頁面的載入動作。透過電源線VDD和GND,供應電源至SPI-NAND快閃記憶體100的電路(未顯示)。第2圖所示之實施例中,控制邏輯130係示例性地以SPI協定進行說明(包括multi-IO SPI和QPI),但本發明並不以此為限,反及閘快閃記憶體可視需求以任何的形式進行封裝並配置任何合適的介面(包括一般的反及閘快閃記憶體介面)。如圖所示,藉由選擇性地重新配置四個腳位,可使快閃記憶體在耦接標準的SPI快閃記憶體控制訊號(CS、CLK、DI和DO)與其他訊號(如/WP和/HOLD)的同時,亦可耦接至Dual SPI和Quad SP模式額外所需的資料匯流排訊號(如IO0~I/O3)。
頁面緩衝器138可進行適當地組織和操作,以在連續頁面讀取的期間消除輸出資料中的間隙和不連續性。另亦可藉一ECC(錯誤校正碼)電路(未顯示),依一ECC-E旗標148的狀態對一快取暫存器(未顯示)的內容執行ECC計算。另由於NAND快閃記憶體的可靠性普遍不佳,更可視需要進行壞塊管理。
為了讓該SPI-NAND快閃記憶體100在雙供應電壓進行操作時,不需額外為第二供應電壓提供一專用腳位,SPI-NAND快閃記憶體100可包括一INTVDD電壓產生器160。INTVDD電壓產生器160係透過外部供應電壓VDD於SPI-NAND快閃記憶體100內部產生一內部供應電壓INTVDD以做為第二供應電壓。為了使SPI-NAND快閃記憶體100可彈性地連接至操作於低供應電壓(例如1.8伏特)或高供應電壓(例如3伏特)之積體電路,SPI-NAND快閃記憶體100可包括一可選電位緩衝器170。可選電位緩衝器170係用以設定SPI-NAND快閃記憶體100所連接的低供應電壓或高供應電壓之積體電路所需的I/O電位。值得注意的是,當SPI-NAND快閃記憶體100具有一可用以接收一外部電壓VDDQ作為第二供應電壓的可用腳位時,則可將INTVDD電壓產生器160連接至該可用腳位以控制要提供該外部電壓VDDQ、該內部供應電壓INTVDD、或是將兩電壓進行結合以作為第二供應電壓。
第3圖係一INTVDD電壓產生器200的示範性電路概要圖,該INTVDD電壓產生器200適用於第2圖之INTVDD電壓產生器160。一比較器220接收參考電壓VREF,參考電壓VREF可以任何適當方式產生,例如是產生自內部的能隙參考電壓(bandgap reference)。參考電壓VREF被施加至位於比較器220之左分支電路的n通道MOSFET 225的閘極上,其中比較器220之左分支電路亦包含汲極與閘極相耦接之一p通道MOSFET 221。比較器220之右分支電路包含一n通道MOSFET 224,其閘極耦接至由電阻器244、246組成之分壓電路。電阻器244、246
可透過調整選項(trim option,例如是NAND熔線)實施,舉例來說,電阻器244、246可用以微調內部供應電壓INTVDD。比較器220之右分支電路亦包含汲極與閘極相耦接之一p通道MOSFET 222。電阻器226共同耦接至該兩分支電路,且透過一n通道MOSFET 227耦接至地。比較器220之輸出VR
被提供至驅動電路230之p通道MOSFET 232的閘極。驅動電路230亦包含與p通道MOSFET 232串聯之n通道MOSFET 234。由p通道MOSFET212和n通道MOSFET 214組成之一偏壓電路210提供一偏壓給該n通道MOSFET 234的閘極。MOSFET 212的閘極耦接至該比較器220中MOSFET 221的閘極,而MOSFET 214的閘極耦接至其汲極以及MOSFET 234的閘極。驅動電路230的輸出係該MOSFET 232的汲極與MOSFET 234的汲極之接面,且該輸出被耦接至源極隨耦器240之p通道MOSFET 242的閘極。MOSFET 242可被做成一較大的電晶體以支持高切換電流。源極隨耦器240的電阻負載係電阻器244、246所組成之分壓電路。源極隨耦器240的輸出係內部供應電壓INTVDD,並透過一連接器250被供應至輸出INTVDD/VDDQ。一外部電壓VDDQ透過一連接器260被供應至輸出INTVDD/VDDQ。連接器250與260例如是一金屬選項(metal option)。
特別說明的是,該INTVDD電壓產生器200具有從一可用腳位接收一外部電壓VDDQ並將該外部電壓VDDQ作為輸出電壓的能力。此外,INTVDD電壓產生器200可以任何想要的方式進行內部供應電壓INTVDD與外部電壓VDDQ之間的選擇。如第3圖所示,可藉由連接器250或260進行內部供應電壓
INTVDD或外部電壓VDDQ的選擇。或者,可藉由一內部暫存器設定內部供應電壓INTVDD或外部電壓VDDQ的選擇。或者,可設計一電路自動選擇較高的電壓輸出。或較內部供應電壓INTVDD優先選擇外部電壓VDDQ輸出、或產生一電壓值為該兩電壓的函數值(例如兩電壓的平均值)的電壓輸出、或可以任何需求的方式進行選擇,本發明不以此為限。
請再參照第3圖。如第3圖所示,可藉由提供一致能訊號EN至INTVDD電壓產生器200,並在快閃記憶體裝置與其他操作在不同供應電壓(例如1.8伏特)的積體電路一起使用時,觸發致能訊號EN以致能INTVDD電壓產生器200進行操作,否則,則不觸發致能信號EN。或者,可連續觸發致能訊號EN以使INTVDD電壓產生器200連續進行操作。抑或可將INTVDD電壓產生器200設計為不包含致能電路以維持連續進行操作。藉由觸發致能訊號EN,開路(open)偏壓電路210中的n-通道MOSFET 216、比較器220中的p-通道MOSFET 223以及驅動電路230中的p-通道MOSFET 236,從而致能該等電路的功能。同時,源極隨耦器240中的n-通道MOSFET 248關路(close),從而允許源極隨耦器240和由電阻器244、246組成之分壓電路運作其功能。內部供應電壓INTVDD的電位係由電阻器244、246之電阻比值決定。當內部供應電壓INTVDD偏移一特定電壓值,致能比較器220以校正該偏移植。舉例來說,當內部供應電壓INTVDD低於平衡電位值(例如1.8伏特)時,電壓RV
的變小會使得電壓VR
增加。電壓VR
的增加會降低驅動電路230的輸出電壓,使得源極隨耦器240增加其電壓輸出(即內部供應電
壓INTVDD),並導致電壓RV
增加直到內部供應電壓INTVDD回到平衡電位值。另一方面,當內部供應電壓INTVDD高於平衡電位值時,電壓RV
的增加會使得電壓VR
變小。電壓VR
的降低會增加驅動電路230的輸出電壓,使得源極隨耦器240降低其電壓輸出(即內部供應電壓INTVDD),並導致電壓RV
變小直到內部供應電壓INTVDD回到平衡電位值。
第4圖係一輸入緩衝器300的示範性電路概要圖,輸入緩衝器300可適用於第2圖之可選電位緩衝器170。當輸入IN_PAD耦接一操作在高供應電壓(例如3伏特)之積體電路時,由VDD供電之輸入緩衝器350可以任一合適的方式被選擇,例如是透過高供應電壓選擇位元(selection bit)EN30V選擇。輸入緩衝器350可以任一合適的方式實施,例如是使用兩個CMOS反向器。輸入緩衝器350的輸出透過連接器360提供至輸出腳位DIN。此時,輸入緩衝器304的輸入可選擇性地藉由一連接器(未顯示,例如是金屬選項)接地。然而,當輸入IN_PAD耦接一操作在低供應電壓(例如1.8伏特)之積體電路時,由INTVDD/VDDQ供電之輸入緩衝器304可以任一合適的方式被選擇,例如是透過低供應電壓選擇位元EN18V選擇。此時,輸入緩衝器304之輸入可藉由連接器302耦接至輸入IN_PAD。輸入緩衝器304可以任一合適的方式實施,例如是使用兩個CMOS反向器。輸入緩衝器304的輸出被提供至電位位移器310。電位位移器310之左分支電路係由p-通道MOSFET 311、313以及n-通道MOSFET 315組成,而其右分支電路則係由p-通道MOSFET 312、314以及n-通道MOSFET 316組成。該
左分支電路及右分支電路為交叉耦合。該電位位移器310的高電壓輸出係藉由MOSFET 313和315的汲極提供,並供應至由VDD供電之一緩衝器330。緩衝器330之輸出透過連接器340被提供至輸入緩衝器300的輸出腳位DIN。連接器360、302及340例如是透過一金屬選項實施。
在雙供應電壓操作下,輸入緩衝器304的輸出被供應至該左分支電路中MOSFET 313的閘極,且其反向輸出透過由INTVDD/VDDQ供電之反向器320而被供應該右分支電路中MOSFET 314的閘極。當輸入緩衝器304的輸出電壓為1.8伏特時,n-通道MOSFET 315導通且p-通道MOSFET 311關閉使得電位位移器310閂鎖至接地電位,該接地電位被供應至緩衝器330。然而,當輸入緩衝器304的輸出電壓為0伏特時,n-通道MOSFET 315關閉且p-通道MOSFET 311和313導通使得電位位移器310閂鎖至VDD電位(例如3伏特),且將該VDD電位供應至緩衝器330。
第5圖係一輸出緩衝器400的示範性電路概要圖,該電路概要圖可適用於第2圖之可選電位緩衝器170。輸出緩衝器400可由INTVDD/VDDQ供電以在雙供應電壓操作,或由VDD供電以在單供應電壓操作。其中,供電方式的選擇可由金屬選項實現。訊號DOUT_P和DOUT_N由前一級反相器驅動。在一些藉由控制電壓升降斜率,以最小化VDD和/或GND顫動(bounce)的電路設計中,當DOUT_P和DOUT_N具有相同極性時,DOUT_P和DOUT_N可為個別的訊號。
第6圖係一實現第5圖之輸出緩衝器的電路概要
圖。該輸出緩衝器由一p-通道MOSFET 410與一n-通道MOSFET 420串聯組成。資料訊號DOUT_P被供應至MOSFET 410的閘極,且反相資料訊號DOUT_N被供應至MOSFET 420的閘極。輸出OUT_PAD取自MOSFET 410與MOSFET 420互相連接的汲極。資料訊號DOUT_P的電壓可為0伏特或3伏特,同時MOSFET 410源極上的電壓可為3伏特或1.8伏特。雖然DOUT_P的電壓可能高過INTVDD或VDD,MOSFET 410仍可有效地關閉,因此電壓大小上的差異不影響正確操作。
雖然上述實施例係使用金屬選項作為進行選擇的方式,這些選擇的方式亦可選擇位元(option bit)、狀態暫存器位元(status register bit)、三態緩衝器(tri-state buffers)或其他的形式取代。舉例來說,該可選電位緩衝器170(第2圖)於VDD、INTVDD和VDDQ之間的選擇可由選擇位元或狀態暫存器位元實行。舉例來說,在緩衝器330和輸入緩衝器350之間的選擇可藉由使用由NAND熔線選擇位元控制的三態緩衝器達到。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明。舉例來說,雖然本發明主要是以SPI-NAND快閃記憶體作為實施例進行描述,熟此技藝者可廣泛應用至所有類型的快閃記憶體中。然而,在此提供的具體數值僅用以說明,實際實施可依需求進行變化。同時,實施例中之所述電路雖具體描述了PMOS和NMOS電晶體,但不限於此,在一些其他的實施方式中MOSFET的型態為可變的。另外,實施例中所述之負載為電阻與熔線,但亦可用其他形式的負載作為替換。任
何熟悉此項技藝者,在不脫離本發明之精神和範圍內,當可做些許更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧INTVDD電壓產生器電路
210‧‧‧偏壓電路
212、221、222、223、232、236、242‧‧‧p-通道MOSFET
214、216、224、225、227、234、248‧‧‧n-通道MOSFET
220‧‧‧比較器
226、244、246‧‧‧電阻器
230‧‧‧驅動電路
240‧‧‧源極隨耦器
250、260‧‧‧連接器
Claims (11)
- 一種記憶體裝置包括:一可選電位緩衝器,具有供該記憶體裝置進行外部連接的複數主動端;一快閃記憶體部份;一控制部份,耦接至該快閃記憶體部份;一第一供應電壓端,用以接收一外部供應電壓作為一第一供應電壓;以及一供應電壓產生器,耦接至該第一供應電壓端,用以自該第一供應電壓產生一內部供應電壓以及用以自該供應電壓產生器的一輸出提供該內部供應電壓作為一第二供應電壓,其中該供應電壓產生器更包括:一源極隨耦器,包括一分壓電路,其中該源極隨耦器依據該分壓電路之一第一電阻器和一第二電阻器之電阻比值提供該內部供應電壓;以及一比較器,耦接至該源極隨耦器之該分壓電路,用以箝制該內部供應電壓;該可選電位緩衝器被耦接至該第一供應電壓端以及該輸出以選擇性地在該第一供應電壓或該第二供應電壓下操作該等主動端。
- 如申請專利範圍第1項所述之記憶體裝置,更包括:一第二供應電壓端,用以接收一外部電壓;該供應電壓產生器更耦接至該第二供應電壓端,用以自該內部電壓和該外部電壓提供該第二供應電壓。
- 如申請專利範圍第2項所述之記憶體裝置,其中該供應電壓產生器包括一電壓選擇電路用以自該內部電壓和該外部電壓選擇該第二供應電壓。
- 如申請專利範圍第2項所述之記憶體裝置,其中該供應電壓產生器包括一電壓處理電路,用以根據該內部電壓和該外部電壓產生該第二供應電壓。
- 如申請專利範圍第1項所述之記憶體裝置,更包括一封裝型態,該封裝型態將該可選電位緩衝器、該快閃記憶體部份、該控制部份以及該供應電壓產生器包含於其內;其中,該封裝型態可包括8-pin SOIC(Small-Outline Integrated Circuit)208-mil封裝、8-pin VSOP(Very-Small Outline Package)208-mil封裝、8-pad WSON(Very Very Thin Small Outline No Lead Package)6x5-mm封裝或8-pad WSON 9x6-mm封裝之封裝型態。
- 如申請專利範圍第1項所述之記憶體裝置,更包括一封裝型態,該封裝型態將該可選電位緩衝器、該快閃記憶體部份、該控制部份以及該供應電壓產生器包含於其內;其中,該封裝型態可包括16-pin SOIC 300-mil封裝或8-pad WSON 8x6-mm封裝之封裝型態。
- 如申請專利範圍第1項所述之記憶體裝置,其中該快閃記憶體部份包含一反及閘快閃記憶體陣列或是一反或閘快閃記憶體陣列。
- 如申請專利範圍第1項所述之記憶體裝置,其中當該內部供應電壓低於一平衡電位時,該比較器接收該分壓電 路之電壓值變小,使該比較器增加輸出之一第一校正電壓,進而使該源極隨耦器增加輸出之該內部供應電壓;以及其中當該內部供應電壓高於該平衡電位時,該比較器接收該分壓電路之電壓值變大,使該比較器降低輸出之該第一校正電壓,進而使該源極隨耦器降低輸出之該內部供應電壓。
- 如申請專利範圍第1項所述之記憶體裝置,更包括一接地端,其中該些主動端、該第一供應電壓端以及該接地端兼容於一8終端的串列週邊介面(SPI)協定。
- 一種快閃記憶體裝置的設定方法,該快閃記憶體裝置具有在低供應電壓輸入/輸出操作的高供應電壓核心電路,該方法包括:在該快閃記憶體裝置接收一高供應電壓;自該高供應電壓產生一低供應電壓在該快閃記憶體裝置;箝制該低供應電壓在一平衡電位;施加該高供應電壓和該低供應電壓至該快閃記憶體裝置之一緩衝電路,該緩衝電路具有供該快閃記憶體裝置進行外部連接的複數主動端;以及在該低供應電壓,操作該等主動端。
- 如申請專利範圍第10項所述之快閃記憶體裝置的設定方法,其中:該快閃記憶體裝置是一八腳位封裝之串列週邊介面反 及閘(SPI-NAND)快閃記憶體裝置,該八腳位封裝包括複數主動腳位DI/IO0、DI/IO1、WPb/IO2、HOLDb/IO3、CLK和CSb、一VDD腳位以及一GND腳位,兼容於一8終端的串列週邊介面協定;該緩衝電路係耦接至該等主動腳位的一可選電位緩衝器;該接收一高供應電壓的步驟包括從該VDD腳位接收該高供應電壓;該產生一低供應電壓之步驟包括施加該高供應電壓至一供應電壓產生器,用以自該高供應電壓產生該低供應電壓;以及該施加步驟包括施加該高供應電壓以及該低供應電壓至該可選電位緩衝器,以選擇性地在該高供應電壓或在該低供應電壓操作該等主動腳位。
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