TWI464742B - 半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法 - Google Patents

半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法 Download PDF

Info

Publication number
TWI464742B
TWI464742B TW097150778A TW97150778A TWI464742B TW I464742 B TWI464742 B TW I464742B TW 097150778 A TW097150778 A TW 097150778A TW 97150778 A TW97150778 A TW 97150778A TW I464742 B TWI464742 B TW I464742B
Authority
TW
Taiwan
Prior art keywords
test
signal
mode
test mode
address
Prior art date
Application number
TW097150778A
Other languages
English (en)
Other versions
TW201013689A (en
Inventor
Ki Up Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201013689A publication Critical patent/TW201013689A/zh
Application granted granted Critical
Publication of TWI464742B publication Critical patent/TWI464742B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法
本發明係關於一種半導體記憶體，特別是關於一種用於一半導體記憶元件之測試模式信號產生器，及產生測試模式信號的方式。
除了實行半導體記憶體元件之主要功能之電路單元之外，一典型之半導體記憶體元件又包含用於測試元件之個別測試電路。在一典型半導體元件中，測試係經由進入與一般操作信號不同之各種不同測試信號而實行。
為了增進測試效能，一半導體記憶體將使用各種型式之測試模式(例如：用於電壓控制之測試模式和用於資料比對之測試模式)，而且將包含一測試模式信號產生器，該信號產生器係產生用以進入各種測試模式之其中一特定測試模式或是停止進入之測試模式之信號。
一般而言，在一測試模式信號產生器，當11個位址被輸入一半導體記憶體，11個位址A<0:10>當中之一位址A<7>係用以產生一測試模式暫存器集信號TMRS和一模式暫存器集信號MRS，位址A<8:10>係用以產生一通知進入一測試模式之測試模式集信號TMSET及測試模式暫存器集信號TMRS。另一位址A<0:6>係用以將各種測試模式編碼。
參照第1圖，一習見測試模式信號產生器係產生一使半導體記憶體元件進入一測試模式之測試模式集信號TMSET。此外，該測試模式信號產生器係產生一測試模式信號TM(圖中未顯示)，以致當半導體記憶體進入測試模式時，該半導體元件會實行一由測試模式信號TM指定之特定測試。
在一習見測試模式信號產生器，於三個週期中進入一測試模式暫存器集信號TMRS，用以防止半導體記憶體由於噪音之類影響而不慎進入一測試模式。一習見測試模式信號產生器將啟動測試模式集信號TMSET並且輸出被啟動之測試模式集信號TMSET。具某特定值之位址A<8:10>(即預定之測試進入編碼<H,H,L>、<L,H,H>、<H,L,L>)係在各週期中被依序輸入。
再者，一習見測試模式信號產生器，經由將位址A<0:6>解碼及輸出一解碼信號作為一測試模式信號TM，而產生128個測試模式信號TM，用以回應該測試模式集信號TMSET。該解碼信號係經由將在用以啟動測試模式集信號TMSET之測試模式暫存器集信號TMRS之各週期中接收之位址A<0:6>解碼而啟動。
詳言之，一習見測試模式信號產生器包含數個閂鎖電路，係閂鎖用以使位址A<0:6>被測試模式集信號TMSET解碼之128個解碼信號，該習見之測試模式信號產生器最多產生128個測試模式信號TM。
然而，半導體記憶體元件之複雜操作可能需要更多之測試模式。在習見之測試模式信號產生器中，當所需之測試模式數目增加，支援增加之測試模式所需之位址數目亦會增多。
再者，將需要一用來閂鎖更多數量之解碼信號之閂鎖電路，導致增加晶片尺寸。
本發明係提供一種測試模式信號產生器，使得測試模式數目增加，而不會增加用於支援測試模式之位址數目。
本發明亦提供一種測試模式信號產生器，使測試模式之數目增加，而不會增大晶片尺寸。
本發明亦提供一種產生測試模式信號之方式，使測試模式之數目增加，而不會增加用於支援測試模式之位址數目。
根據本發明之一實施態樣，係提供一種用於一半導體記憶體之測試模式信號產生器，包含一測試模式進入控制單元，係接收數個測試進入模式設定位址以回應一測試模式暫存器集信號，及根據該測試進入模式設定位址輸出數個測試進入模式信號和一測試模式集信號；及一閂鎖單元，係閂鎖數個測試位址解碼信號以回應該測試模式集信號，並且輸出數個與任一測試進入模式信號對應之測試模式信號，其中各個被閂鎖信號係受到該測試進入模式信號控制而輸出作為測試模式信號。
該測試模式信號產生器也許又包括一接收一模式暫存器集信號和一測試裁定位址之測試模式暫存器集信號產生單元。該測試模式暫存器集信號可根據該模式暫存器集信號和測試裁定位址而產生，用以設定一測試模式暫存器。
該測試位址解碼信號可經由將數個測試模式設定位址解碼而產生。
該測試模式進入控制單元，可包含一位址移位單元，係將被依序輸入而與該測試模式暫存器集信號同步之測試進入模式設定位址移位，並且輸出數個移位位址；及一測試模式進入控制信號產生單元，係將該移位位址編碼，其中該測試模式進入控制信號產生單元係輸出測試進入模式信號作為編碼結果，及根據該測試進入模式信號輸出測試模式集信號。
該測試模式進入控制信號產生單元，可包含一編碼單元，係將該移位位址編碼以及輸出該測試進入模式信號作為編碼結果，其中各測試進入模式信號係依據該編碼單元之編碼邏輯和移位位址而被啟動；及一測試模式集信號產生單元，在至少一測試進入模式信號啟動時，啟動該測試模式集信號並且輸出被啟動之測試模式集信號。
由該測試模式閂鎖單元輸出之測試模式信號之數目，與測試位址解碼信號和測試進入模式信號之數目相稱。
根據本發明之另一實施態樣，提供一種用於一半導體記憶體之測試模式信號產生器，係包含一測試進入模式設定單元，係接收數個測試進入模式設定位址，以回應一測試模式暫存器集信號，以及將該測試進入模式設定位址編碼以輸出數個測試進入模式信號；一測試模式集信號產生單元，係根據該測試進入模式信號輸出一測試模式集信號；一測試位址解碼單元，係接收數個測試模式設定位址，以回應該測試模式暫存器集信號，以及將該測試模式設定位址解碼以輸出數個測試位址解碼信號；一閂鎖單元，係閂鎖各測試位址解碼信號以回應該測試模式集信號，而輸出數個閂鎖信號；及一測試模式信號輸出單元，係輸出數個與任一測試進入模式信號對應之測試模式信號，其中各閂鎖信號係受到該測試進入模式信號控制而輸出作為測試模式信號。
該測試模式暫存器集信號，可根據一接收之模式暫存器集信號和測試裁定位址而產生，其中該測試模式暫存器集信號在模式暫存器集信號和測試裁定位址皆啟動時被啟動，用以設定一測試模式暫存器。
該測試進入模式設定單元，可包含一位址移位單元，使依序輸入而與測試模式暫存器集信號同步之測試進入模式設定位址移位，並且輸出數個移位位址；及數個編碼單元，分別將任一移位位址編碼，以致各測試模式信號係由該編碼單元輸出。
該測試模式集信號產生單元，在至少一測試進入模式信號被啟動時，可能啟動該測試模式集信號並且輸出被啟動之測試模式集信號。
該測試模式信號輸出單元，可包含數個與任一閂鎖信號對應並且分別輸出與該輸出單元對應之測試模式信號之輸出單元，其中各輸出單元之對應閂鎖信號係受到測試進入模式信號控制，而輸出各與該輸出單元對應之測試模式信號。
由測試模式信號輸出單元輸出之測試模式信號數目，可與閂鎖信號和測試進入模式信號之數目相稱。
再根據本發明之另一實施態樣，提供一種用於一半導體記憶體之測試模式信號產生器，係包含一測試模式控制單元，係接收數個測試進入模式設定位址和數個測試模式設定位址，以回應一模式暫存器集信號和一測試裁定位址，並且輸出一測試模式集信號、數個測試進入模式信號、及數個測試位址解碼信號；及一測試模式閂鎖單元，係閂鎖該測試位址解碼信號，以回應該測試模式集信號，及輸出被閂鎖之信號作為數個測試模式信號，其中各個被閂鎖之信號係受到測試進入模式信號控制而輸出作為測試模式信號。
該測試模式控制單元，可包含一測試模式暫存器集信號產生單元，係輸出一裁定是否實行測試之測試模式暫存器集信號，以回應該模式暫存器集信號和測試裁定位址；一測試模式進入控制單元，係接收該測試進入模式設定位址以回應該測試模式暫存器集信號，並且將測試進入模式設定位址編碼，用以輸出該測試進入模式信號和測試模式集信號；及一測試位址解碼單元，係將測試模式設定位址解碼以回應該測試模式暫存器集信號，而輸出該測試位址解碼信號。
該測試模式暫存器集信號產生單元，可啟動該測試模式暫存器集信號，並且在各模式暫存器集信號和測試裁定信號被啟動時，輸出被啟動之測試模式暫存器集信號。
該測試模式暫存器集信號產生單元，在測試裁定位址停止之狀態下當模式暫存器集信號被啟動時，可輸出一用以結束測試之重設信號。
該測試模式進入控制單元，可包含一位址移位單元，係將依序輸入之測試進入模式設定位址移位，以回應該測試模式暫存器集信號，以致輸出數個移位位址；一測試進入模式信號產生單元，係將該移位位址編碼以輸出該測試進入模式信號；及一測試模式集信號產生單元，係輸出該測試模式集信號以回應該測試進入模式信號。
該測試模式閂鎖單元，可包含一閂鎖單元，係閂鎖該測試位址解碼信號，以回應該測試模式集信號；及一輸出單元，係輸出分別與任一測試進入模式信號對應之測試模式信號，其中各個被閂鎖之信號受到測試進入模式信號之控制而輸出作為測試模式信號。
又根據本發明之另一實施態樣，提供一種產生用於一半導體記憶體之測試模式信號之方式，包含將數個依序輸入之測試進入模式設定位址移位，以回應一測試模式暫存器集信號，而產生數個移位位址；將該移位位址編碼以輸出數個測試進入模式信號；輸出一在至少一測試進入模式信號啟動時而被啟動之測試模式集信號；及輸出測試位址解碼信號及閂鎖該測試位址解碼信號，以回應該測試模式集信號；及輸出數個分別與任一進入模式信號對應之測試模式信號，其中該測試模式信號，係根據該測試進入模式信號和被閂鎖之測試位址解碼信號而被輸出。
該測試模式暫存器集信號係回應一模式暫存器集信號和一測試裁定位址而產生，用以設定一測試模式暫存器。該測試位址解碼信號係具有測試資訊並且經由將數個測試模式設定位址解碼而獲得之信號，被解碼而回應該測試模式暫存器集信號。
測試模式信號之數目，可與測試進入模式信號和測試位址解碼信號之數目相稱。
再根據本發明之另一實施態樣，係提供一種產生用於一半導體記憶體之測試模式信號之方式，包含接收數個被輸入之測試進入模式設定位址，以回應一測試模式暫存器集信號；根據測試進入模式設定位址而輸出數個測試進入模式信號和一測試模式集信號；閂鎖數個測試位址解碼信號，以回應該測試模式集信號；及輸出數個分別與任一測試進入模式信號對應之測試模式信號，其中被閂鎖之測試位址解碼信號受到該測試進入模式信號之控制而輸出作為測試模式信號。
該測試模式暫存器集信號可以回應一模式暫存器集信號和一測試裁定位址而產生，用以設定一測試模式暫存器。該測試位址解碼信號可經由將數個測試模式設定位址解碼而產生。
該測試進入模式設定位址可能移位而輸出數個移位位址，並且經由使用數個編碼邏輯將該移位位址編碼，以輸出該測試進入模式信號，其中該測試進入模式設定位址被依序輸入，以回應該測試模式暫存器集信號，用以使測試進入模式設定位址移位。
該測試模式集信號可以在至少一測試進入模式信號啟動時被啟動。
測試模式信號之數目，可與測試進入模式信號和測試位址解碼信號之數目相稱。
根據本發明，在一測試模式信號產生器中，係設定數個測試進入模式，各測試進入模式皆產生一測試模式信號，因此可增加測試模式數目，而不會增加用以支持測試模式之位址數目。
再者，在一測試模式信號產生器中，係設定數個測試進入模式，各測試進入模式皆產生一測試模式信號，因此可增加測試模式之數目，而不會增大晶片尺寸。
此外，在一產生測試模式信號之方式中，係設定數個測試進入模式，各測試進入模式皆產生一測試模式信號，因此可增加測試模式之數目，而不會增大晶片尺寸。
茲將參照附加圖示詳細說明本發明之各較佳具體實施例。
本發明係提供一種測試模式信號產生器，及一種產生測試模式信號之方式，其中係設定數個測試進入模式，各測試進入模式皆產生一測試模式信號，因此增加測試模式之數目，而不會增大晶片尺寸。
茲將參照第2圖說明根據本發明之第一具體實施例之用於一半導體元件之測試模式信號產生器。
如第2圖所示，根據本發明之一具體實施例之用於半導體元件之測試模式信號產生器係包含一指令緩衝器100、一位址緩衝器200、一指令解碼器300、一測試模式暫存器集信號產生單元400、一測試模式進入控制單元500、一測試位址解碼單元600、及一測試模式閂鎖單元700。
指令緩衝器100係接收一由外部(例如：測試模式信號產生器外部)進入之指令CMD，並且緩衝及閂鎖所接收之指令CMD。位址緩衝器200係接收一由外部進入之位址ADD，並且緩衝及閂鎖所接收之位址ADD。
指令解碼器300，係輸出一模式暫存器集信號MRS，以回應一由指令緩衝器100輸出之時脈信號CLK和內部指令(例如：CS、RAS、CAS、WE)。該模式暫存器集信號MRS係一用於一模式暫存器以設定半導體記憶體之一般操作模式之信號。
測試模式暫存器集信號產生單元400，係輸出一測試模式暫存器集信號TMRS和一重設信號RSTB，以回應由指令解碼器300輸出之模式暫存器集信號MRS與由位址緩衝器200輸出之特定位址A<7>(以下稱為「測試裁定位址」)。
測試模式進入控制單元500，係輸出一測試模式集信號TMSET和測試進入模式信號TMEMD<1:K>，以回應由測試模式暫存器集信號產生單元400輸出之測試模式暫存器集信號TMRS與由位址緩衝器220輸出之特定位址A<8:10>(以下稱為「測試進入模式設定位址」)。該測試模式進入控制單元500被重設以回應由測試模式暫存器集信號產生單元400輸出之重設信號RSTB。在此，TMEND<1:K>之K係一與測試進入模式信號數目一致之自然數。
測試位址解碼單元600，係將由位址緩衝器200輸出之特定位址A<0:6>(以下稱為「測試模式設定位址」)解碼。該測試位址解碼單元600將該測試模式設定位址解碼，以回應由測試模式暫存器集信號產生單元400輸出之測試模式暫存器集信號TMRS，而輸出測試位址解碼信號TA<1:M>。在此，TA<1:M>之M係一與測試位址解碼信號數目一致之自然數。
測試模式閂鎖單元700，係閂鎖由測試位址解碼單元600輸出之各測試位址解碼信號TA<1:M>，以回應由測試模式進入控制單元500輸出之測試模式集信號TMSET，該測試模式閂鎖單元700係經由以各測試進入模式信號TEMD<1:K>控制被閂鎖之信號，而輸出測試模式信號TM<1:N>。在此，TM<1:N>當中之N係一與K*M一致之自然數。
茲將參照第3～8圖詳細說明根據本發明之一具體實施例之用於半導體元件之測試模式信號產生器。
第3圖係第2圖所示之測試模式暫存器集信號產生單元400之詳細電路圖。
參照第3圖，測試模式暫存器集信號產生單元400包含NAND閘401、404和反相器402、403、405。如上所述，測試模式暫存器集信號產生單元400係輸出一測試模式暫存器集信號TMRS和一重設信號RSTB，以回應一模式暫存器集信號MRS和一測試裁定位址。測試模式暫存器集信號TMRS係用來設定一模式暫存器實行一測試，重設信號RSTB係用來結束測試。
尤其，NAND閘401係接收模式暫存器集信號MRS和位址A<7>(例如：測試裁定位址)並且對其實行一NAND邏輯運算，反相器402使NAND閘401之輸出反相並且輸出測試模式暫存器集信號TMRS。反相器403係接收位址A<7>並且使位址A<7>反相，NAND閘404係接收反相器403之輸出和模式暫存器集信號MRS並且對其實行一NAND邏輯運算。反相器405使NAND閘404之輸出反相並且輸出重設信號RSTB。
因此，當模式暫存器集信號MRS和測試裁定位址A<7>兩者皆被啟動為高位準，測試模式暫存器集信號產生單元400即啟動該測試模式暫存器集信號TMRS並且輸出被啟動之測試模式暫存器集信號TMRS。當模式暫存器集信號MRS被啟動為高位準而測試裁定位址A<7>被停止而為低位準，測試模式暫存器集信號產生單元400即啟動該重設信號RSTB及輸出被啟動之重設信號RSTB。
第4圖係第2圖所示之測試模式進入控制單元500之詳細方塊圖。
參照第4圖，測試模式進入控制單元500包含一位址移位單元520和一測試模式進入控制信號產生單元540。如上所述，該測試模式進入控制單元500係輸出測試進入模式信號TMEMD<1:K>和一測試模式集信號TMSET。該測試進入模式信號係用以從數個測試進入模式中挑選任一者，該測試模式集信號TMSET係用於進入一測試模式。
位址移位單元520，係將由位址緩衝器200接收之測試進入模式設定位址A<8:10>移位三個單元，以回應由測試模式暫存器集信號產生單元400輸出之測試模式暫存器集信號TMRS；藉此，位址移位單元520輸出被移位之移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>。位址移位單元520被重設以回應由測試模式暫存器集信號產生單元400所接收之重設信號RSTB。
測試模式進入控制信號產生單元540，係接收由位址移位單元520輸出之移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>，並且經由使用數個編碼邏輯將移位位址編碼而輸出測試進入模式信號TMED<1:K>。該測試模式進入控制信號產生單元540係輸出測試模式集信號TMSET，以回應測試進入模式信號TMEMD<1:K>。
第5圖係顯示包含於位址移位單元520中之數個移位暫存器單元之其中一者之詳細電路圖。
參照第5圖，位址移位單元520係包含數個移位暫存器單元，各移位暫存器單元又包含一反相器521和數個閂鎖520a～520e。位址移位單元520之一移位暫存器單元，將任一測試進入模式設定位址A<8:10>移位三個單元(例如：移位於測試模式暫存器集信號TMRS之三個週期中發生)，以回應一測試模式暫存器集信號TMRS，而輸出移位位址Ai_S<0:2>。該位址移位單元520係將移位位址Ai_S<0:2>初始以回應該重設信號RSTB。
尤其，反相器521係使測試模式暫存器集信號TMRS反相，及輸出反相之測試模式暫存器集信號。
閂鎖520a係包含一通過閘522、一NAND閘523、及一反相器524。該通過閘522在測試模式暫存器集信號TMRS位於高位準時，供給一測試進入模式設定位址A<8:10>之測試進入模式設定位址Ai。NAND閘523係接收由通過閘522供給之信號和重設信號RSTB並且輸出一移位位址Ai_S<0>。反相器524使NAND閘523之輸出反相，該反相器524被反相之輸出被反饋至NAND閘523之輸入，藉此閂鎖該移位位址Ai_S<0>。
第5圖所示之各閂鎖520c、520e與閂鎖520a之配置方式完全一樣。因此，將省略對於閂鎖520c、520e之配置方式之說明。
閂鎖520b係包含一通過閘525和反相器526、527。該通過閘525係供給由上述閂鎖520a輸出之信號，以回應一低位準之測試模式暫存器集信號TMRS。反相器526使由通過閘525供給之信號反相。反相器527使反相器526之輸出反相，該反相器527被反相之輸出被反饋至反相器526之輸入，藉此閂鎖反相器526之輸出。
閂鎖520d之配置方式係與第5圖所示之閂鎖520b之配置方式完全一樣。因此，將省略對於閂鎖520d之配置方式之說明。
因此，各閂鎖520a、520c、520e係移位並且閂鎖該測試進入模式設定位址Ai或依序由上述閂鎖輸出之信號，以回應各高位準之測試模式暫存器集信號TMRS，該信號係在三個週期中內啟動而使測試進入模式設定位址Ai移位三個單元。各閂鎖520a、520C、520e分別輸出其被閂鎖之信號作為對應之移位位址Ai_S<0:2>。又，閂鎖520a、520C、520e係將移位位址Ai_S<0:2>初始以回應重設信號RSTB。各閂鎖520b、520d係使上述閂鎖之輸出反相，閂鎖520b、520d係閂鎖依序被反相之輸出，以回應低位準之測試模式暫存器集信號TMRS(亦即，閂鎖520b將輸出被反相之閂鎖520a之輸出，而在測試模式暫存器集信號TMRS啟動時回應一低位準之測試模式暫存器集信號TMRS，閂鎖520d將輸出被反相之閂鎖520c之輸出，而在測試模式暫存器集信號TMRS啟動時回應另一低位準之測試模式暫存器集信號TMRS。
第6圖係第4圖所示之測試模式進入控制信號產生單元540之詳細方塊圖。
參照第6圖，第4圖所示之測試模式進入控制信號產生單元540係包含數個編碼單元542_1～542_K和一測試模式集信號產生單元544。該測試模式進入控制信號產生單元540，係輸出與各編碼單元542_1～542_K和一測試模式集信號TMSET對應之測試進入模式信號TMEMD<1:K>。
各編碼單元542_1～542_K係使用藉由測試進入模式設定位址A<8：10>之序列組合而設定之不同的編碼邏輯。各編碼單元542_1～542_K係將移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>編碼，並且使任一測試進入模式信號TMEMD<1:K>啟動及輸出。
舉例而言，一編碼邏輯可以配置為，當將測試進入模式設定位址A<8:10>依序輸入成<H,H,L>、<L,H,H>、<H,L,L>(亦即，A<8:10>在第一週期被輸入為<H,H,L>,A<8:10>在第二週期被輸入為<L,H,H>,A<8:10>在第三週期被輸入為<H,L,L>)，編碼單元542_1即使一輸出信號致能。一編碼邏輯可以配置為，當將測試進入模式設定位址A<8:10>依序輸入成<L,H,H>、<H,H,L>、<L,L,H>，編碼單元542_2將使一輸出信號致能。
第7圖係顯示第6圖所示之特定編碼單元範例之詳細電路圖。
參照第7圖，當分別將移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>進入成<H,L,H>、<L,H,H>、<L,H,L>(例如：當將測試進入模式設定位址A<8:10>依序輸入而與設定之編碼邏輯<H,H,L>、<L,H,H>、<H,L,L>對應)，編碼單元542_1即啟動該測試進入模式信號TMEMD1並且輸出被啟動之測試進入模式信號TMEMD1。
因此，編碼單元542_1可包含NAND閘522、553、556、558、NOR閘551、554、557、559、及反相器550、555。
尤其，第7圖所示之範例中，反相器550使移位位址A8_S<2>反相，NOR閘551係接收反相器550之輸出(例如：反相之移位位址A8_S<2>)和移位位址A8_S<1>並且對其實行一NOR邏輯運算。NAND閘552係接收NOR閘551和移位位址A8_S<0>之輸出。NAND閘553係接收移位位址A9_S<1:2>並且對其實行一NAND邏輯運算，NOR閘554係接收NAND閘553之輸出和移位位址A9_S<0>。反相器555使移位位址A10_S<2>反相，NAND閘556係接收反相器555之輸出和移位位址A10_S<1>，並且對其實行一NAND邏輯運算。NOR閘557係接收NAND閘556之輸出和移位位址A10_S<0>，並且對其實行一NOR邏輯運算。NAND閘558係接收NOR閘554、557之輸出，並且對其實行一NAND邏輯運算。NOR閘559係接收NAND閘552、558之輸出，並且對其實行一NOR邏輯運算，藉此輸出該測試進入模式信號TMEMD1。因此，可見得當移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>分別被輸入為<H,L,H>、<L,H,H>、<L,H,L>，測試進入模式信號TMEMD1將被啟動並且被輸出成高位準。
當分別將移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>輸入成<L,H,L>、<L,H,H>、<H,L,H>(例如：將測試進入模式設定位址A<8:10>依序輸入而與設定之編碼邏輯<L,H,H>、<H,H,L>、<L,L,H>對應)，編碼單元542_2即啟動該測試進入模式信號TMEMD2並且輸出被啟動之測試進入模式信號TMEMD2。
因此，編碼單元542_2可包含數個NAND閘571、573、577、578、NOR閘572、574、576、579、及反相器570、575。
尤其，第7圖所示之範例中，反相器570使移位位址A8_S<2>反相，NAND閘571係接收反相器570之輸出和移位位址A8_S<1>，並且對其實行一NAND邏輯運算。NOR閘572係接收NAND閘571之輸出和移位位址A8_S<0>，且對其實行一NOR邏輯運算。NAND閘573係接收移位位址A9_S<1:2>，並且對其實行一NAND邏輯運算，NOR閘574係接收NAND閘573之輸出和移位位址A9_S<0>，並且對其實行一NOR邏輯運算。反相器575使移位位址A10_S<2>反相，NOR閘576係接收反相器575之輸出和移位位址A10_S<1>，並且對其實行一NOR邏輯運算。NAND閘577係接收NOR閘576之輸出和移位位址A10_S<0>，並且對其實行一NAND邏輯運算。NAND閘578係接收NOR閘572、574之輸出，並且對其實行一NAND邏輯運算。NOR閘579係接收NAND閘577、578之輸出，並且對其實行一NOR邏輯運算，藉此輸出該測試進入模式信號TMEMD2。因此，可見得當移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>分別被輸入為<L,H,L>、<L,H,H>、<H,L,H>，測試進入模式信號TMEMD2將被啟動並且輸出成高位準。
再參照第6圖，當至少一測試進入模式信號TMEMD<1:K>被啟動，測試模式集信號產生單元544即啟動該測試模式集信號TMSET及輸出被啟動之測試模式集信號TMSET。
第8圖係顯示第2圖所示之測試模式閂鎖單元之部分詳細電路圖。
參照第8圖，測試模式閂鎖單元700係包含數個閂鎖電路，各閂鎖電路係包含一閂鎖單元720和一輸出單元740。測試模式閂鎖單元700之一閂鎖電路係閂鎖測試位址解碼信號TA<1:M>中之任一測試位址解碼信號TAi，以回應一測試模式集信號TMSET，被閂鎖之信號TLATi係根據各測試進入模式信號TMEMD<1:K>而被控制，藉此輸出測試模式信號TM<1:K>。因此，一被閂鎖之信號TAi被輸入各輸出單元740，各測試模式信號TM<1:K>係與任一測試進入模式信號TMEMD<1:K>(例如：為了各測試進入模式而產生之測試模式信號)對應。因此，在任一輸出單元740中，各測試模式信號TM<1:K>係根據對應之測試進入模式信號和由輸出單元740進入之被閂鎖之信號Tai而產生。
閂鎖單元720係包含一NAND閘722和一閂鎖724。NAND閘722係接收該測試模式集信號TMSET和一測試位址解碼信號Tai，並且對其實行一NAND邏輯運算。閂鎖724係包含NAND閘725、726。NAND閘725係接收該重設信號RSTB和NAND閘726之輸出，並且對其實行一NAND邏輯運算。NAND閘726係接收NAND閘722之輸出和NAND閘725之輸出，並且對其實行一NAND邏輯運算。
因此，閂鎖單元720係閂鎖該測試位址解碼信號TAi以回應測試模式集信號TMSET，並且被起始而回應該重設信號RSTB。
輸出單元740係包含數個驅動單元742_1～742_K。驅動單元742_1～742_K經由讓被閂鎖之信號TLATi受到各測試進入模式信號TMEMD<1:K>控制而分別輸出各測試模式信號TM<1:K>。
各驅動單元742_1～742_K係包含一NAND閘744和一反相器746。各NAND閘744係接收一被閂鎖信號TLATi和任一測試進入模式信號TMEMD<1:K>並且對其實行一NAND邏輯運算。各反相器746使各對應NAND閘744之輸出反相，藉此書出一對應之測試模式信號TM<1:K>。
包含於測試模式閂鎖單元700之閂鎖電路數目，與測試位址解碼信號之數目M一致。又，由各閂鎖電路輸出之測試模式信號之數目，與測試進入模式信號之數目K一致。因此，測試模式信號之全部數目N係與M*K一致。
茲將參照第9圖說明根據上述本發明之具體實施例之用於半導體記憶體之測試模式信號產生器之操作方式。
根據本發明之具體實施例之用於一半導體記憶體元件之測試模式信號產生器，係產生一能讓半導體記憶體元件進入一測試模式之測試模式集信號TMSET，及產生一由數個測試進入模式中選擇任一測試進入模式之測試進入模式信號TMEMDi。再者，根據本發明之各具體實施例之用於半導體記憶體之測試模式信號產生器係產生一用以實行一特定測試之測試模式信號TMi(圖中未顯示)。當半導體記憶體進入一測試模式時，該測試模式信號TMi係與一測試進入模式信號相對應。
在該根據本發明之具體實施例之用於半導體記憶體元件之測試模式信號產生器，一測試模式暫存器集信號TMRS在三個週期中被輸入，以致能防止該半導體記憶體元件由於噪音之類而不慎進入一測試模式。
再詳言之，當與在各個編碼單元設定之任一編碼邏輯對應之測試進入模式設定位址A<8:10>於各週期被依序輸入，一對應之測試進入模式信號TMEMDi即被啟動，此時由選數個測試進入模式中選擇任一測試進入模式。
舉例而言，第9圖中，當測試進入模式設定位址A<8:10>在測試模式暫存器集信號TMRS之各週期被依序輸入為<H,H,L>、<L,H,H>、及<H,L,L>(亦即，A<8:10>在第一週期被輸入為<H,H,L>，A<8:10>在第二週期被輸入為<L,H,H>，A<8:10>在第三週期被輸入為<H,L,L>)，一測試進入模式信號TMEMD1被對應、具有適當編碼邏輯之編碼單元(第7圖之542_1)啟動，係選擇一與測試進入模式信號TMEMD1對應之第一測試進入模式。在另一例子，當測試進入模式設定位址A<8:10>被依序輸入為<L,H,H>、<H,H,L>、<L,L,H>，一測試進入模式信號TMEMD2被對應、具有適當之編碼邏輯之編碼單元(第7圖之542_2)啟動，並且選擇與測試進入模式信號TMEMD2對應之一第二測試進入模式。
當任一測試進入模式信號TMEMDi被啟動，根據本發明之各具體實施例之用於半導體記憶體元件之測試模式信號產生器，可經由啟動及輸出一測試模式集信號TMSET，而讓半導體記憶體進入一測試模式。
測試位址解碼信號TA<1:M>(例如：128個測試位址解碼信號)，係經由測試模式暫存器集信號TMRS之一週期中所接收之測試模式設定位址A<0:6>而被啟動，用以啟動測試模式集信號TMSET(例如：在第三週期中)。該測試位址解碼信號TA<1:M>被閂鎖而回應該測試模式集信號TMSET。接著，各個被閂鎖信號受到測試進入模式信號TMEMD<1:K>控制，一被啟動之測試進入模式信號TMEMDi閂鎖之信號，被輸出作為一測試模式信號，因此該半導體記憶體可實行一特定測試。
茲將參照第10圖說明一根據本發明之另一具體實施例之用於一半導體記憶體元件之測試模式信號產生器。
如第10圖所示，根據本發明之另一具體實施例之用於一半導體記憶體元件之測試模式信號產生器，係包含一測試進入模式設定單元1100、一測試模式集信號產生單元1200、一測試位址解碼單元1300、一閂鎖單元1400、及一測試模式信號輸出單元1500。
如第11圖所示，測試進入模式設定單元1100係包含一位址移位單元1120和數個編碼單元1122_1～1122_K。
位址移位單元1120之配置方式，可以與第4圖所示之位址移位單元520之配置方式完全樣。位址移位單元1120使測試進入模式設定位址A<8:10>移位，該測試進入模式設定位址A<8:10>被依序輸入位址移位單元1120以回應測試模式暫存器集信號TMRS。藉此，該位址移位單元1120係輸出移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>。
編碼單元1122_1～1122_K之配置方式，可以與上述編碼單元(例如：第6圖之542_1～542_K)之配置方式完全一樣。編碼單元1122_1～1122_K係將移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>編碼並且輸出測試進入模式信號TMEMD<1:K>。
測試模式集信號產生單元1200之配置方式，可以與第6圖之測試模式集信號產生單元544之配置方式完全一樣。該測試模式集信號產生單元1200係輸出一與測試模式信號TMEMD<1:K>對應之測試模式集信號TMSET。亦即，當至少一測試進入模式信號TMEMD<1:K>被啟動，測試模式集信號產生單元120即啟動該測試模式集信號TMSET並且輸出該測試模式集信號TMSET。
測試位址解碼單元1300之配置方式，可以與第2圖之測試位址解碼單元600之配置方式完全一樣。該測試位址解碼單元1300係接收測試模式設定位址A<0:6>以回應測試模式暫存器集信號TMRS。該測試位址解碼單元1300係將所接收之測試模式設定位址A<0:6>解碼，藉此輸出具有用於一特定測試之資訊之測試位址解碼信號TA<1:M>。
閂鎖單元1400，係閂鎖各測試位址解碼信號TA<1:M>，以回應測試模式集信號TMSET及輸出閂鎖信號TLAT<1:M>。
測試模式信號輸出單元1500之配置方式，可以與第8圖之輸出單元740之配置方式完全一樣。該測試模式信號輸出單元1500係控制各閂鎖信號TLAT<1:M>，以回應該測試進入模式信號TMEMD<1:K>並且輸出測試模式信號TM<1:N>。亦即，各測試模式信號TM<1:K>係與其中一測試進入模式信號TMEND<1:K>對應，一測試模式信號TMi係由於一被閂鎖之信號TLAT<1:M>而輸出，以回應被閂鎖信號TLAT<1:M>，並且根據測試進入模式信號TMENDi是否與測試模式信號TMi對應而啟動。
據此，測試模式信號輸出單元1500係輸出與閂鎖信號TLAT<1:M>之數目M和與測試進入模式信號TMEMD<1:K>之數目K一致之M*K個測試模式信號TM<1:N>。
茲將參照第12圖說明一根據本發明之另一具體實施例之用於一半導體記憶體元件之測試模式信號產生器。
如第12圖所示，根據本發明之一具體實施例之用於半導體記憶體元件之測試模式信號產生器，係包含一測試模式控制單元2100和一測試模式閂鎖單元2200。
測試模式控制單元2100，係根據一模式暫存器集信號MRS和一測試裁定位址A<7>而裁定是否實行一測試。該測試模式控制單元亦接收測試進入模式設定位址A<8:10>和測試模式設定位址A<0:6>，以回應裁定結果(例如：裁定是否實行測試)，藉此輸出一測試模式集信號TMSET、數個測試進入模式信號TMEMD<1:K>、及測試位址解碼信號TA<1:M>。
測試模式閂鎖單元2200，係閂鎖測試位址解碼信號TA<1:M>以回應測試模式集信號TMSET，並且經由讓各個被閂鎖信號根據各測試進入模式信號TMEMD<1:K>而受到控制，而輸出測試模式信號TM<1:N>。
參照第13圖，測試模式控制單元2100係包含一測試模式暫存器集信號產生單元2120、一測試模式進入控制單元2140、及一測試位址解碼單元2160。
測試模式暫存器集信號產生單元2120之配置方式，可以與第2圖所示之測試模式暫存器集信號產生單元400之配置方式完全一樣。當模式暫存器集信號MRS和測試裁定位址A<7>皆被啟動，測試模式暫存器集信號產生單元2120即啟動一測試模式暫存器集信號TMRS及輸出被啟動之測試模式暫存器集信號TMRS，因此實行測試。當模式暫存器集信號MRS在測試裁定位址A<7>被停止之狀態下被啟動，測試模式暫存器集信號產生單元2120即啟動一用以結束測試之重設信號RSTB並且輸出被啟動之重設信號RSTB。
測試模式進入控制單元2140，係接收測試進入模式設定位址A<9:10>以回應一測試模式暫存器集信號TMRS，及使用數個編碼邏輯以將測試進入模式設定位址A<8:10>編碼，藉此輸出數個測試進入模式信號TMEMD<1:K>和一測試模式集信號TMSET。
尤其，如第14圖所示，測試模式進入控制單元2140，係包含一位址移位單元2142、一測試模式進入信號產生單元2144、及一測試模式集信號產生單元2146。
位址移位單元2142之配置方式，可以與第4圖之位址移位單元520之配置方式完全一樣。位址移位單元2142係將依序輸入位址移位單元2142之測試進入模式設定位址A<8:10>移位，以回應測試模式暫存器集信號TMRS，並且輸出移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>。該位址移位單元2142係經由重設信號RSTB而被重設。
測試模式進入信號產生單元2144之配置方式，可以與第6圖所示之範例編碼單元524_1～524_K之配置方式完全一樣。測試模式進入信號產生單元2144係將移位位址A8_S<0:2>、A9_S<0:2>、A10_S<0:2>編碼，並且輸出測試進入模式信號TMEMD<1:K>作為編碼結果。
測試模式集信號產生單元2146之配置方式，可以與第6圖所示之測試模式集信號產生單元544之配置方式完全一樣。該測試模式集信號產生單元2146係輸出測試模式集信號TMSET，以回應測試進入模式信號TMEMD<1:K>。亦即，當至少一測試進入模式信號TMEMD<1:K>被啟動，測試模式集信號產生單元2146即啟動該測試模式集信號TMSET並且輸出被啟動之測試模式集信號TMSET。
再參照第13圖，測試位址解碼單元2160之配置方式，可以與第2圖所示之測試位址解碼單元600之配置方式完全一樣。測試位址解碼單元2160係將測試模式設定位址A<0:6>解碼，以回應測試模式暫存器集信號TMRS並且輸出測試位址解碼信號TA<1:M>。
參照第15圖，測試模式閂鎖單元2200係包含一閂鎖單元2220和一輸出單元2240。
閂鎖單元2220可包含數個閂鎖單元720(如第8圖所示)，該閂鎖單元720之數目與測試位址解碼信號之數目M一致。閂鎖單元2220係閂鎖各測試位址解碼信號TA<1:M>以回應該測試模式暫存器集信號TMSET。
輸出單元2240可包含數個輸出單元740(如第8圖所示)，該輸出單元之數目與測試位址解碼信號之數目M一致。該輸出單元2240使閂鎖信號TLAT<1:M>由閂鎖單元2200輸出，而依據各測試進入模式信號TMEMD<1:K>被控制，用以輸出測試模式信號TM<1:N>。亦即，各閂鎖信號TLAT<1:M>可被輸入各對應之輸出單元，在各輸出單元，測試模式信號TM<1:N>係根據對應之閂鎖信號和測試進入模式信號TMEND<1:K>而被輸出。
如上所述，上述根據本發明各具體實施例之用於半導體記憶體元件之測試模式信號產生器中，測試模式信號與測試進入模式信號之數目可成比例增加，而不會使閂鎖電路之數目增加，亦或可增加測試模式信號之數目，而不會使測試模式設定位址之數目增加。再者，可供給和先前技術之測試模式信號產生器之一樣數目之測試模式信號，同時減少測試模式設定位址之數目。
那些熟悉本技術的人將察覺到本發明較佳具體實施例主要要作為說明之用，本發明之各種修改、增加及替換，而沒有偏離揭示於下之申請專利範圍中的範圍和精神，均有其可能性。
100．．．指令緩衝器
200．．．位址緩衝器
300．．．指令解碼器
400．．．測試模式暫存器集信號產生單元
500．．．測試模式進入控制單元
600．．．位址解碼單元
700．．．測試模式閂鎖單元
401、404．．．NAND閘
402、403、405．．．反相器
520．．．位址移位單元
540．．．測試模式進入控制信號產生單元
521．．．反相器
522．．．通過閘
523．．．NAND閘
524．．．反相器
525．．．通過閘
526、527．．．反相器
520a～520e．．．閂鎖
542_1～542_K．．．編碼單元
544．．．測試模式集信號產生單元
550、555．．．反相器
551、554、557、559．．．NOR閘
552、553、556、558．．．NAND閘
570、575．．．反相器
571、573、577、578．．．NAND閘
572、574、576、579．．．NOR閘
720．．．閂鎖單元
722、725、726．．．NAND閘
724．．．閂鎖
740．．．輸出單元
742_1～742_K．．．驅動單元
744．．．NAND閘
746．．．反相器
1100．．．測試進入模式設定單元
1200．．．測試模式集信號產生單元
1300．．．測試位址解碼單元
1400．．．閂鎖單元
1500．．．測試模式信號輸出單元
1120．．．位址移位單元
1122_1～1122_K．．．編碼單元
2100．．．測試模式控制單元
2200．．．測試模式閂鎖單元
2120．．．測試模式暫存器集信號產生單元
2140．．．測試模式進入控制單元
2160．．．測試位址解碼單元
2142．．．位址移位單元
2144．．．測試模式進入信號產生單元
2146．．．測試模式集信號產生單元
2220．．．閂鎖單元
2240．．．輸出單元
第1圖係顯示一用於習見半導體記憶體元件之測試模式信號產生器之操作方式之波形圖。
第2圖係顯示一根據本發明之第一具體實施例之用於一半導體記憶體元件之測試模式信號產生器之方塊圖。
第3圖係顯示第2圖所示之測試模式暫存器集信號產生單元之詳細電路圖。
第4圖係顯示第2圖所示之測試模式進入控制單元之詳細方塊圖。
第5圖係顯示第4圖所示之位址移位單元之移位暫存器單元之詳細電路圖。
第6圖係顯示第4圖所示之測試模式進入控制信號產生單元之詳細方塊圖。
第7圖係顯示第6圖所示之特定編碼單元範例之詳細電路圖。
第8圖係顯示第2圖所示之測試模式閂鎖單元之部分詳細電路圖。
第9圖係顯示根據本發明之用於一半導體記憶體元件之測試模式信號產生器之操作波形圖。
第10圖係顯示根據本發明之另一具體實施例之用於一半導體記憶體元件之測試模式信號產生器之方塊圖。
第11圖係顯示第10圖所示之測試模式設定單元之詳細方塊圖。
第12圖係顯示根據本發明之另一具體實施例之用於一半導體記憶體元件之測試模式信號產生器之方塊圖。
第13圖係顯示第12圖所示之測試模式控制單元之詳細方塊圖。
第14圖係顯示第13圖所示之測試模式進入控制單元之詳細方塊圖。
第15圖係顯示第13圖所示之測試模式閂鎖單元之詳細方塊圖。
100．．．指令緩衝器
200．．．位址緩衝器
300．．．指令解碼器
400．．．測試模式暫存器集信號產生單元
500．．．測試模式進入控制單元
600．．．位址解碼單元
700．．．測試模式閂鎖單元

Claims (28)

  1. 一種用於一半導體記憶體元件之測試模式信號產生器，包括：一測試模式進入控制單元，係用以接收數個測試進入模式設定位址，以回應一測試模式暫存器集信號，及根據該測試進入模式設定位址輸出數個測試進入模式信號和一測試模式集信號；以及一閂鎖單元，係用以閂鎖數個測試位址解碼信號，以回應該測試模式集信號，並且輸出數個與任一測試進入模式信號對應之測試模式信號，其中各個被閂鎖之信號受到測試進入模式信號控制而輸出作為測試模式信號。
  2. 如申請專利範圍第1項之用於一半導體記憶元件之測試模式信號產生器，其又包括一測試模式暫存器集信號產生單元，係用以接收一模式暫存器集信號和一測試裁定位址，其中該測試模式暫存器集信號係根據該模式暫存器集信號和測試裁定位址而產生，用以設定一測試模式暫存器。
  3. 如申請專利範圍第1項之用於一半導體記憶元件之測試模式信號產生器，其中該測試位址解碼信號係經由將數個測試模式設定位址解碼而產生。
  4. 如申請專利範圍第1項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式進入控制單元包括：一位址移位單元，係用以使該測試進入模式設定位址移位，以輸出數個移位位址，其中各測試進入模式設定位址被依序輸入到該位址移位單元，而與該測試模式暫存器集信號同步；以及一測試模式進入控制信號產生單元，係用以將該移位位址編碼，其中該測試模式進入控制信號產生單元係輸出測試進入模式信號作為編碼結果，其中該測試模式進入控制信號產生單元係根據測試進入模式信號而輸出測試模式集信號。
  5. 如申請專利範圍第1項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式進入控制信號產生單元包括：一編碼單元，係用以將該移位位址編碼及輸出測試進入模式信號作為編碼結果，其中各測試進入模式信號係根據編碼單元之編碼邏輯和移位位址而被啟動；以及一測試模式集信號產生單元，係用以啟動測試模式集信號，並且在至少一測試進入模式信號被啟動時輸出被啟動之測試模式集信號。
  6. 如申請專利範圍第1項之用於一半導體記憶元件之測試模式信號產生器，其中經由該測試模式閂鎖單元輸出之測試模式信號數目，與該測試位址解碼信號和測試進入模式信號之數目相稱。
  7. 一種用於一半導體記憶元件之測試模式信號產生器，包括：一測試進入模式設定單元，係用以接收數個測試進入模式設定位址，以回應一測試模式暫存器集信號，以及將該測試進入模式設定位址編碼以輸出數個測試進入模式信號；一測試模式集信號產生單元，係根據該測試進入模式信號輸出一測試模式集信號；一測試位址解碼單元，係用以接收數個測試模式設定位址以回應該測試模式暫存器集信號，並且將該測試模式設定位址解碼以輸出數個測試位址解碼信號；一閂鎖單元，係用以閂鎖各測試位址解碼信號以回應該測試模式集信號，藉此輸出數個閂鎖信號；以及一測試模式信號輸出單元，係用以輸出數個與任一測試進入模式信號對應之測試模式信號，其中各閂鎖信號受到該測試進入模式信號控制而輸出作為測試模式信號。
  8. 如申請專利範圍第7項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式暫存器集信號係根據一接收之模式暫存器集信號和測試裁定位址而產生，其中該測試模式暫存器集信號在模式暫存器集信號和測試裁定位址啟動時被啟動，以設定一測試模式暫存器。
  9. 如申請專利範圍第7項之用於一半導體記憶元件之測試模式信號產生器，其中該測試進入模式設定單元包括：一位址移位單元，係用以將測試進入模式設定位址移位而輸出數個移位位址，其中各測試進入模式設定位址被依序輸入而與測試模式暫存器集信號同步；以及數個編碼單元，係用以將任一移位位址編碼，以致各測試進入模式信號由各編碼單元輸出。
  10. 如申請專利範圍第7項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式集信號產生單元在至少一測試進入模式信號啟動時，啟動該測試模式集信號並且輸出被啟動之測試模式集信號。
  11. 如申請專利範圍第7項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式信號輸出單元包括數個各與任一閂鎖信號對應並且分別輸出與一輸出單元對應之測試模式信號之輸出單元，其中各輸出單元之對應閂鎖信號係受到測試進入模式信號控制而輸出與該輸出單元對應之測試模式信號。
  12. 如申請專利範圍第11項之用於一半導體記憶元件之測試模式信號產生器，其中由測試模式信號輸出單元輸出之測試模式信號之數目，與該閂鎖信號和測試進入模式信號之數目相稱。
  13. 一種用於一半導體記憶元件之測試模式信號產生器，包括：一測試模式控制單元，係用以接收數個測試進入模式設定位址和數個測試模式設定位址，以回應一模式暫存器集信號和一測試裁定位址，及輸出一測試模式集信號、數個測試進入模式信號、及數個測試位址解碼信號；以及一測試模式閂鎖單元，係用以閂鎖該測試位址解碼信號以回應測試模式集信號，及輸出被閂鎖之信號作為數個測試模式信號，其中各個被閂鎖之信號受到測試進入模式信號控制而輸出作為測試模式信號。
  14. 如申請專利範圍第13項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式控制單元包括：一測試模式暫存器集信號產生單元，係用以輸出一用以裁定是否實行測試之測試模式暫存器集信號，以回應該模式暫存器集信號和測試裁定位址；一測試模式進入控制單元，係用以接收該測試進入模式設定位址以回應該測試模式暫存器集信號，並且將該測試進入模式設定位址編碼以輸出該測試進入模式信號和測試模式集信號；以及一測試位址解碼單元，係用以將測試模式設定位址解碼而回應該測試模式暫存器集信號，使測試位址解碼信號輸出。
  15. 如申請專利範圍第14項之用於一半導體記憶元件之測試模式信號產生器，其中當各模式暫存器集信號和測試裁定位址啟動時，該測試模式暫存器集信號產生單元即啟動該測試模式暫存器集信號及輸出被啟動之測試模式暫存器集信號。
  16. 如申請專利範圍第14項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式暫存器集信號產生單元，在該模式暫存器集信號啟動而測試裁定位址停止時，輸出一用以結束測試之重設信號。
  17. 如申請專利範圍第14項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式進入控制單元包括：一位址移位單元，係將該測試進入模式設定 位址移位而輸出數個移位位址，其中各測試進入模式設定位址係被依序輸入到該位址移位單元，以回應該測試模式暫存器集信號；一測試進入模式信號產生單元，係用以將該移位位址編碼，以輸出該測試進入模式信號；以及一測試模式集信號產生單元，係用以輸出該測試模式集信號，以回應該測試進入模式信號。
  18. 如申請專利範圍第13項之用於一半導體記憶元件之測試模式信號產生器，其中該測試模式閂鎖單元包括：一閂鎖單元，係用以閂鎖測試位址解碼信號以回應測試模式集信號；以及一輸出單元，係用以輸出各與任一測試進入模式信號對應之測試模式信號，其中各個被閂鎖之信號係受到測試進入模式信號控制而輸出作為測試模式信號。
  19. 一種產生用於一半導體記憶元件之測試模式信號之方法，包括：將數個依序輸入之測試進入模式設定位址移位，以回應一測試模式暫存器集信號而產生數個移位位址；將該移位位址編碼，以輸出數個測試進入模式信號；輸出一測試模式集信號，其中該測試模式集信號在至少一測試進入模式信號啟動時被啟動；輸出測試位址解碼信號並且閂鎖該測試位址解碼信號，以回應該測試模式集信號；以及輸出數個與任一測試進入模式信號對應之測試模式信號，其中該測試模式信號係根據測試進入模式信號和被閂鎖之測試位址解碼信號而輸出。
  20. 如申請專利範圍第19項之產生用於一半導體記憶元件之測試模式信號之方法，其中該測試模式暫存器集信號係產生以回應一模式暫存器集信號和一測試裁定位址，用以設定一測試模式暫存器。
  21. 如申請專利範圍第19項之產生用於一半導體記憶元件之測試模式信號之方法，其中該測試位址解碼信號係具有測試資訊而且經由將數個測試模式設定位址解碼而獲得之信號，其係被解碼而回應該測試模式暫存器集信號。
  22. 如申請專利範圍第19項之產生用於一半導體記憶元件之測試模式信號之方法，其中該測試模式信號之數目與測試進入模式信號和測試位址解碼信號之數目相稱。
  23. 一種產生用於一半導體記憶元件之測試模式信號之方法，包括：接收數個測試進入模式設定位址，其中該測試進入模式設定位址被輸入以回應一測試模式暫存器集信號；根據該測試進入模式設定位址輸出數個測試進入模式信號和一測試模式集信號；閂鎖數個測試位址解碼信號，以回應該測試模式集信號；以及輸出數個與任一測試進入模式信號對應之測試模式信號，其中被閂鎖之測試位址解碼信號係受到測試進入模式信號控制而輸出該測試模式信號。
  24. 如申請專利範圍第23項之產生用於一半導體記憶元件之測試模式信號之方法，其中係產生該測試模式暫存器集信號以回應一模式暫存器集信號和一測試裁定位址，用以設定一測試模式暫存器。
  25. 如申請專利範圍第23項之產生用於一半導體記憶元件之測試模式信號之方法，其中該測試位址解碼信號係經由將數個測試模式設定位址解碼而產生之信號。
  26. 如申請專利範圍第23項之產生用於一半導體記憶元件之測試模式信號之方法，其又包括將測試進入模式設定位址移位以輸出數個移位位址，以及使用數個編碼邏輯將該移位位址編碼，而輸出該測試進入模式信號，其中該測試進入模式設定位址被依序輸入以回應該測試模式暫存器集信號，用以將該測試進入模式設定位址移位。
  27. 如申請專利範圍第23項之產生用於一半導體記憶元件之測試模式信號之方法，其中該測試模式集信號在至少一測試進入模式信號啟動時被啟動。
  28. 如申請專利範圍第23項之產生用於一半導體記憶元件之測試模式信號之方法，其中測試模式信號之數目與測試進入模式信號和測試位址解碼信號之數目相稱。
TW097150778A 2008-09-19 2008-12-26 半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法 TWI464742B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080092208A KR100931024B1 (ko) 2008-09-19 2008-09-19 반도체 메모리 장치의 테스트 모드 신호 생성 장치 및 그의생성 방법

Publications (2)

Publication Number Publication Date
TW201013689A TW201013689A (en) 2010-04-01
TWI464742B true TWI464742B (zh) 2014-12-11

Family

ID=41684094

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097150778A TWI464742B (zh) 2008-09-19 2008-12-26 半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法

Country Status (4)

Country Link
US (1) US7881136B2 (zh)
KR (1) KR100931024B1 (zh)
CN (1) CN101677023B (zh)
TW (1) TWI464742B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003150B1 (ko) * 2009-05-14 2010-12-21 주식회사 하이닉스반도체 어드레스 시프트 회로 및 방법
KR101124293B1 (ko) * 2009-12-28 2012-03-28 주식회사 하이닉스반도체 테스트 모드 신호 생성장치 및 방법
KR101124331B1 (ko) * 2010-04-30 2012-03-19 주식회사 하이닉스반도체 반도체 장치
KR101190687B1 (ko) * 2010-11-17 2012-10-12 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
JP5963647B2 (ja) * 2012-01-30 2016-08-03 エスアイアイ・セミコンダクタ株式会社 半導体記憶回路を備えた半導体装置
KR102156284B1 (ko) * 2013-11-27 2020-09-15 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 모듈
KR102300890B1 (ko) * 2015-06-17 2021-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
KR102375054B1 (ko) * 2015-12-11 2022-03-17 에스케이하이닉스 주식회사 테스트 모드 설정회로 및 이를 포함하는 반도체 장치
KR20170076098A (ko) * 2015-12-24 2017-07-04 에스케이하이닉스 주식회사 테스트 모드 제어 장치
KR20190075202A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템
WO2020063413A1 (en) * 2018-09-28 2020-04-02 Changxin Memory Technologies, Inc. Chip and chip test system
CN109164374B (zh) * 2018-09-28 2024-03-29 长鑫存储技术有限公司 芯片与芯片测试***
KR102124404B1 (ko) * 2019-01-18 2020-06-18 주식회사 피델릭스 테스트 모드의 수를 확장하는 테스트 모드 셋팅 회로 및 테스트 모드 셋팅 방법
KR102428901B1 (ko) * 2022-04-15 2022-08-04 삼성전자주식회사 명령어 로그 레지스터를 포함하는 반도체 메모리 장치 및 그것의 명령어 로그 출력 방법
KR102658551B1 (ko) * 2022-06-13 2024-04-18 주식회사 피델릭스 테스트 모드의 수를 효율적으로 확장하는 테스트 모드 셋팅 회로 및 테스트 모드 셋팅 방법
CN117711452A (zh) * 2022-09-08 2024-03-15 长鑫存储技术有限公司 模式寄存器设置编码的生成电路、方法及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
US20040120178A1 (en) * 2002-12-24 2004-06-24 Jang Ji Eun Test mode circuit of semiconductor memory device
TWI233656B (en) * 2001-12-20 2005-06-01 Hynix Semiconductor Inc Wafer burn-in test mode circuit
US20080170451A1 (en) * 2007-01-11 2008-07-17 Yong-Gyu Chu Method and circuit for setting test mode of semiconductor memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001126499A (ja) * 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
KR20040003562A (ko) * 2002-07-03 2004-01-13 삼성전자주식회사 동기식 반도체 기억장치의 테스트 모드 진입회로
KR100464937B1 (ko) * 2003-04-29 2005-01-06 주식회사 하이닉스반도체 반도체 메모리의 테스트 모드 플래그 신호 발생 장치
KR100612034B1 (ko) * 2004-11-01 2006-08-11 삼성전자주식회사 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로
KR100695485B1 (ko) * 2005-06-13 2007-03-15 주식회사 하이닉스반도체 테스트 모드 진입 회로
KR100670729B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
KR100891304B1 (ko) * 2007-09-10 2009-04-06 주식회사 하이닉스반도체 테스트 모드 회로를 포함하는 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
TWI233656B (en) * 2001-12-20 2005-06-01 Hynix Semiconductor Inc Wafer burn-in test mode circuit
US20040120178A1 (en) * 2002-12-24 2004-06-24 Jang Ji Eun Test mode circuit of semiconductor memory device
US20080170451A1 (en) * 2007-01-11 2008-07-17 Yong-Gyu Chu Method and circuit for setting test mode of semiconductor memory device

Also Published As

Publication number Publication date
TW201013689A (en) 2010-04-01
CN101677023B (zh) 2013-04-24
US7881136B2 (en) 2011-02-01
KR100931024B1 (ko) 2009-12-11
US20100074031A1 (en) 2010-03-25
CN101677023A (zh) 2010-03-24

Similar Documents

Publication Publication Date Title
TWI464742B (zh) 半導體記憶體之測試模式信號產生器以及產生測試模式信號的方法
TWI522636B (zh) 半導體裝置之測試模式控制電路及其控制方法
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
KR100493028B1 (ko) 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법
TWI393137B (zh) 半導體裝置及其驅動方法
US20090006917A1 (en) Test circuit for supporting concurrent test mode in a semiconductor memory
US7362635B2 (en) Semiconductor memory device
KR100718038B1 (ko) 반도체 메모리 장치의 뱅크 선택 회로
KR20190048033A (ko) 반도체 장치의 테스트 모드 설정 회로 및 방법
TWI517163B (zh) 非揮發性記憶體設備與用於處理其組態資訊的方法
KR20150071470A (ko) 반도체 메모리 장치 및 그 동작방법
US10566074B2 (en) Test mode control circuit
KR100757932B1 (ko) 반도체 집적 회로의 테스트 신호 생성 장치 및 방법
JP2009087526A (ja) 半導体メモリ装置およびその駆動方法
KR101096273B1 (ko) 데이터스트로브신호 생성회로
US9257202B2 (en) Semiconductor devices
US9384794B2 (en) Semiconductor device and method of operating the same
KR100821583B1 (ko) 반도체 메모리 장치의 리던던시 제어 회로 및 방법
US8427883B2 (en) Setting circuit and integrated circuit including the same
US8036045B2 (en) Data output control circuit
KR100902048B1 (ko) 반도체 장치의 어드레스 수신회로
US7558146B2 (en) Internal address generator for use in semiconductor memory device
JP2001319494A (ja) メモリ回路用の組込み自己試験装置
KR100762901B1 (ko) 테스트 모드 회로
US20100290266A1 (en) Command processing circuit and phase change memory device using the same