JP4763918B2 - デジタル制御発信器同調入力をタイムディザリングするシステムおよび方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、電圧制御発振器に関し、特に、全デジタル制御発振器（ＤＣＯ）同調入力のタイムディザリング方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサやデジタル信号プロセッサ（ＤＳＰ）のような現代のＶＬＳＩ回路の動作クロックレートは近年著しく高くなってきている。現在ＧＨｚにも達するこれらのクロックレートと、ＶＬＳＩ回路が時間をかけて実施することができる演算数の対応する増加とにより、ノートブックコンピュータやワイヤレス電話のようなモバイルバッテリ給電システムを含む電子計算システムの機能が劇的に増強されてきている。このような高速機能を提供するためには、オンチップクロック発生およびクロック回復（すなわち、シリアルビットストリームからのタイミング情報の発生）も、もちろんこのような高周波数で作動しなければならない。
【０００３】
クロック発生に関して、クロック周波数の増加により、さまざまな集積回路間の通信における時間的制約が一層厳しくなってきている。特に、多数の集積回路間の同期動作およびデータ通信を利用するシステムでは、外部システムクロックと集積回路の動作を制御する内部クロックとの間のタイミング歪は非常に小さいマージンまで低減されなければならない。
【０００４】
従来のシステムは、一般的に、オンチップ発生用のアナログＰＬＬとシステム基準クロックからの内部クロック信号の同期化とを利用している。典型的なアナログＰＬＬは、基準クロックの位相関係を内部クロックと比較する位相検出器と、この位相関係に対応するアナログ電圧を設定するチャージポンプおよびループフィルタと、チャージポンプおよびループフィルタからのアナログ電圧に応答して出力クロック信号を発生する電圧制御発振器（ＶＣＯ）とを含んでいる。近年、デジタル位相検出器がアナログチャージポンプおよびフィルタと組み合わせてオンチップＰＬＬに使用されており、このようなＰＬＬは「デジタル」と呼ばれてきてはいるが、もちろん、実際にはこれらのＰＬＬはハイブリッドデジタルおよびアナログ回路である。
【０００５】
近年、完全デジタルＰＬＬを開発する努力がなされている。デジタル位相検出器との組合せにおいて、完全デジタルＰＬＬは従来のアナログフィルタの代わりにデジタルループフィルタを含み、また、電圧制御発振器の代わりにデジタル制御発振器を含んでいる。理論的には、これらの完全デジタルＰＬＬはアナログＰＬＬに比べていくつかの利点を有する。第１に、デジタル論理はアナログ回路よりもノイズに対して遥かに強い。第２に、アナログ部品は、デジタル同等部品には存在しない直流オフセットおよびドリフト現象の影響を受けやすい。さらに、アナログＰＬＬのループダイナミクス（loop dynamics）はプロセス技術スケーリングに極めて敏感であるが、デジタル論理の挙動はスケーリングに対して不変である。そのため、アナログＰＬＬを新しい技術ノードへ移転するには、デジタルＰＬＬに要求されるよりも遥かに重要な再設計努力が要求される。
【０００６】
さらに、消費電力はバッテリ寿命に直結するので、消費電力は可搬型バッテリ給電コンピュータシステムについて最大の関心事である。その結果、多くのメーカは、集積回路、特に可搬型計算システムに特別に適合された集積回路の電源電圧要求を緩和して、これらのデバイスによって消費される電力を低減している。しかしながら、アナログＰＬＬやハイブリッドＰＬＬのようなアナログ回路に印加される電源電圧を低減しても、これらの回路によって消費される電力は必ずしも低減されないことが観察されており、場合によっては、アナログ回路によって消費される電力が増加するアグレッシブ電圧スケーリングが観察されている。したがって、アナログ回路に利用できる「ヘッドルーム」が低減されている場合には、アナログ回路への電源電圧を低減するとロバスト回路の設計が一層困難となる。
【０００７】
これらの理由により、位相検出器だけでなくループフィルタおよび可制御発振器にもデジタル技術が使用されるＰＬＬは設計者にとって非常に魅力的である。特に、上述したように、そこへ加えられるデジタル制御語の値により制御される周波数で作動する発振器であるデジタル制御発振器（ＤＣＯ）を含む完全デジタルＰＬＬの実現は特に魅力的となっている。
【０００８】
この分野で知られているように、クロック発生回路以外の高周波回路も完全デジタルＰＬＬの実現により利益を得る。例えば、上述したように、クロック回復の機能（すなわち、シリアルビットストリームからのタイミング情報および同期化の抽出）は集積回路およびシステム間の高周波データ通信を行うのに広く知られている。もちろん、できるだけ高い周波数でかつクロック回復回路が作動する周波数が増加し続けるようにデータを通信することが望ましい。さらに、ワイヤレス電話機や可搬型コンピュータのワイヤレスモデムなどのような多くのバッテリ給電システムにおいては通信は主要機能であることを考えると、消費電力したがってクロック回復回路を実現するのに必要な供給電圧を低減し、かつ、その作動周波数を高めることが望ましい。このように、完全デジタルＰＬＬおよびそれに関連するＤＣＯによって提供される多くの利点は、現代の集積回路における他の応用だけでなくクロック回復回路にとっても有利である。しかしながら、ＤＣＯの有用性はＰＬＬ応用に限定されない。実際に、周波数プログラマブル発振器を必要とする任意の応用がＤＣＯの効率的な実現により利益を受けるものと考えられる。
【０００９】
ＤＣＯの基本的な機能は、２進重付けデジタル入力語Ｄの関数である発振周波数ｆ_DCOを有する出力波形を次式のように提供することである。
【数１】

典型的には、ＤＣＯ伝達関数ｆ(…)は、発振の周波数ｆ_DCOまたは周期Ｔ_DCOがＤ（一般的には、オフセット）と線形になるように定義される。例えば周波数が線形であるＤＣＯ伝達関数は典型的には次式で表わされる。
【数２】

ここで、ｆ_offsetは一定のオフセット周波数であり、ｆ_stepは周波数量子化ステップである。同様に、周期が線形であるＤＣＯ伝達関数は典型的には次式で表わされる。
【数３】

ここで、Ｔ_offsetは一定のオフセット周期であり、Ｔ_stepは周期量子化ステップである。ＤＣＯ周期Ｔ(Ｄ)は量子化デジタル入力Ｄの関数であるため、ＤＣＯは連続範囲の周波数を発生することはできず、有限数の離散周波数を発生することはもちろん明白である。
【００１０】
１つの一般的タイプの従来のＤＣＯは、ダイナミックにプログラマブルな分周器と組み合わせた高周波発振器を含んでいる。このタイプのＤＣＯの一例を図１ａに示す。この例では、プログラマブル分周器２は、高周波発振器４の出力信号ＨＦＣＬＫの周波数がＤＣＯ出力信号ＣＬＫを発生するのに分割される除数値を示すｎビットデジタル語Ｄを受信する。この従来の装置では、周期量子化ステップＴ_stepしたがってタイミングジッタの下限は、高周波発振器４の周期に限定される。したがって、低ジッタ動作では、発振器４は極端に高い周波数で作動する必要があり、例えば、周期間０．２ｎｓｅｃステップでは高周波発振器４およびプログラマブルカウンタ２は５ＧＨｚで作動する必要がある。
【００１１】
この制限により、従来の他のＤＣＯでは、高周波源から分周するのではなく信号を直接合成する方法がとられている。従来の直接合成ＤＣＯの一例を図１ｂに示し、それは可変長リング発振器として構成されている。この例では、２ⁿ個の遅延段６が直列に接続されており、最下位段６₀は、反転段であり、ラインＣＬＫ上の出力信号を駆動する。復号器８はｎビットデジタル制御語Ｄを２ⁿ制御線に符号する。２ⁿ制御線の各々は、対応する段６をショートするように作動することができ、また、２ⁿ制御線の１つはデジタル制御語Ｄの値に応答して表明（アサート）される。したがって、発振周期Ｔは、リング内のこれらの遅延段６の遅延の和の２倍となる。例えば、各段６の遅延がＴ₆であるならば、リング内に段６₀しかないようなＤ＝０である場合には、発振周期Ｔは２Ｔ₆に等しく、また、Ｄ＝２ⁿ−１（Ｄは最大）である場合には、２ⁿ段６の全てがリング内で接続されるため、発振周期Ｔは２（２ⁿ）Ｔ₆に等しい。したがって、この従来の方法では、周期量子化ステップ（ジッタの下限を設定する）は２Ｔ₆、すなわち、段６の伝播遅延の２倍となり、それは典型的には図１ａの従来のＤＣＯのそれを改善するものではあるが、それでも多くの応用にとって粗すぎることがある。しかしながら、段６の数は制御語Ｄのビット数と指数関係にあり、かつ、典型的な遅延段は極めて複雑となることがあり、段当たり２０個以上のトランジスタを必要とする実施例さえ報告されていることを考慮すれば、図１ｂの可変遅延リング発振器の実現に必要な集積回路チップ面積は十分である。さらに、復号器８の複雑度もｎと指数関係にあり、それ自体（ｎ＋６）２ⁿ程度のユニットサイズトランジスタを必要とする。したがって、回路の全体複雑度は比較的大きく、ｎと共に（ｎ＋３０）２ⁿ程度変化するチップ面積となる。したがって、このように構成された高分解能ＤＣＯはチップ面積を途方もなく大きく占有してしまうことがある。
【００１２】
デジタルＰＬＬを実現する別の公知の方法がジェー・ダニング等の論文“An All-Digital Phase-Locked Loop with 50-Cycle Lock Time Suitable for High-Performance Microprocessors”, J. Solid State Circ. (IEEE, 1995年4月), 第412-422頁に記載されている。この従来の方法によれば、８段電流枯渇（current-starved）リング発振器の動作により所望する出力周波数が直接合成され、このような１つの段を図１ｃに示し、各反転遅延段は並列２進重付けトランジスタ９のプルアップ脚と並列２進重付けトランジスタ１１のプルダウン脚とを含んでいる。各トランジスタ９_I，１１_Iは制御語ｄの対応するビットｄ_Iによってターンオンされ、また、スイッチングトランジスタ９_I，１１_IはラインＩＮおよび共通ドレインノードの駆動ラインＯＵＴの状態によって制御される。容認できる周波数分解能はこの方法に従って得られるが、このＰＬＬを実現するのに必要な集積回路チップの量は極端に大きい。２ⁱ倍だけ重み付けされたＮＭＯＳ各トランジスタ１１_Iは、一般的に、並列な２ⁱ個の最小サイズトランジスタ１１₀として実現されるため、図１ｃに示すような遅延段のユニットサイズＮＭＯＳトランジスタ１１₀の数は２（２ⁿ）−１となる。ＰＭＯＳトランジスタ９が対応するＮＭＯＳトランジスタ１１の２倍のサイズであるものとすると、図１ｃの遅延段を実現するのに必要なユニットサイズトランジスタの総数は次のようになる。
【数４】

したがって、８つの遅延段を有するこの構造のＤＣＯについては、実現するのに必要な面積はｎと共に４８（２ⁿ）程度変動する。
【００１３】
さらに、背景として、従来のデジタル制御発振器の別の例がエフ・リュー・エッチ・サミュエリ，ジェー・ユアンおよびシー・スベンソンの論文“A 700-MHz 24-b Pipelined Accumulator in 1.2-μm CMOS for Applications as a Numerically Controlled Oscillator”，IEEE Journal of Solid-State Circuits, Vol.28, No.8 (IEEE, 1993年8月), 第878-886頁に記載されている。
【００１４】
従来のデジタル制御発振器に関連する上記欠点を克服するようにされたこの分野で公知の１つのＤＣＯが、2000年2月22日にランドマン等に発行された米国特許第6,028,488号，“Digitally-controlled oscillator with switched-capacitor frequency selection”に開示されている。‘４８８特許に開示されたＤＣＯは、発振器内にドライバをロードするスイッチトキャパシタアレイにより実現される。スイッチトキャパシタアレイはキャパシタの２進重付けセットを含み、その各々は、デジタルループフィルタからのデジタル制御語の１ビットによって制御される容量を有する。隣接発振周期間のステップサイズしたがってジッタは、ドライバの強さと組み合わせた最下位キャパシタ（制御語のＬＳＢに対応する）の容量によって規定される。
【００１５】
タイプＩの完全デジタル位相同期ループ（ＰＬＬ）を利用するデジタル制御発振器（すなわち、ＤＣＯ周波数対位相変換により１つの積分極しかない）は、一般的に、より高速のダイナミクスを特徴とし、また、高速周波数／位相取得が必要とされるか直接送信変調が使用される場合に使用される。しかしながら、定常状態位相誤差が一定の周波数オフセット（すなわち、実際のＤＣＯ周波数と中心ＤＣＯ周波数との間の周波数偏移）にもかかわらずゼロとなるタイプＩＩＰＬＬループとは異なり、タイプＩＰＬＬループの位相誤差は周波数オフセットに比例する。ループダイナミクスはループフィルタリングの解消により改善することができるが、これは、位相検出器更新イベントが転送されてＤＣＯ出力を周波数変調するいわゆる基準フィードスルーの増加をもたらす。これは、ＲＦ出力におけるスプリアストーンとして現れる。
【００１６】
【発明が解決しようとする課題】
上述したことから、スプリアストーンがＤＣＯＲＦ出力において実質的に完全に除去されるように位相検出器更新イベントに応答してＤＣＯ出力の周波数変調を実質的に排除するために、デジタル制御発振器（ＤＣＯ）同調制御語入力をタイムディザリングする方法を提供することが望ましくかつ必要とされている。
【００１７】
【課題を解決するための手段】
本発明の一態様では、したがって、ＲＦ出力におけるスプリアストーンを実質的に除去しながら低電源電圧で作動できるＤＣＯが提供される。
【００１８】
本発明のもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去しながら極端に低レベルのジッタで作動するＤＣＯがさらに提供される。
【００１９】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去できながら従来のＤＣＯ回路に対して比較的妥当なチップ面積を必要とするＤＣＯも提供される。
【００２０】
本発明のさらにもう１つの態様では、デジタル位相同期ループ（ＰＬＬ）に関連して機能してＲＦ出力におけるスプリアストーンを実質的に除去することができるＤＣＯが提供される。
【００２１】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンが実質的に除去されるように、可変負荷を用いて遅延帰還を利用する公知のＤＣＯによって発生されるものよりも発振器位相ノイズが著しく小さいＤＣＯが提供される。
【００２２】
本発明のさらにもう１つの態様では、実質的に任意の負抵抗帰還ソース（コルピッツ発振器やガンダイオードなど）で作動してＲＦ出力におけるスプリアストーンを実質的に除去するように安定した発振を達成するＤＣＯが提供される。
【００２３】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去しながら「BLUETOOTH」標準に関連する変調およびチャネル選択要求に適合するＤＣＯが提供される。
【００２４】
一実施例によるデジタル制御発振器はＬＣタンク発振器（すなわち、デジタル同調可能タンク回路）として構成することができ、発振器内部の共振周波数が変化される。ＬＣタンク発振器は、共振器を安定発振させるために実質的に任意の負抵抗ソース（たとえば、コルピッツ発振器，ガンダイオードなど）から定式化される共振器である。２進重付けキャパシタバンクは、２つの状態間で高速に切り換えられてＬＳＢをディザーすなわち変調する（このディザリングがデジタル／アナログ変換ではなくデジタル／周波数変換であることを除けば、従来のＤ／Ａコンバータに使用されるディザリングと同じ）とともにデジタル同調可能タンク回路のＱをローパス機能として使用する単位最小サイズキャパシタの小バンクと関連して利用される。本発明のタンク回路は高いＱで設計することができるため、このようなタンク回路を使用するＤＣＯは、可変負荷を使用してフィードバックが遅延される従来のＤＣＯに比べて位相ノイズが著しく低減される。したがって、ＤＣＯは、他の既知のＤＣＯアーキテクチュアを使用して達成することができない「BLUETOOTH」無線周波数通信を達成するのに必要な変調条件およびチャネル選択条件の両方に適合するように周波数分解能を調節することができるＬＣタンク回路を使用して実現される。ここで使用される無線周波数とは、利用されている通信媒体を介して通信することができる任意の周波数を意味する。
【００２５】
本発明の一実施例によれば、前記したＤＣＯに使用するのに適したタイムディザリング方式が図面に示されている。同調制御語は、デジタル語であり、位相検出器の比較周波数に同期している。図３に示す位相ドメイン全デジタル同期ＰＬＬ出力シンセサイザに示されているように、ループフィルタが使用されない場合には、同調制御語は、通常、利得段を介してデジタル制御発振器入力に接続される。同調制御語の正確な離散タイムディザリングは、高周波オーバサンプリングクロックでそれを再クロッキングするとともに遅延シフタレジスタにそれを通すことによって得られる。マルチビット入力マルチプレクサは、遅延レジスタチェーンの適切な出力を同期的に選択する。この技術により、周波数基準レートで行われる実際のＤＣＯ更新タイミングをオーバサンプリングクロックで離散的にダイナミックにオフセットする手段が提供される。シンセサイザのデジタル化されたＲＦ出力は、直接に、または、例えば図１４に示すようなエッジ分割器によって適切に分周されたのちに、高周波オーバサンプリングクロックとして使用される。ＤＣＯは、その全体が本開示の一部としてここに組み入れられている２０００年６月２６日に出願されたロバート・ビー・スタチェウスキおよびダークレイポルドによる米国特許出願番号０９／６０３０２３号「Digital Phase-Domain PLL Frequency Synthesizer」，ドケット番号ＴＩ−３０６７７に開示されているような方法でデジタルＰＬＬからデジタル入力語を受信することができる。
【００２６】
さまざまな実施例が図示されるが、本発明の他の実施例も考えられる。いずれにしても、本開示は本発明の代表的な実施例を示すもので制約的意味合いはない。当業者ならば本発明の原理の精神および範囲に入る他のさまざまな修正および実施例を考案することができる。
【００２７】
【発明の実施の形態】
図２を見ると、ＤＣＯ２００のハイレベルブロック図は等重付けスイッチトキャパシタのバンク（サーモメータバンク（ＴＢ）／ＬＳＢディザリングシステム）２０６と組み合わせた２つの２進重付けスイッチトキャパシタバンク（ハイバンク（ＨＢ）２０２およびローバンク（ＬＢ）２０４）を含み、また、それらはインダクタ２０８と集積されてデジタル同調可能ＶＣＯシステムを実現する。ＤＣＯ２００はデジタル信号プロセッサのようなまたは図３に示すデジタル位相ドメインＰＬＬ周波数シンセサイザ３００のような集積回路で使用するのに適した多くの異なるタイプのデジタルＰＬＬと集積することができることが分かる。シンセサイザ３００の詳細な検討は、前記した‘０２３特許でなされており、ここではＤＣＯ２００のそのような１つの使用を例示するに留める。図２を参照し続けると、ＨＢ２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビットは、終局的に、例えば、図３に示す利得素子３０２から到来して、発振器同調語（ＯＴＷ）とも呼ばれるＤＣＯ同調制御語（ＴＣＷ）を発生する。‘０２３特許にもっと詳細に記載されている利得素子３０２は、ＤＣＯ２００およびＰＬＬループ挙動の制御された周波数応答を得るために必要である。ＨＢ２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビットは、利用される技術およびアーキテクチュアによってのみ制限される任意の簡便なまたは所望のビット数により定式化することができる。したがって、制御語は、本開示の一部としてここに組み入れられている‘０２３特許に記載されたプロセスを使用して発生することができる。本発明者は、ＨＢ２０２ビットをプログラマブルに維持することによりワーカブル(workable) ＤＣＯを実現することができる結果、ユーザまたはＡＲＭコントローラは例えばそれらを所望の操作バンドの中心に適切にセットできることを確認した。ＴＢ２０６ビットは、ＬＢ２０４ビットを含む同じ制御語の下位部から来るサーモメータ符号化ビットである。次に、ＴＢ２０６ビットの１つ以上は、後でもっと詳しく述べる方法でディザーすなわちデルタ−シグマ変調されて、発生された側波帯が非常に小さくなるように非常に高い変調速度と組み合わせて非常に小さい変調指数を有する小さな周波数変調を発生する。このようにして、スイッチトキャパシタバンクを使用して得られる分解能は前記したように最下位キャパシタ（制御語のＬＳＢに対応する）の容量に基本的に制限されるため、単純にスイッチトキャパシタバンクを使用するＤＣＯアーキテクチュアとは対照的により高い分解能を達成することができる。一実施例によれば、次に、ディザリングプロセスは、最も好ましくは、“BLUETOOTH”変調およびチャネル選択要求条件に適合するために１．２Ｖ給電を使用して少なくとも２２ビットの分解能が得られるように制御可能ＬＢＳの分解能を高める。ＤＣＯ２００は、中心タップ変圧器状インダクタ２０８を含むことができ、また、ハイバンク（ＨＢ）２０２，ローバンク（ＬＢ）２０４およびサーモメータバンク（ＴＢ）２０６を含む複数のバラクタバンクを介して容量が決定される同調可能ＬＣタンク回路を含む。ＤＣＯ２００を実現するのに他の多くのＬＣタンク回路アーキテクチュアを利用できることが分かるであろう。バラクタバンク２０２，２０４，２０６は、上記した‘４８８特許に開示されているＤＣＯに関して説明された制御可能キャパシタの２進重付けアレイとして実現することができるが、前記したように、図２の実施例に例示した１つ以上のＬＳＢキャパシタのディザリングに適合するように修正されている。ＴＢバラクタバンク２０６内の１つ以上のＬＳＢキャパシタを選択的にディザーすることができるため、ＬＣタンク回路は、本ディザリングプロセスにより修正すなわち変更することができる共振周波数を有する。ＬＣタンク回路のＱは時間平均操作を実施することが分かるであろう。このようにして、非常に高速なシグマ−デルタ変調デジタル／周波数変換を実現するのに必要なものと同等なローパスフィルタリング機能は、スプリアス放射が関心のある周波数帯域の外側でしか発生されずかつアンテナフィルタを介して容易に抑止できるように実現される。
【００２８】
最も好ましくは、デジタル／周波数変換は、関心のある帯域の外側に周波数更新がシフトされるように従来のＤＣＯにより一般的に使用されるものよりも遥かに高い周波数（＞＞ｆ_ref）で更新される。ここで、シグマ−デルタ処理利得は、アンテナフィルタに関連する周波数帯域内で実現される。次に、スプリアス応答も、シグマ−デルタ処理によって抑止される遥かに高い周波数にシフトされ、また、残っている任意の残存トーンがアンテナフィルタ（不図示）によって除去される。このシグマ−デルタ処理アーキテクチュアは制御電圧なしで作動して達成可能な分解能をおよそ１ｋＨｚまで高めることが本発明者により確認されており、それに対して、従来のＤＣＯはおよそ２０ｋＨｚの最大分解能で機能する。
【００２９】
バラクタバンク２０２，２０４，２０６内の各キャパシタは、最も好ましくは、バラクタバンクに通信される制御語の１ビットによって駆動される。ここで、制御語の各ビットは２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow） 間で変化することができる。最も好ましくは、２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow）は、関連するＬＣ回路同調特性（周波数対電圧）がゼロ局部周波数依存性を有するように、選択される。ノイズは２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow）においてＬＣ回路を“ウォークスルー”することができず、また、ＬＣ回路はディザリングプロセス中にノイズに対してロバストであることが分かるであろう。本発明者は、１ＭＨｚと１０ＭＨｚとの間にＰＳＲＲを有するスイッチトキャパシタバンク技術を使用する従来のＤＣＯに比べて、このディザリングプロセスが数１０ｋＨｚ程度の非常に強い電力供給リジェクション比ＰＳＲＲ（power supply rejection ratio）を有することを確認した。このディザリングプロセスはノイズに対して不感性であるため、ＤＣＯ２００は、電圧調整器を使用せずに有利に駆動することができ、従来のＤＣＯに比べて重要な利点である。
【００３０】
図４は、“BLUETOOTH”またはＧＳＭのガウス周波数シフトキーイングＧＦＳＫ（Gaussian frequency shift keying）変調方式に適合するのに適した図２に示すＤＣＯハイ，ローおよびサーモメータバラクタバンク２０２，２０４，２０６に関連するハイバンク，ローバンクおよびサーモメータバンク制御範囲および粒度を示す（対数目盛り）線図である。各キャパシタバンク２０２，２０４，２０６は電圧制御キャパシタ（バラクタ）を含む。ここで、各バンクは、異なる発振周波数範囲および粒度を制御するように、互いに異なってセットされた関連するキャパシタ値を有する。また、それらは制御語符号化方式が異なる。
【００３１】
ハイバンク（ＨＢ）２０２は、最も好ましくは、プロセス，供給電圧および／または温度のばらつきによるＤＣＯ２００の動作周波数範囲の中心を粗く決めるように実現される。ＨＢ２０２ビットはまた、最も好ましくは、始動または任意の他の「必要性」に基づいてのみ校正される。このバンク２０２は、最大周波数範囲を制御し、極めて粗い粒度を有する。したがって、ハイバンク２０２は、キャパシタバンク２０２，２０４，２０６間の最大値バラクタを含む。ハイバンク２０２バラクタは２進重付けされるため、制御語は、２進符号化されて、（ｎ＋１）次バラクタの値がｎ次バラクタの２倍であるスイッチング制御に適合する。
【００３２】
一実施例によれば、ローバンク（ＬＢ）２０４はチャネルホッピング（チャネル選択）に使用される。ＬＢ２０４は、送信チャネルに対する中心周波数を設定し、また、最も好ましくは、全許容周波数チャネル（例えば、“BLUETOOTH”に対しては７８）をカバーするのに十分な範囲を有する。ローバンク２０４の粒度は、最も好ましくは、サーモメータキャパシタバンク２０６がデータ変調中に隣接周波数範囲をカバーできるように、選択される。ＨＢ２０２バラクタに関連して上述したように、ＬＢ２０４バラクタも、最も好ましくは、２進符号化される。
【００３３】
一実施例によれば、サーモメータキャパシタバンク（ＴＢ）２０６はＧＦＳＫデータ変調用に使用される。したがって、ＴＢ２０６がカバーしなければならない範囲はｈ＊Ｒ周波数範囲である。ここで、ｈ＝変調指数であり、Ｒ＝データレートである。本発明者は、プロセスばらつきにより実際のＴＢ２０６粒度が予期したものよりも小さい場合には、特別な「ガード範囲」が最も好ましくは付加されるべきであることを確認した。最小ＴＢ２０６粒度は、ＤＣＯ２００粒度（非ディザリングの場合）に対応し、また、前記した単位バラクタの達成可能な最小サイズに関連している。やはり上述したように、ＴＢ２０６は単位バラクタの集まりで構成される。その目的は、ＬＣタンク電圧のゼロ交差の近傍でこの更新が実施されるときに基準ビートを最小限に抑えるように、全ＴＢ２０６バラクタ上の制御可能な「更新」タイミングを整合させることである。ＴＢ２０６バラクタが２進重付けされているならば、更新は異なる制御ビットに対して異なる時間に行われ、それによって、データ依存スプリアストーンを生じさせる。ＴＢ２０６ビットは、最も好ましくは、制御入力値Ｎに対してＮバラクタが「イネーブルされる」ように、サーモメータ符号化される。これは最小数のバラクタが入力制御語への小さな更新に対して更新されることを可能とし、それは変調に当てはまる。
【００３４】
一実施例による単位バラクタの周波数粒度は１０ｋＨｚであることが本発明者によって確認された。２ｘマージンに適合させるために、“BLUETOOTH”無線周波数通信に必要なＴＢ範囲は、図４に４０２として示すように、次式で表わされる。
ＴＢ＿範囲＝２＊ｈ＊Ｒ=２＊０．３２＊１ＭＨｚ=［６４０ｋＨｚ］
表現するのに必要なビットは、ＴＢ=ｌｏｇ₂(６４０ｋＨｚ／１０ｋＨｚ)＝６ビットとなる。すると、ＬＢ２０４範囲は次式で表わされる。
ＬＢ＿１ｓｂ＝ＴＢ＿範囲−ｈ＊Ｒ＝３２０ｋＨｚ
それは、チャネル選択に必要なビットが次式で求められることを意味する。
ｌｏｇ₂((Ｎｃｈ＊Ｒ)／(ｈ＊Ｒ))＝７８／０．３２＝２４３
それは、８ビットが必要であることを意味し、図４に４０４として示すように、
ＬＢ＿範囲＝２５５＊ＬＢ＿１ｓｂ＝２５５＊３２０ｋＨｚ＝［８１．６ＭＨｚ］
となる。ＨＢ２０２範囲は、
ＨＢ＿１ｓｂ＜ＬＢ＿範囲−Ｎｃｈ＊Ｒ=８１．６ＭＨｚ−７８ＭＨｚ＝３．６ＭＨｚ
であり、それはＨＢ＿１ｓｂを３ＭＨｚとして選択できることを意味する。ＨＢを表現するために８ビットを使用すると、図４に４０６として示すように、
ＨＢ＿範囲＝２５５＊ＨＢ＿１ｓｂ＝［７６５ＭＨｚ］
となる。
【００３５】
図５は、図２に示したＤＣＯ２００に使用するのに適した詳細なハイキャパシタバンク（ＨＢ）アーキテクチュア５００を示す回路図である。ＨＢ５００は、制御可能キャパシタの２進重付けアレイとして構成された複数のバラクタ５０２〜５４８を含んでいる。バラクタ／キャパシタの数は制御語内のビット数によって決まる。ここで、制御語の幅は、前記したように、所望の周波数範囲および分解能に応じて変動することがある。本実施例では、ＨＢ５００に対して８ラインＨＬ７／ＨＲ７〜ＨＬ０／ＨＲ０が提供される。任意のイベントにおいて、制御可能バラクタ５０２〜５４８の累積容量は、それらの対応する制御線ＨＬ／ＨＲ対の状態によってセットされるそれらの各状態において、ハイキャパシタバンク（ＨＢ）５００によって同調可能ＬＣ発振器に与えられる容量を決定する。本実施例では、各制御線ＨＬ／ＨＲ対の状態は電位Ｖ_tunehigh５５０およびＶ_tunelow５５２の経路を定める。ここで、Ｖ_tunehigh５５０およびＶ_tunelow５５２は、各制御線対ＨＬ／ＨＲに関連する容量を最小値と最大値との間で切り替えるように動作することができる。Ｖ_tunehigh５５０およびＶ_tunelow５５２は、最も好ましくは、電力線および接地線に関連するノイズ寄与を最小限に抑えるためには、所望の周波数範囲に対する周波数の変化により電圧摂動が最小限に抑えられるように、選択される。ＨＢ５００アーキテクチュアは各制御線に関連する複数のバラクタを有することが分かるであろう。これは、ＨＢ５００を使用してタンク回路容量の少なくとも一部を形成する同調可能ＬＣタンク回路に対して所望の周波数範囲および分解能を適合させることができるように特定のＣＭＯＳ製作プロセスを実現するときに所望の容量値を達成するのに重要である。ＨＢ５００を使用する同調可能ＬＣタンク回路については、図９を参照して後でもっと詳しく述べる。上述したように、ＨＢ５００に関連するバラクタ（したがって、キャパシタ）の物理的サイズは、３ＭＨｚの粒度で７６５ＭＨｚの周波数範囲にわたって同調を実現するように選択される。
【００３６】
図６は、図２に示したＤＣＯ２００に使用するのに適したローキャパシタバンクアーキテクチュア６００を示す回路図である。ローキャパシタバンク（ＬＢ）６００のアーキテクチュアおよび動作は、ＬＢ６００に関連するバラクタの物理的サイズ（したがって、容量）がもっと小さくて上述したように３２０ｋＨｚの粒度で８１．６ＭＨｚの周波数範囲にわたって同調を実現するためには同調可能ＬＣタンク回路のもっと細密な同調を行うことができる点を除けば、ハイキャパシタバンク５００に関して上述したものと同じである。
【００３７】
図７は、図２に示したＤＣＯ２００に使用するのに適したサーモメータキャパシタバンク（ＴＢ）アーキテクチュア７００の同じ１／８を示す回路図である。ＴＢブロック７００は、１０ｋＨｚの粒度で６４０ｋＨｚの周波数範囲にわたって同調を実現するために、したがってＤＣＯ２００が“BLUETOOTH”無線周波数通信に適合することを可能にするために、ＨＢ５００およびＬＢ６００キャパシタバンクと組み合わせて同調可能ＬＣタンク回路のさらに細密な同調を行うことができるようにする８対のユニットサイズバラクタ７０２〜７１６を有する。ユニットサイズバラクタ７０２〜７１６の各対は、ＨＢ５００およびＬＢ６００キャパシタアレイを参照して前記したように、制御語ビット（例えば、Ｄ０〜Ｄ７）によって切替可能に制御される。
【００３８】
サーモメータキャパシタバンク（ＴＢ）７００に対するキャパシタ対を形成する一対のユニットサイズバラクタ８００の詳細図を図８に示す。バラクタ８００はキャパシタバァッファドライバ８０２を介して駆動されることが分かるであろう。バァッファドライバ８０２は、電圧摂動が容量変化を生じないＣ−Ｖ（容量対電圧）特性の最適領域で動作する。一方の部分はＶ_tunelowと呼ばれ、他方の部分はＶ_tunehighと呼ばれる。次に、前記したように、これらの電圧レベルは、各バラクタを最小容量値と最大容量値との間で切り替える電圧レベルとして選択される。次に、一方のバラクタ８０４がインダクタ９０６の一方の側９０２に接続され、他方のバラクタ８０６がインダクタの他方の側９０４に接続されて、図９を参照して以下に述べる同調可能ＬＣタンク回路９００を実現する。
【００３９】
図９は、図５〜図７にそれぞれ示したハイキャパシタバンク回路５００，ローキャパシタバンク回路６００およびサーモメータキャパシタバンク回路７００を内蔵する同調可能ＬＣタンク回路９００を示す回路図である。必要な周波数制御語は、制御（データ入力）線９０８〜９１８を介してキャパシタバンク５００，６００，７００にそれぞれ送信される。上述したように、インダクタ９０６は中心タップ変圧器状インダクタであり、ここで、インダクタ９０６の一方の側はバラクタの左バンクアレイに連結されインダクタ９０６の右側はバラクタの右バンクアレイに連結されて同調可能ＬＣタンク回路９００を実現する。他のＬＣ構成も、周波数範囲および分解能を制御するのに別々（左，右）のバンクを必要としないＤＣＯを実現するために使用することができる。
【００４０】
図１０は、ＲＦ出力信号およびデジタル出力信号の両方を発生することができる図２に示したＤＣＯ２００のもっと詳細な回路図である。
【００４１】
図１１は、個別のＴＢ７００バラクタ間の物理的な違いをＲＦ通信中に平均化できるようにランダムパターンでスイッチするように構成された複数１１００のバラクタキャパシタアレイバンク７００を示す。
【００４２】
図１２は、図２に示したＤＣＯ２００に対して上述したディザリングシステムがどのように実現されるかを示す単純化されたブロック図である。所望の機能を実現するのに必要な任意の数の所望ビットとすることができる同調制御語（ＴＣＷ）１２００が受信される。本実施例に対する同調制御語１２００は６整数ビットおよび５分数ビットを有するものとして示されている。５分数ビットは、デジタルシグマ−デルタ変調器１２０２を介してディザーされて分数時間平均値を発生する。次に、この分数平均値は、和素子１２０４を介して６整数ビットと加算されて、サーモメータエンコーダ１２０６に通信されるディザーされた６整数ビットを発生する。サーモメータエンコーダ１２０６は、サーモメータエンコーダ制御入力値に応答してＮバラクタをイネーブルするように動作する。実際のディザリング周波数は、ＤＣＯ２００デジタル出力信号を受信し、所望の分解能を与えるには基準周波数１２１０よりも著しく大きいが所望の電力消費を与えるには十分低い周波数値にそれを分割するクロック分割器１２０８によってセットされる。使用されるディザリング周波数が所望の周波数分解能および所望の電力消費の両方を与えるのに十分である限り、他の多くのディザリング周波数を使用することができるけれども、ディザリング周波数は図１２に示す実施例に対しては６００ＭＨｚであることが分かるであろう。
【００４３】
図１３は、ＤＣＯ同調入力１２００をタイムディザリングする図１２に示したディザリングシステムに関連して使用するのに適したタイムディザリング技術１３００の一実施例を示す単純化されたブロック図である。通常は、同調制御語（ＴＣＷ）１３０２は、ループフィルタが使用されないならば、図３に示したような利得段３０２を介してデジタル制御発振器（ＤＣＯ）入力に接続される。同調制御語１３０２の正確な離散タイムディザリングは、それを高周波オーバーサンプリングクロック１３０４によって再クロックするとともに遅延シフトレジスタ１３０６に通すことによって得られる。マルチビット入力マルチプレクサ１３０８は遅延レジスタ１３０６チェーンの適切な出力を同期的に選択する。このようにして、周波数基準レートで行われる実際のＤＣＯ２００更新タイミングをオーバーサンプリングクロック１３０４によって離散的にダイナミックにオフセットする手段が提供される。
【００４４】
ＤＣＯ２００のデジタル化されたＲＦ出力１４００は、高周波オーバーサンプリングクロックとして直接に、または、図１４に示すようにエッジ分割器１４０２によって適切に分周された後に、使用することができる。図１４は、本発明の一実施例による、図３に示したシンセサイザ３００のデジタル化されたＲＦ出力をエッジ分割器１４０２によって適切に分周された後に高周波オーバーサンプリングクロックとして使用するようにされた図１３に示したタイムディザリング技術を示す単純化されたブロック図である。
【００４５】
図１５は、本発明の一実施例による、位相検出操作１５０４が再クロックされた周波数基準１５００と同期的に実行され、かつ、オーバーサンプリングＤＣＯクロック１３０４によって同期的に再クロックされる図１３および図１４に示したタイムディザリング技術を示す単純化されたブロック図である。図１５は、図３に示した全デジタルＰＬＬアーキテクチュア内のインプリメンテーション詳細をさらに示す。位相検出操作は、再クロックされた周波数基準（ＣＫＲ）と同期的に実行され、かつ、オーバーサンプリングＤＣＯクロック１３０４によって同期的に再クロックされる。ΔまたはΣΔ変調器１５０２は、比較−周波数形跡（spur）が背景ノイズに十分ぼやかされるように小さな離散タイミング偏移をＤＣＯ２００の実際の繰返し更新にランダム化する。変調器１５０２の特性は、最も好ましくは、混合信号技術の当業者には馴染のある方法で所望の量子化ノイズ特性に基づいて選択される。
【００４６】
図１６は、本発明の一実施例による、タイムディザリングが制御遅延ＤＣＯ同期同調入力および周波数基準リタイミングにより実現される図１３〜図１５に示したタイムディザリング技術を示す単純化されたブロック図である。図１６は、図３に示した全デジタルＰＬＬアーキテクチュア内のインプリメンテーション詳細も示している。ＤＣＯ２００同調入力１２００に与えられる実際のサンプリング更新インスタンスは、最小摂動モーメントにおいて（すなわち、ＬＣタンクの容量部の電圧および電荷が最低であるときに）ＤＣＯ２００バラクタ摂動が生じるように制御される。これは、発振器位相ノイズの最小化をもたらすが、最適ＤＣＯ２００遅延を見つけ出すために精密なタイミング制御および付加制御１６００の複雑性を必要とする。
【００４７】
図１７は、本発明の特定の実施例による基本的な発振器タイムディザリング原理を示す単純化されたフロー図１７００である。特に、ブロック１７０２に示すように次のクロックエッジが到着しているかどうかを確認するために、更新クロックが最初に連続的にチェックされる。新しい更新クロックエッジが受信されると、前記した同調制御語（ＴＣＷ）のランダム遅延サンプルがブロック１７０４に示すようにＤＣＯ２００に印加される。ＴＣＷは、ブロック１７０６およびブロック１７０８にそれぞれ示すように、１）ＴＣＷの遅延サンプルをランダムにピックするか、２）ＴＣＷの計算に使用されるクロックをランダムに遅延させることによって、ランダムに遅延させることができる。周波数基準クロックによって従来定義されているように、均一間隔の決定的時間間隔でＤＣＯ２００へ入力される同調語を計算し印加する代わりに、各更新ごとの“ランダム”タイムスタンプ偏移が行われる。これらのタイムシフト偏移の統計的特性は、どれだけのスペクトル形跡エネルギーが背景に拡散されるかを決定するであろう。次に、ＤＣＯ同調入力のタイムディザリングが、上述したように、発振器同調語自体のタイムディザリングまたは発振器同調語が計算され印加される実際の時間のタイムディザリングの２つの方法の１つで基本的に実現することができる。
【００４８】
図１８は、図１３〜図１６に示したような発振器同調語入力の代わりに更新クロック１８０２のサンプリングエッジがランダム化される他のタイムディザリング技術１８００を示す単純化されたブロック図である。更新クロック１８０２はＤＣＯ２００同調入力の発生およびサンプリングをトリガーするのに使用される。したがって、同調語およびタイムディザリングを計算する操作順は逆になる。これは、単一ビットをとるクロック１８０２の遅延がマルチビット同調語を遅延させるのに好ましいため、実質的なハードウェア節減をもたらす。デジタル集約的システムである場合の他の明らかな利点は、複雑な同調制御語（発振器同調語）計算操作が時間的にもっとランダムに引き延ばされるとともに少ない時間的相関を示すことである。したがって、これは周波数形跡の低減をさらにもたらす。
【００４９】
最新のＲＦトランシーバがしばしばそうであるようにシリコンチップダイが同じ基板上にマイクロプロセッサおよびデジタル信号プロセッサ（ＤＳＰ）も含むならば、タイムディザリングされた更新クロックＣＫＵ１８０２に同期してそれをクロックすることが有利である。このようにして、２つの重要な利点が得られる。第１に、クロック周期をランダムに変調することにより、デジタルベースバンドからＲＦ部分に結合する強い周期的相関を有する基板ノイズが防止される。第２に、プロセッサクロックがシンセサイザ更新クロックから十分な遅延を示すならば、ＤＳＰの「静止」期間中に位相検出および同調語調節操作が起こる。
【００５０】
図１９は、図１３〜図１７に示したような高周波オーバーサンプリングクロック１３０４の使用を回避するために全クロックエッジスキッピングが利用されるさらに別のタイムディザリング技術１９００を示す単純化されたブロック図である。タイムディザリング技術１９００は、１）同調語計算操作をそれをＤＣＯ２００に印加することからデカップル（decouple）し、２）全クロックエッジスキッピング手順を実行して高周波オーバーサンプリングクロックに対処するのを回避するように動作する。ランダムストリーム発生器は、最も好ましくは、計算クロックエッジがブロックされるときにしか更新クロックエッジが通過しないように、利用される。これは、デジタル論理アクティビティどころではなくＤＣＯ２００周波数が更新されることを保証するであろう。
【００５１】
要約すると、ＤＣＯ同調入力をタイムディザリングする方法に従って２つだけの周波数独立電位間で切り替えられる２進重付けキャパシタおよび／または等重付けキャパシタのバンクを使用する完全デジタル制御ＬＣタンク発振器（ＤＣＯ）について説明してきた。ＬＳＢキャパシタの分解能は２つの状態間の高速スイッチング（ディザリング）を用いて変調される。ここで、平均化は、変調速度に比べて非常に小さい結果的に生じる周波数変調の変調指数に関連するＬＣ発振器タンクのＱファクタによって達成される。スプリアス放出はシグマ−デルタ変調技術を用いて低減され、また、残存トーンはアンテナフィルタによってさらに抑止することができる。
【００５２】
デジタル同調制御語（ＴＣＷ）入力は位相検出器の比較周波数に同期している。ＴＣＷの正確な離散タイムディザリングは、高周波オーバーサンプリングクロックでそれを再クロッキングするとともに遅延シフトレジスタにそれを通すことによって得られる。マルチビット入力マルチプレクサは遅延レジスタチェーンの適切な出力を同期的に選択する。この技術は、実際のＤＣＯ更新タイミングをダイナミックにオフセットする手段を提供し、それは周波数基準レートでオーバーサンプリングクロックで離散的に行われる。関連するシンセサイザのデジタル化されたＲＦ出力は、例えば、高周波オーバーサンプリングクロックとして直接に、または、エッジ分割器によって適切に分周された後に、使用することができる。ＴＣＷ同調は、再クロックされた周波数基準と同期的に実行されるとともに、オーバーサンプリングＤＣＯクロックで同期的に再クロックされる。ΔまたはΣΔ変調器は、比較周波数形跡が背景ノイズ中に十分にぼやかされるように、小さな離散タイミング偏移をＤＣＯ発振器の実際の繰返し更新にランダム化する。変調器の特性は、最も好ましくは、所望の量子化ノイズ特性に基づいている。
【００５３】
新しい原理を応用するのに必要な情報と必要な特殊化されたコンポーネントを作って使用するのに必要な情報とをデジタル制御ＶＣＯ（ＤＣＯ）技術の当業者に提供するために、本発明を詳細に説明してきた。前記説明から、本発明は構造および動作において従来技術から著しくかけ離れたものであることが自明であろう。しかしながら、本発明の特定の実施例について詳細に説明してきたが、特許請求の範囲に明記された本発明の精神および範囲を逸脱することなくさまざまな変更，修正および置換を行えることを理解願いたい。例えば、ある実施例はさまざまなハードウェアインプリメンテーションについて述べているが、本発明は特許請求の範囲に記載されているソフトウェアインプリメンテーションを使用する並列構造および方法にも適用されることを理解願いたい。
【００５４】
関連特許出願
本出願は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）（１）の下で、ロバート・ビー・スタツェウスキ，ケネスマジオおよびダークレイポルドによる２０００年４月２０日出願の米国仮出願第６０／１９８，９０１号、TIME DITHERING METHOD OF THE VCO CONTROL INPUTの利点を請求するものである。また、本出願はロバート・ビー・スタツェウスキ，ケネスマジオおよびダークレイポルドによる２０００年４月２０日出願の米国仮出願第６０／１９９，０１７号の利点を請求するものである。さらに、本出願はダークレイポルドおよびロバート・ビー・スタツェウスキにより２０００年１０月５日に出願された米国特許出願Ｓ／Ｎ０９／６７９，７９３、Digitally-Controlled L-C Oscillatorに関連している。
【図面の簡単な説明】
【図１ａ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図１ｂ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図１ｃ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図２】デジタル制御ＶＣＯ（ＤＶＣＯ／ＤＣＯ）を示すハイレベルブロック図である。
【図３】図２に示したＤＣＯを内蔵するのに適したデジタル位相ドメインＰＬＬ周波数シンセサイザを示す図である。
【図４】図２に示したＤＣＯハイ，ローおよびサーモメータキャパシタバンクに関連するとともに「BLUETOOTH」すなわちＧＳＭのガウス周波数偏移変調（ＧＦＳＫ）に適したハイバンク，ローバンクおよびサーモメータバンク制御範囲および粒度を示す図である。
【図５】図２に示したＤＣＯに使用するのに適したハイキャパシタバンクアーキテクチュアを示す略図である。
【図６】図２に示したＤＣＯに使用するのに適したローキャパシタバンクアーキテクチュアを示す略図である。
【図７】図２に示したＤＣＯに使用するのに適したサーモメータキャパシタバンクアーキテクチュアを示す略図である。
【図８】図７に示したサーモメータキャパシタに対するキャパシタ対のより詳しい略図である。
【図９】図５〜図７にそれぞれ示したハイキャパシタバンク，ローキャパシタバンクおよびサーモメータキャパシタバンクを内蔵する同調可能なＬＣタンク回路を示す略図である。
【図１０】ＲＦ出力信号およびデジタル出力信号を発生することができるシステムの一部として構成されたＤＣＯを示す略図である。
【図１１】個別バラクタキャパシタ間の物理的な違いによるスイッチング誤差を最小限に抑えるように構成された図７に示したような複数のサーモメータキャパシタアレイバンクを示す図である。
【図１２】図２に示したＤＣＯに使用するのに適した振幅ディザリングシステムの一実施例を示す単純化されたブロック図である。
【図１３】ＤＣＯ同期入力をタイムディザリングする図１２に示す振幅ディザリングシステムに関連して使用するのに適したタイムディザリング技術の一実施例を示す単純化されたブロック図である。
【図１４】一実施例に従ってエッジ分割器による適切な分周後にシンセサイザのデジタル化されたＲＦ出力を高周波オーバーサンプリングクロックとして使用するようにされた図１３に示したタイムディザリング技術を示す単純化されたブロック図である。
【図１５】一実施例に従って位相検出操作が再クロックされた周波数基準と同期して実行されるとともにオーバーサンプリングＤＣＯクロックで同期的に再クロックされる図１３および図１４に示したタイムディザリング技術を示す単純化された略図である。
【図１６】本発明の一実施例に従って制御遅延ＤＣＯ同期同調入力および周波数基準リタイミングによりタイムディザリングが実現される図１３〜図１５に示したタイムディザリング技術を示す単純化された略図である。
【図１７】本発明の特定の実施例による発振器タイムディザリング原理を示すフロー図である。
【図１８】図１３〜図１６に示したような発振器同調語入力の代わりに更新クロックのサンプリングエッジがランダム化される他のタイムディザリング技術を示す単純化された略図である。
【図１９】図１３〜図１７に示したような高周波オーバーサンプリングクロックの使用を回避するために全クロックエッジ−スキッピングが利用されるさらに他のタイムディザリング技術を示す単純化された略図である。
【図２０】単純化されたブロック図である。
【符号の説明】
２ プログラマブル分周器
４ 発振器
６ 遅延段
８ 復号器
９，１１ ２進重付けトランジスタ
２００ ＤＣＯ
２０２ ハイバンク
２０４ ローバンク
２０６ サーモメータバンク
２０８，９０６ インダクタ
３００ シンセサイザ
３０２ 利得素子
５００ ハイキャパシタバンクアーキテクチュア
５０２−５４８，７０２−７１７，８００，８０４，８０６ バラクタ
６００ ローキャパシタバンクアーキテクチュア
７００ サーモメータキャパシタバンクアーキテクチュア
８０２ バァッファドライバ
９００ ＬＣタンク回路
９０８−９１８ 制御線
１１００ バラクタキャパシタアレイバンク
１２００，１３０２ 同調制御語
１２０２ シグマ−デルタ変調器
１２０４ 和素子
１２０６ サーモメータエンコーダ
１２０８ クロック分割器
１２１０ 基準周波数
１３００，１８００，１９００ タイムディザリング技術
１３０４ オーバーサンプリングクロック
１３０６ 遅延レジスタ
１３０８ マルチビット入力マルチプレクサ
１４００ デジタル化されたＲＦ出力
１４０２ エッジ分割器
１５００ 再クロックされた周波数基準
１５０２ ΔまたはΣΔ変調器
１５４０ 位相検出操作
１６００ 付加制御
１８０２ 更新クロック

Claims (19)

1. デジタル制御発振器（ＤＣＯ）同調入力回路であって、
   複数の遅延レジスタを有するシフトレジスタであって、該シフトレジスタが、デジタル同調制御語を受信するように動作する入力を有し、各遅延レジスタが、デジタル入力、デジタル出力およびクロッキング入力を有し、各遅延レジスタの前記クロッキング入力が、高周波オーバーサンプリングクロックに応答して、各遅延レジスタの前記デジタル出力に異なる離散時間遅延同調制御語が発生されるように、前記シフトレジスタの入力で受信される前記デジタル同調制御語を時間遅延させる、シフトレジスタと、
   複数のデジタル入力を有し、デジタル出力をさらに有するマルチプレクサであって、当該マルチプレクサの前記複数のデジタル入力が、各遅延レジスタの前記デジタル出力に発生される前記異なる離散時間遅延同調制御語を受信するように構成されている、マルチプレクサと、
   を含み、
   前記マルチプレクサが、同期擬似ランダム変調遅延制御に応答して、前記マルチプレクサのデジタル出力の異なる離散時間遅延同調制御語が、前記ＤＣＯ同調入力回路によって発生されるスプリアストーンを最小限に抑えるように、ＤＣＯ同調入力を変調することができるように、前記マルチプレクサの複数のデジタル入力で受信された前記異なる離散時間遅延同調制御語を前記マルチプレクサのデジタル出力に選択的に通す
   デジタル制御発振器（ＤＣＯ）同調入力回路。
2. 前記同期擬似ランダム変調遅延制御がシグマ−デルタ変調遅延制御である、請求項１記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
3. 前記ＤＣＯ同調入力回路によって発生されたデジタルクロックを受信し分周してそこから前記高周波オーバーサンプリングクロックを発生するように構成されたエッジ分割器をさらに含む、請求項１記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
4. 同調制御語発生回路と、
   前記ＤＣＯ同調入力回路によって発生されたデジタルクロックに再クロックされる周波数基準であって、該再クロックされた周波数基準が、前記同期擬似ランダム変調遅延制御をクロックするように動作するとともに、前記デジタル同調制御語がそれに同期化されるように前記同調制御語発生回路をクロックするように動作する、周波数基準と、
   をさらに含む、請求項１記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
5. 前記ＤＣＯ同調入力回路によって発生されたデジタルクロックに応答して、かつ、入力遅延制御信号に応答して、ＤＣＯ摂動が最小限に抑えられるように周波数基準リタイミング信号およびＤＣＯ同期同調入力信号を選択的に遅延する遅延制御回路をさらに含む、請求項４記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
6. デジタル制御発振器（ＤＣＯ）同調入力をタイムディザリングする方法であって、
   シフトレジスタとシグマ−デルタ変調遅延制御を介してクロックされるマルチプレクサと高周波オーバーサンプリングクロックに再クロックされた周波数基準とを有するＤＣＯ同調入力回路を設けるステップと、
   前記再クロックされた周波数基準に同期化されるデジタル同調制御語を発生するステップと、
   前記シフトレジスタを高周波オーバーサンプリングクロックに同期化させるステップと、
   前記同期化されたデジタル同調制御語を前記シフトレジスタを介してシフトして、遅延された同調制御語のストリームを発生するステップと、
   スプリアストーンを最小限に抑えるように前記ＤＣＯ同調入力回路が出力信号を発生できるように、シグマ−デルタ変調遅延制御にクロックされたマルチプレクサを介して前記遅延された同調制御語のストリームをＤＣＯ同調入力に選択的に通すステップと、
   を含む方法。
7. ＤＣＯ出力信号をエッジ分割器を介して分割して、前記シフトレジスタを同期化する前記高周波オーバーサンプリングクロックを発生するステップをさらに含む、請求項６記載のデジタル制御発振器（ＤＣＯ）同調入力をタイムディザリングする方法。
8. 前記周波数基準を再クロックする前記高周波オーバーサンプリングクロックと前記シフトレジスタを同期化する前記分割された高周波オーバーサンプリングクロックとが、前記ＤＣＯ出力信号に関連するスプリアストーンを最小限に抑えるように前記ＤＣＯ同調入力をタイムディザリングするように動作するように、遅延制御素子に応答して前記エッジ分割されたＤＣＯ出力信号を遅延するステップをさらに含む、請求項７記載のデジタル制御発振器（ＤＣＯ）同調入力をタイムディザリングする方法。
9. デジタル制御発振器（ＤＣＯ）同調入力回路であって、
   複数の遅延レジスタを有するシフトレジスタであって、該シフトレジスタが、デジタル同調制御語を受信するように動作する入力を有し、各遅延レジスタが、デジタル入力、デジタル出力およびクロッキング入力を有し、各遅延レジスタの前記クロッキング入力が、分割された高周波オーバーサンプリングクロックに応答して、異なる離散時間遅延同調制御語が各遅延レジスタの前記デジタル出力に発生されるように、前記シフトレジスタの入力で受信された前記デジタル同調制御語を時間遅延する、シフトレジスタと、
   デジタル信号を分割するとともにそこから前記分割された高周波オーバーサンプリングクロックを発生するように構成されたエッジ分割器と、
   前記高周波オーバーサンプリングクロックに同期化されてそこから再クロックされた周波数基準を発生する周波数基準と、
   複数のデジタル入力を有し、デジタル出力をさらに有するシグマ−デルタ変調マルチプレクサであって、前記マルチプレクサの複数のデジタル入力が、前記再クロックされた周波数基準に応答し、かつ、シグマ−デルタ変調遅延制御に応答して、前記シグマ−デルタ変調マルチプレクサが前記複数のデジタル入力で受信された前記異なる離散時間遅延同調制御語を前記シグマ−デルタ変調マルチプレクサのデジタル出力に選択的に通すように、各遅延レジスタの前記デジタル出力に発生された前記異なる離散時間遅延同調制御語を受信するように構成されており、前記シグマ−デルタ変調マルチプレクサのデジタル出力の前記異なる離散時間遅延同調制御語が、前記ＤＣＯ同調入力回路によって発生されるスプリアストーンを最小限に抑えるようにＤＣＯ同調入力を変調することができる、シグマ−デルタ変調マルチプレクサと、
   を含むデジタル制御発振器（ＤＣＯ）同調入力回路。
10. デジタル制御発振器（ＤＣＯ）同調入力回路であって、
    デジタル同調制御語を受信しシフトして、分割された高周波オーバーサンプリングクロックに応答して異なる同調制御語のストリームを発生する遅延手段と、
    多重化された異なる同調制御語のストリームが、前記ＤＣＯ同調入力回路がＤＣＯ出力信号に関連するスプリアストーンを最小限に抑えるように、ＤＣＯ同調入力を変調することができるように、高周波オーバーサンプリングクロックに応答して前記異なる同調制御語のストリームを多重化する手段と、
    を含むデジタル制御発振器（ＤＣＯ）同調入力回路。
11. 前記ＤＣＯ出力信号をエッジ分割してそこから高周波クロックを発生する手段をさらに含む、請求項１０記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
12. 前記高周波クロックを分割して、そこから前記分割された高周波オーバーサンプリングクロックを発生する手段をさらに含む、請求項１１記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
13. 前記高周波クロックに応答して、そこから前記高周波オーバーサンプリングクロックを発生するための基準クロックを同期させる手段をさらに含む、請求項１２記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
14. 周波数基準リタイミング信号およびＤＣＯ同期同調信号がＤＣＯ出力信号に関連する摂動を最小限に抑えるように遅延されるように、前記多重化する手段をシグマ−デルタ変調する手段をさらに含む、請求項１１記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
15. デジタル制御発振器（ＤＣＯ）同調入力回路であって、
    複数の遅延レジスタを有するシフトレジスタであって、該シフトレジスタが、再クロックされた周波数基準を受信するように動作する入力を有し、各遅延レジスタが、デジタル入力、デジタル出力およびクロッキング入力を有し、各遅延レジスタの前記クロッキング入力が、高周波オーバーサンプリングクロックに応答して、異なる離散時間遅延再クロックされた周波数基準が各遅延レジスタの前記デジタル出力に発生されるように、前記シフトレジスタの入力で受信された前記再クロックされた周波数基準を時間遅延する、シフトレジスタと、
    複数のデジタル入力を有し、デジタル出力をさらに有するマルチプレクサであって、前記マルチプレクサの各デジタル入力が、各遅延レジスタの前記デジタル出力に発生された異なる離散時間遅延再クロックされた周波数基準を受信するように構成されており、前記マルチプレクサが、同期擬似ランダム変調遅延制御に応答して、前記マルチプレクサの複数のデジタル入力で受信された前記異なる離散時間遅延再クロックされた周波数基準を前記マルチプレクサのデジタル出力に選択的に通す、マルチプレクサと、
    更新クロックに応答して前記マルチプレクサのデジタル出力に通された前記異なる離散時間遅延再クロックされた周波数基準を受信して、前記ＤＣＯ同調入力回路によって発生されるスプリアストーンを最小限に抑えるように発振器同調語のランダム遅延サンプルを前記ＤＣＯ同調入力回路に供給するように動作する発振器同調語発生回路であって、前記更新クロックが、前記高周波オーバーサンプリングクロックに応答する、発振器同調語発生回路と、
    を含むデジタル制御発振器（ＤＣＯ）同調入力回路。
16. 前記同期擬似ランダム変調遅延制御がシグマ−デルタ変調遅延制御である、請求項１５記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
17. 前記ＤＣＯ同調入力回路によって発生されたデジタルクロックを受信し分周して、そこから前記高周波オーバーサンプリングクロックを発生するように構成されたエッジ分割器をさらに含む、請求項１５記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
18. 前記再クロックされた周波数基準が、前記ＤＣＯ同調入力回路によって発生されたデジタルクロックに再クロックされ、該再クロックされた周波数基準が、前記同期擬似ランダム変調遅延制御をクロックするように動作する、請求項１５記載のデジタル制御発振器（ＤＣＯ）同調入力回路。
19. 前記ＤＣＯ同調入力回路によって発生されたデジタルクロックに応答し、かつ、入力遅延制御信号に応答して、ＤＣＯ出力摂動が最小限に抑えられるように周波数遅延基準リタイミング信号を選択的に遅延する遅延制御回路をさらに含む、請求項１８記載のデジタル制御発振器（ＤＣＯ）同調入力回路。

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