TWI497617B - 半導體裝置之製造方法及半導體裝置 - Google Patents

半導體裝置之製造方法及半導體裝置 Download PDF

Info

Publication number
TWI497617B
TWI497617B TW098105083A TW98105083A TWI497617B TW I497617 B TWI497617 B TW I497617B TW 098105083 A TW098105083 A TW 098105083A TW 98105083 A TW98105083 A TW 98105083A TW I497617 B TWI497617 B TW I497617B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
metal
support plate
semiconductor wafer
modified embodiment
Prior art date
Application number
TW098105083A
Other languages
English (en)
Other versions
TW200945461A (en
Inventor
Akio Horiuchi
Toshiji Miyasaka
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200945461A publication Critical patent/TW200945461A/zh
Application granted granted Critical
Publication of TWI497617B publication Critical patent/TWI497617B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

半導體裝置之製造方法及半導體裝置
本揭露係有關於一種半導體裝置之製造方法、一種半導體裝置及一種佈線板。更特別地,本揭露係有關於用以使一半導體晶片之端電極間隔對應於一佈線板之端電極間隔的一種半導體裝置之製造方法、一種半導體裝置及一種佈線板。
隨著無處不在的網路社會之來臨,電子裝置之尺寸與重量的減少及加速與較高高效能之需求成長。最要緊的是,結合半導體之精細設計規則技術的進步,構成IC(例如,系統級LSI)之半導體晶片的更高度整合越來越進步。半導體晶片之端電極(接腳)的數目隨著更高度的整合而增加。
因此,當半導體晶片之接腳數目越來越增加時,該半導體晶片之端電極間隔(間距)變窄了。例如,因為約60μm之窄間距在設計規則0.35μm世代中變成是必需的,所以100μm、70μm、50μm等之窄間距變得平常。
另一方面,在一上面安裝這樣的半導體晶片之佈線板中,以C4凸塊間隔表示之相鄰端電極間的間隔係大的(約100μm至200μm)。很難製造一與上述100μm、70μm、50μm等之窄間距相容的佈線板。因此,一種用以在一佈線板上安裝一具有上述漸增接腳數目之較窄間距的端電極之半導體晶片及實施電性連接的技藝變得重要。
通常,一做為在一佈線板上安裝一具有漸增接腳數目之半導體晶片及實施電性連接的安裝方法之重要方法係覆晶連接。一相關技藝之一般安裝技術係以半導體晶片之電路側面向上方式使用一薄金屬線打線接合佈線與端子。然而,在該覆晶連接中,以該半導體晶片之電路側面向下方式使用焊料及金屬端子(凸塊)來使一半導體晶片連接至一佈線板。因為該佈線長度比該佈線接合之長度短,所以該覆晶連接具有一絕佳電特性且與加速及較高密度相容。因為亦可剛好在該半導體晶片下方以2維方式放置端子,所以該覆晶連接包括可輕易增加接腳之數目(端子之數目)例如至數千個接腳之特徵。再者,因為該結構能從該半導體晶片之背面散熱,所以該覆晶連接在散熱方面亦是絕佳的。
如果一半導體晶片之端電極間隔比一佈線板之端電極間隔小,則很難在該佈線板上直接安裝該半導體晶片。圖1係一半導體晶片120及一佈線板170之示意剖面圖,其中該半導體晶片120之端電極140間的間隔D1比該佈線板170之端電極150間的間隔D2小。在這樣的情況中,實施下面安裝方法:在一半導體晶片與一佈線板間放置一複雜地沉積有絕緣層及佈線層之高密度多層佈線板;依據覆晶連接在該高密度多層佈線板上安裝該半導體晶片;以及依據BGA接合在該一般佈線板(母板)上安裝上面安裝有該半導體晶片之該高密度多層佈線板。這是FCBGA(覆晶球柵陣列)。在FCBGA中,在該一般佈線板上安裝該高密度多層佈線板之安裝方法係BGA;可以使用不同於BGA之PGA(針柵陣列)或LGA(線柵陣列)及該安裝方法稱為FCPGA或FCLGA。
然而,上述FCBGA等牽涉一個問題:必須使用一複雜地沉積有絕緣層及佈線層之高密度多層佈線板。
做為一能直接電性連接一半導體晶片至一佈線板而不需使用該具有複雜沉積結構之高密度多層佈線板的半導體裝置之製造方法,可利用一種直接嵌入一半導體晶片於一佈線板中及安裝該半導體晶片於該佈線板中之方法及一種使用焊球等安裝一在一用以機械地支撐一半導體晶片且具有導熱功能之板上所安裝之半導體裝置於一佈線板上的方法。
該直接嵌入一半導體晶片於一佈線板中之方法係形成一凹部以使一半導體晶片容納於一佈線板中之方法。專利文件1揭露一種使一半導體晶片容納於一多層佈線板中及經由一過渡層在該佈線板中佈線該半導體晶片之端電極的方法。
該使用焊球等安裝一在一用以機械地支撐一半導體晶片且具有導熱功能之板上所安裝之半導體裝置於一佈線板上的方法係使用一預定安裝法安裝在一預定板上、形成對應於一相關技藝佈線板之端電極的外部端電極及使用焊球等之安裝法安裝一半導體晶片於一佈線板上之方法。專利文件2揭露一種形成一金屬底板之一凹部及一樹脂複合框、嵌入一半導體晶片於該凹部中、提供一絕緣層及形成對應於一相關技藝佈線板之端電極的外部端電極之半導體裝置之製造方法的一實施例。專利文件3揭露一種選擇一具有高導熱性之機械穩定板、製作一空洞於該板中、附著一半導體晶片、提供一由連接至該半導體晶片之端電極的佈線所構成之薄膜覆蓋層與一絕緣層以及連接該半導體晶片與佈線板之半導體裝置之製造方法的一實施例。
[專利文件1]日本專利早期公開第2003-7896號
[專利文件2]日本專利早期公開第2002-16173號
[專利文件3]日本專利早期公開第236941/1994號
然而,在該相關技藝中所使用之半導體裝置之製造方法、半導體裝置及佈線板牽涉下面問題:首先,在專利文件1所揭露之方法牽涉一個問題:使用任何期望佈線板變成是不可能的。特別地,該方法牽涉一個問題:因為必須以逆鑽孔(counter boring)等在一佈線板之表面上形成要容納一半導體晶片之凹部,所以無法使用任何期望佈線板,以及必須提供一由可允許容易製作該凹部之材料及結構所製成之佈線板。
在專利文件2中所揭露之方法牽涉一個問題:提供一個框架之步驟變成是必需的。特別地,形成一由樹脂複合材料所製成之具有一對應於一半導體晶片之形狀的孔之封裝材料及壓疊(press-stacking)一由該具有該孔之封裝材料所製成之框架於一由金屬板所製成之底板上的步驟變成是必需的。此外,然後在上表面提供一絕緣膜,因而必須使該框架之厚度等於該半導體晶片之厚度。會有加工步驟之穩定性及可靠性之問題,因此,會有降低用以支撐該半導體晶片之機械強度及用以消散該半導體晶片所產生之熱的導熱性之問題。
再者,在專利文件3中所揭露之方法牽涉一個問題:沒有考量該空洞之形成方法。特別地,只揭露將該空洞銑成稍微大於該半導體晶片之尺寸的方法,因而該方法缺乏加工之準確性及可靠性。很難設計所期望之連接端,以回應一具有C4凸塊間距等之一般端間隔的相關技藝佈線板。
本發明之示範性具體例提供一種半導體裝置之製造方法、一種半導體裝置及一種佈線板,它們能使一半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔,而不需使用一複雜結構之高密度佈線板,因此當使用一相關技藝佈線板,可提高用以支撐該半導體晶片之機械強度及用以消散該半導體晶片所產生之熱的導熱性。
為這目的,依據本發明,提供下面手段:依據本發明之第一態樣的一種半導體裝置之製造方法係一半導體裝置之製造方法,其具有:一半導體晶片安裝步驟,安裝一半導體晶片於一支撐板上,以便暴露該半導體晶片之上面設置有複數個端電極之側;一絕緣層形成步驟,形成一絕緣層,以便覆蓋該半導體晶片之上面設置有該等端電極之側;一貫穿電極形成步驟,形成連接至該等端電極及穿過該絕緣層之貫穿電極;一金屬佈線形成步驟,形成連接至該等貫穿電極之金屬佈線於該絕緣層上;以及一外部端電極形成步驟,形成用以連接該金屬佈線至外部的外部端電極於該金屬佈線上,其中,該等相鄰外部端電極間之間隔大於該等相鄰端電極間之間隔。
本發明之第二態樣的特徵在於下面事實:在如本發明之第一態樣的半導體裝置之製造方法中,該半導體晶片安裝步驟係以一黏著劑將該半導體晶片黏附至該支撐板。
本發明之第三態樣的特徵在於下面事實:在如本發明之第一或第二態樣的半導體裝置之製造方法中,該支撐板係銅板或科瓦(kovar)板。
本發明之第四態樣的特徵在於下面事實:在如本發明之第一至第三態樣中任何一態樣的半導體裝置之製造方法中,該絕緣層係環氧基樹脂或聚醯亞胺基樹脂。
本發明之第五態樣的特徵在於下面事實:在如本發明之第一態樣的半導體裝置之製造方法中,該半導體晶片安裝步驟具有:一金屬膜形成步驟,形成一第一金屬膜於該支撐板上及一第二金屬膜於該第一金屬膜上;一安裝孔形成步驟,使該第二金屬膜形成有一安裝孔,以安裝該半導體晶片;以及一安裝及黏著步驟,安裝該半導體晶片於該安裝孔中及以一黏著劑將該半導體晶片黏附至該安裝孔。
本發明之第六態樣的特徵在於下面事實:在如本發明之第一態樣的半導體裝置之製造方法中,該安裝孔形成步驟係沉積一乾膜光阻於該第二金屬膜上;曝光及顯影該乾膜光阻,以形成一對應於該安裝孔之光阻圖案;以及蝕刻形成有該光阻圖案之該第二金屬膜。
本發明之第七態樣的特徵在於下面事實:在如本發明之第五或第六態樣的半導體裝置之製造方法中,該支撐板係銅板、科瓦板、鎳板及玻璃環氧板中之任何一者。
本發明之第八態樣的特徵在於下面事實:在如本發明之第五至第七態樣中任何一態樣的半導體裝置之製造方法中,該第一金屬膜含有金。
本發明之第九態樣的特徵在於下面事實:在如本發明之第五至第八態樣中任何一態樣的半導體裝置之製造方法中,該第二金屬膜係銅。
本發明之第十態樣的特徵在於下面事實:在如本發明之第一態樣的半導體裝置之製造方法中,該半導體晶片安裝步驟具有:一安裝孔形成步驟,使該支撐板形成有一安裝孔,以安裝該半導體晶片;以及一安裝及黏著步驟,安裝該半導體晶片至該安裝孔中及以一黏著劑將該半導體晶片黏附至該安裝孔。
本發明之第十一態樣的特徵在於下面事實:在如本發明之第十態樣的半導體裝置之製造方法中,該安裝孔形成步驟係沉積一乾膜光阻於該支撐板上;曝光及顯影該乾膜光阻,以形成一對應於該安裝孔之光阻圖案;以及蝕刻形成有該光阻圖案之該支撐板。
本發明之第十二態樣的特徵在於下面事實:在如本發明之第十或第十一態樣的半導體裝置之製造方法中,該支撐板係銅板或科瓦板。
依據本發明之第十三態樣,提供一種半導體裝置,其具有:一半導體晶片;一支撐板,支撐該半導體晶片;複數個端電極,設置在該半導體晶片上;複數個外部端電極,連接該等端電極至外部;以及一扇出部(fan out section),電性連接該等端電極及該等外部端電極,該扇出部包括:一絕緣層,覆蓋該等端電極;貫穿電極,連接至該等端電極及穿過該絕緣層;以及金屬佈線,連接至該等貫穿電極及形成於該絕緣層上,其中,該等相鄰外部端電極間之間隔係大於該等相鄰端電極間之間隔。
本發明之第十四態樣的特徵在於下面事實:在如本發明之第十三態樣的半導體裝置中,該半導體晶片係以一黏著劑黏附至該支撐板以及該半導體晶片之上面設置有該等端電極之側覆蓋有該絕緣層。
本發明之第十五態樣的特徵在於下面事實:如本發明之第十三或十四態樣的半導體裝置,進一步包括:一第一金屬膜,設置在該支撐板上;以及一第二金屬膜,經由該第一金屬膜設置在該支撐板上,該第二金屬膜具有一安裝孔,以安裝該半導體晶片,其中,該半導體晶片係安裝至該安裝孔中,以便使該半導體晶片之上面設置有該等端電極之側暴露,以及該半導體晶片以一黏著劑黏附至該安裝孔。
本發明之第十六態樣的特徵在於下面事實:在如本發明之第十三或十四態樣的半導體裝置中,該支撐板係形成有一安裝孔,以安裝該半導體晶片,以及該半導體晶片係安裝至該安裝孔中,以便使該半導體晶片之上面設置有該等端電極之側暴露,以及該半導體晶片以一黏著劑黏附至該安裝孔。
本發明之第十七態樣的特徵在於下面事實:在如本發明之第十三至第十六態樣中任何一態樣的半導體裝置中,安裝有複數個該半導體晶片。
本發明之第十八態樣,提供一種佈線板,包括:如本發明之第十三至十七態樣中任何一態樣之半導體裝置;一佈線板基板,上面安裝該半導體裝置;以及佈線板端電極,以與該等外部端電極一對一對應之方式設置在該佈線板基板上,其中,該等外部端電極與該等佈線板端電極係電性連接。依據本發明,使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔,藉此可使用一相關技藝佈線以及可提高用以支撐該半導體晶片之機械強度及用以消散該半導體晶片所產生之熱的導熱性。
從下面詳細敘述、所附圖式及申請專利範圍可以明顯易知其它特徵及優點。
將以所附圖式來論述用以實施本發明之最佳模式。
(第一具體例)
將參考圖2至3B來論述依據本發明之第一具體例的一半導體裝置。
首先,將參考圖2來論述依據該具體例之半導體裝置。
圖2係綱要性地顯示依據本發明之該具體例的半導體裝置之剖面圖。
如圖2所示,依據該具體例之一半導體裝置10具有一半導體晶片20、一支撐板30、端電極40、外部端電極50及一扇出部60。
該半導體晶片20具有該半導體裝置10之電氣功能。它具有用以電性連接至該半導體晶片20之外部的該等端電極40。該等相鄰端電極40間之間隔係第一間隔D1。例如,D1可設定為約50至100μm。
該半導體晶片20之設置有該等端電極40之側的相對側係以一黏著劑31黏附至該支撐板30。該支撐板30支撐該半導體晶片20及確保該半導體裝置10之機械強度及同時消散該半導體晶片20所產生之熱。
該等外部端電極50係設置在該扇出部60之一表面上。該等外部端電極50係用以電性連接至該半導體裝置10之外部的端電極。該等相鄰外部端電極50間之間隔係第二間隔D2。例如,D2可設定為約150至180μm。
在所有該等外部端電極50中之相鄰外部端電極50間之間隔D2係大於在所有該等端電極40中之相鄰端電極40間之間隔D1。亦即,該等相鄰外部端電極50間之最小間隔係大於該等相鄰端電極40間之最大間隔。
該扇出部60具有一絕緣層61、貫穿電極62及金屬佈線63。它連接具有該第一間隔D1之該等端電極40及具有該第二間隔D2之該等外部端電極50。
該絕緣層61係設置成用以覆蓋該半導體晶片20及在該半導體晶片20上所設置之該等端電極40。該等貫穿電極62係連接至該等端電極40及設置成用以穿過該絕緣層61。該金屬佈線63係連接至該等貫穿電極62及係在該絕緣層61之表面上的佈線。
該絕緣層61覆蓋以該黏著劑31黏附至該支撐板30之該半導體晶片20的形成有該等端電極40之側。如圖2所示,該絕緣層61可覆蓋該半導體晶片20之側面。
該絕緣層61、該等貫穿電極62及該金屬佈線63之每一層係形成為至少一層。當D1與D2幾乎相等時,該絕緣層61、該等貫穿電極62及該金屬佈線63之每一層係形成為至少一層及可電性連接該等端電極40與該等外部端電極50。然而,例如,如果因為D2約為D1之兩倍,所以D2相當大於D1,則該絕緣層61、該等貫穿電極62及該金屬佈線63之每一層係形成為大於一層,以避免佈線之交叉。在該具體例中,如圖2所示,該絕緣層61、該等貫穿電極62及該金屬佈線63之每一層係形成為3層,從該支撐板30及該半導體晶片20依序為絕緣層61、61a及61b、貫穿電極62、62a及62b以及金屬佈線63、63a及63b。該等外部端電極50係設置成用以連接至在該扇形部60之表面上所設置之該金屬佈線63b。
接下來,將論述依據該具體例之半導體裝置10的加寬該半導體晶片20之相鄰端電極40間之第一間隔D1至該等相鄰外部端電極50間之第二間隔D2的扇出功能、確保該機械強度之功能及確保導熱性之功能。
首先,將論述該扇出功能。
首先,該等貫穿電極62係連接至該等端電極40且垂直地形成,因此,該等相鄰貫穿電極62間之間隔係相同於該第一間隔D1。
然後,在該金屬佈線63之連接至該5個貫穿電極62的5個部分中,該金屬佈線63之除了左、右部分之外的中間3個部分係形成連接至該等貫穿電極62之頂部,因此,該金屬佈線63之該等相鄰部分間的間隔係相同於該第一間隔D1。然而,該金屬佈線63之連接至該左、右兩個貫穿電極62的部分係設置成從該左、右兩個貫穿電極62之位置至左側及右側,以加寬該第一間隔D1至該第二間隔D2。在該具體例中,例如,該金屬佈線63在左、右側上之兩個部分係設置成離該中間貫穿電極有2×D2之距離。
接下來,該等貫穿電極62a係連接至該金屬佈線63且垂直地形成,因此,除了該左、右貫穿電極62a之外的該相鄰中間3個貫穿電極62a的間隔係相同於該第一間隔D1,以及在左、右側上之貫穿電極62a的每一貫穿電極離該中間貫穿電極62a具有2×D2之距離。
然後,在該金屬佈線63a之連接至該5個貫穿電極62a的5個部分中,該金屬佈線63a在中間及在左、右側上之3個部分係形成連接至該等貫穿電極62a之頂部。然而,該金屬佈線63a在從左、右側算起第二位置上的兩個部分係設置成從該等對應貫穿電極62a之位置至左、右側,以加寬該第一間隔D1至該第二間隔D2。在該具體例中,例如,該金屬佈線63a在從左、右側算起第二位置上的兩個部分係設置成離該中間貫穿電極有D2之距離。
接下來,該等貫穿電極62b係連接至該金屬佈線63b且垂直地形成。因此,該相鄰5個貫穿電極62b間之間隔係相同於該第二間隔D2。
然後,該金屬佈線63b之5個部分係形成連接至該5個貫穿電極62b之頂部。因此,該金屬佈線63b之相鄰5個部分間的間隔係相同於該第二間隔D2。
最後,該5個外部端電極50係形成連接至該金屬佈線63b之5個部分。因此,加寬該等端電極40間之間隔(該第一間隔D1)至該第二間隔D2及使該等端電極40連接至該等外部端電極50。
如以上所述,提供加寬該等相鄰端電極40間之間隔(該第一間隔D1)至該等相鄰外部端電極50間之間隔(該第二間隔D2)的扇出功能。
接下來,將論述該半導體裝置10之確保該機械強度之功能及確保導熱性之功能。
該半導體裝置10具有該半導體晶片20、該等端電極及該等外部端電極50(具有相同於該等端電極40之數目)。該等相鄰外部端電極50間之間隔(該第二間隔D2)係大於該等相鄰端電極40間之間隔(該第一間隔D1)。因此,該半導體裝置10之面積係大於該半導體晶片20之面積。主要以該支撐板30來確保比該半導體晶片20大之該半導體裝置10的機械強度。在依據該具體例之半導體裝置10中,使用該黏著劑31及該絕緣層61,固定該半導體晶片20至該支撐板30,以便亦以該黏著劑31及該絕緣層61來確保該機械強度。
另一方面,使該半導體晶片20經由該黏著劑31及該絕緣層61與該支撐板30熱接觸。該半導體晶片20係從該等端電極40經由等貫穿電極62、62a及62b以及該等金屬佈線63、63a及63b電性連接且亦熱連接至該等外部端電極50。因此,在依據該具體例之該半導體裝置10中,確保用以消散在該半導體晶片20中所產生之熱的導熱性。
接下來,將論述用以形成該半導體裝置10之較佳材料。
首先,沒有限制該支撐板30之材料;然而,例如,可使用銅板、鋁板、科瓦板等之金屬板。沒有限制該絕緣層61之材料;然而,例如,可使用環氧基樹脂、酚基樹脂、苯氧基樹脂、聚醯亞胺基樹脂、聚亞苯基樹脂、聚烯基樹脂或氟基樹脂。沒有限制該等貫穿電極62之材料;然而,例如,可使用銅。沒有限制該黏著劑31之材料;然而,例如,可使用以銀加入環氧樹脂之高導熱環氧黏著劑或金矽。沒有限制該金屬佈線63之材料;然而,例如,可使用錫、鉻、鈦、鎳、鋅、鈷、金、銅等。沒有限制該等外部端電極50之材料;然而,例如,可使用焊料。
(依據該第一具體例之半導體裝置之製造方法)
接下來,將參考圖3A及3B來論述一依據該具體例之半導體裝置之製造方法。
圖3A及3B係綱要性地顯示依據該具體例之半導體裝置之製造方法的圖式。
首先,在圖3A(a)所示之半導體晶片安裝步驟中,使一半導體晶片20黏附至一支撐板30。在此情況中,將一黏著劑31事先塗抹至該支撐板30上之要黏附該半導體晶片20的黏著面,其中該支撐板30係由一具有例如100至1000μm厚之銅板所製成,以及將該半導體晶片20放置及黏附至塗抹有該黏著劑31之該支撐板30上。將該半導體晶片20黏附至該支撐板30,以便暴露上面設置有端電極40之側(面向上)。
接下來,在圖3A(b)所示之絕緣層形成步驟中,形成一由環氧基樹脂或聚醯亞胺基樹脂所製成之絕緣層61。此時,形成該絕緣層61,以便以例如5至30μm之厚度進一步覆蓋該具有例如100至800μm之高度的半導體晶片20之上面設置有該等端電極40之側。亦即,該絕緣層61之厚度係該半導體晶片20之高度(例如,100至800μm)與覆蓋該半導體晶片20之端電極40的厚度(例如,5至30μm)之總和,以及該半導體晶片20之端電極40覆蓋有該絕緣層61。亦形成該絕緣層61,以便緊密地覆蓋該半導體晶片20之側面21。在該具體例中,如圖3A(b)所示,亦以該絕緣層61緊密地覆蓋該半導體晶片20之側面21。
然後,在圖3A(c)所示之步驟中,雖然該方法是不受侷限的,但是例如使用雷射,使該絕緣層61形成有到達該等端電極40之通孔64。
接下來,在圖3A(d)所示之貫穿電極形成步驟及金屬佈線形成步驟中,例如依據半加成法,形成貫穿電極62,以便填充於該等通孔64中及形成連接至該等貫穿電極62之金屬佈線63。
此時,該金屬佈線63之連接至圖3A(d)所示之5個端電極40的左、右側上之兩個最外端電極40的部分係配置成延伸至左右兩側上,以加寬端間隔。
然後,在圖3B(a)及3B(b)所示之步驟中,重複兩次形成該絕緣層61、使該絕緣層61形成有該等通孔64及形成該等貫穿電極62與該金屬佈線63。然而,在該第一重複中,形成該絕緣層61a、該等通孔64a、該等貫穿電極62a及該金屬佈線63a,以及在該第二重複中,形成該絕緣層61b、該等通孔64b、該等貫穿電極62b及該金屬佈線63b。該等絕緣層61a及61b可以例如5至30μm之厚度所形成。該金屬佈線63a之連接至圖3B(a)所示之5個端電極40的從左、右側算起第二位置之兩個端電極的部分係配置成延伸至左右兩側上,以加寬端間隔。結果,在該第二重複中,如圖3B(b)所示,使該等貫穿電極62b及該金屬佈線63b之部分彼此隔開成比該第一間隔D1寬之該第二間隔D2。
接下來,在圖3B(c)所示之外部端電極形成步驟中,形成連接至該金屬佈線63b之外部端電極50。以焊接或電鍍形成銅,來形成該等外部端電極50。
如以上所述,依據該具體例之半導體裝置,使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔,藉此可使用一相關技藝佈線板以及可提高用以支撐該半導體晶片之機械強度及用以消散該半導體晶片所產生之熱的導熱性。
在依據該具體例之半導體裝置10中,使用該絕緣層61、該等貫穿電極62及該金屬佈線63三層,以確保該扇出功能。然而,如果可連接任意端電極40至該等外部端電極50而沒有彼此交叉,則該等層之數目及該金屬佈線之長度並非侷限於此。
在依據該具體例之半導體裝置之製造方法中,例如依據半加成法,形成該等貫穿電極62、62a及62b及形成該等金屬佈線63、63a及63b,但是可以以個別步驟形成該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b。
(第一具體例之第一修改實施例)
接下來,將參考圖4至6來論述本發明之第一具體例的第一修改實施例。
首先,將參考圖4來論述依據本發明之第一具體例的第一修改實施例之一半導體裝置。
圖4係綱要性地顯示依據該第一修改實施例之半導體裝置的剖面圖。在下面敘述中,前述部件係以相同元件符號來表示及可能不再被論述。(相同註釋應用至下面修改實施例中。)
依據該第一修改實施例之半導體裝置不同於依據該第一具體例之半導體裝置在於:一第二金屬膜係經由一第一金屬膜設置在一支撐板上且形成有一要安裝一半導體晶片之安裝孔。
參考圖4,不像依據該第一具體例之半導體裝置,其中該半導體晶片係以該黏著劑黏附至該支撐板及上面設置有該等端電極之側覆蓋有該絕緣膜,依據該第一修改實施例之一半導體裝置10a的特徵在於:一第二金屬膜33係經由一第一金屬膜32設置在一支撐板30上且形成有一要安裝一半導體晶片20之安裝孔34及該半導體晶片20係安裝至該安裝孔34中,以便暴露上面設置有端電極40之側,以及該半導體晶片20以一黏著劑31黏附至該安裝孔34。
如圖4所示,依據該第一修改實施例之半導體裝置10a具有該半導體晶片20、該支撐板30、該等端電極40、外部端電極50及一扇出部60。該半導體晶片20、該等端電極40及該等外部端電極50之結構係相同於依據該第一具體例之半導體裝置10的結構。
另一方面,該支撐板30具有兩個表面覆蓋有該第一金屬膜32。該第二金屬膜33係經由該第一金屬膜32形成於該支撐板30之一面上。該第二金屬膜33之厚度係幾乎相同於該半導體晶片20之高度。移除該第二金屬膜33成為在平面圖中幾乎相同於該半導體晶片20之形狀,以形成該安裝孔34。該半導體晶片20之上面設置有該等端電極40之側的相對側係以該黏著劑31黏附至該安裝孔34。
在該第一具體例中構成該扇出部60之一部分的該第一絕緣層61包含一具有幾乎相同於該半導體晶片20之高度的厚度;然而,在該第一修改實施例中,一第一絕緣層61具有一覆蓋除了該半導體晶片20與該安裝孔34間之間隙之外的該半導體晶片20之端電極40的所有部分之厚度。
接下來,將論述一扇出功能、一確保該機械強度之功能及一確保導熱性之功能。該扇出功能係相似於該第一具體例中之扇出功能。至於機械強度及該導熱性,該半導體晶片20係安裝至該安裝孔34中,藉此該半導體晶片20之側面係覆蓋有該第二金屬膜33。因此,相較於該第一具體例,更可提高該機械強度及該導熱性。
然後,將論述用以構成該半導體裝置10a之較佳材料。該第一絕緣層61、貫穿電極62、該黏著劑31、金屬佈線63及該等外部端電極50可使用相同於該第一具體例之材料。
沒有限制該支撐板30之材料;然而,例如,可使用鎳板。沒有限制該第一金屬膜之材料;然而,例如,可使用金。沒有限制該第二金屬膜之材料;然而,例如,可使用銅。
(依據第一具體例之第一修改實施例的半導體裝置之第一製造方法)
接下來,將參考圖5A至5C來論述依據第一修改實施例之半導體裝置的第一製造方法。
圖5A至5C係綱要性地顯示依據該第一修改實施例之半導體裝置的第一製造方法之圖式。
首先,如圖5A(a)所示,提供一由一具有例如100至1000μm厚之鎳板所製成之支撐板30。預先以金電鍍該由鎳板所製成之支撐板30的兩個表面,以形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。
然後,在圖5A(b)所示之金屬膜形成步驟中,以銅電鍍在該支撐板30上藉由鍍金所形成之該第一金屬膜32的頂部,以形成一由具有例如100至800μm厚之銅所製成的第二金屬膜33。100至800μm之厚度幾乎等於該半導體晶片20之高度(例如,100至800μm)。
接下來,在圖5A(c)所示之安裝孔形成步驟中,在該第二金屬膜33上形成一由一乾膜光阻35所製成之光阻圖案。亦即,在該第二金屬膜33上沉積該具有例如10至30μm厚之乾膜光阻35、曝光及顯影該乾膜光阻35,以及移除在平面圖中對應於該半導體晶片20之形狀的部分,以形成一光阻圖案。此光阻圖案之形狀對應於該第二金屬膜33中所稍後形成之要安裝該半導體晶片20的安裝孔34之形狀。
然後,在圖5A(d)所示之安裝孔形成步驟中,以在該第二金屬膜33上所形成之由該乾膜光阻35所製成之該光阻圖案做為一蝕刻保護膜,藉由使用氯化銅做為蝕刻液來蝕刻該由銅所製成之第二金屬膜33,以形成該安裝孔34。此時,該蝕刻朝該由銅所製成之第二金屬膜33的深度方向進行。當該蝕刻到達由鍍金所形成之該第一金屬膜32的表面時,該蝕刻之進行停止,因此,可確保上面要安裝該半導體晶片20之該安裝孔34的一安裝面36的平坦度。該安裝孔34之深度係等於該第二金屬膜33之厚度及該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm),因此,該安裝孔34之深度係幾乎等於該半導體晶片20之高度。
接下來,在圖5B(a)所示之安裝孔黏附步驟中,將該半導體晶片20安裝至該安裝孔34中及以一黏著劑31使該半導體晶片20黏附至該安裝孔34。雖然可使用一高導熱環氧黏著劑做為該黏著劑31,但是因為該安裝面36係由金所形成,所以亦可藉由使用金矽之共晶接合使該半導體晶片20黏附至該安裝孔34。
然後,在圖5B(b)所示之絕緣層形成步驟中,形成一由環氧基樹脂或聚醯亞胺基樹脂所製成之絕緣層。特別地,形成具有例如5至30μm厚之該絕緣層61,以便覆蓋在該安裝孔34中所安裝之該半導體晶片20的設置有端電極40之側及該第二金屬膜33之表面。如以上所述,該安裝孔34之深度係幾乎等於該半導體晶片20之高度,因此,在該安裝孔34中所安裝之該半導體晶片20的設置有端電極40之側與該第二金屬膜33之表面係幾乎等高。此外,該絕緣層61亦填入該半導體晶片20之側面21與該安裝孔34間之間隙。因此,為了平坦度,該半導體晶片20之端電極40覆蓋有該絕緣層61。
接下來,例如使用雷射,形成通孔64(圖5B(c)),以及例如依據半加成法,形成貫穿電極62及形成金屬佈線63(圖5B(d))。再者,重複圖5B(b)至5B(d)之步驟兩次,以形成一扇出部60(圖5C(a)及5C(b))及外部端電極50(圖5C(c))。圖5B(c)、5B(d)及5C(a)至5C(c)所示之步驟係相同於該第一具體例之製造方法中之圖3A(c)、3A(d)及3B(a)至3B(c)所示的步驟。在該第一重複中,如同在該第一具體例中,形成該絕緣層61a、該等通孔64a、該等貫穿電極62a及該金屬佈線63a,以及在該第二重複中,形成該絕緣層61b、該等通孔64b、該等貫穿電極62b及該金屬佈線63b。
(依據第一具體例之第一修改實施例的半導體裝置之第二製造方法)
然後,將參考圖5B至6來論述依據該第一修改實施例之半導體裝置的第二製造方法。
該製造方法不同於依據該第一修改實施例之半導體裝置的第一製造方法在於:使用加成法,形成一具有一安裝孔之第二金屬膜。
參考圖6,不像依據該第一修改實施例之半導體裝置的第一製造方法,其中在該支撐板上形成該第二金屬膜,然後形成對應於該安裝孔之該光阻圖案及蝕刻該第二金屬膜,以形成該安裝孔,該第二製造方法之特徵在於:在一支撐板上形成一第一金屬膜後及在形成一第二金屬膜前,形成一對應於一安裝孔之光阻圖案,然後形成該第二金屬膜及移除該光阻圖案,以在該第二金屬膜中形成該安裝孔。
圖6係綱要性地顯示依據該第一修改實施例之半導體裝置的第二製造方法之圖式。將以圖6(a)至6(d)、5B(a)至5B(d)及5C(a)至5C(c)論述該製造方法。
首先,如圖6(a)所示,提供一由一具有例如100至1000μm厚之鎳板所製成之支撐板30。預先以金電鍍該由鎳板所製成之支撐板30的兩個表面,以形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。此步驟係相同於依據該第一修改實施例之半導體裝置的第一製造方法中之圖5A(a)所示之步驟。
接下來,在圖6(b)所示之步驟中,在一第一金屬膜32上形成一由一乾膜光阻35所製成之光阻圖案。亦即,在該第一金屬膜32上沉積一具有例如10至30μm厚之乾膜光阻35、曝光及顯影該乾膜光阻35、以及形成一在平面圖中具有對應於一半導體晶片20之形狀的光阻圖案。此光阻圖案之形狀對應於一在一第二金屬膜33中所稍後形成之要安裝該半導體晶片20之安裝孔34的形狀。然而,相較於依據該第一修改實施例之半導體裝置的第一製造方法,該光阻圖案之形狀係一具有正像與負像相反之圖案的形狀。
然後,在圖6(c)所示之步驟中,以銅電鍍形成有該光阻圖案之該第一金屬膜32的頂部,以形成一由具有例如100至800μm厚之銅所製成之第二金屬膜33。100至800μm之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm)。
接下來,在圖6(d)所示之步驟中,使留下來做為該光阻圖案之該乾膜光阻35的整個表面曝光及顯影及使該乾膜光阻剝離。結果,該第二金屬膜33形成有該安裝孔34,以安裝該半導體晶片20。該安裝孔34之深度係等於該第二金屬膜33之厚度及該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm),因此,該安裝孔34之深度係幾乎等於該半導體晶片20之高度。
之後,安裝該半導體晶片20至該安裝孔34中及黏附該半導體晶片20至該安裝孔34之步驟至形成外部端電極50之步驟的步驟係相同於依據該第一修改實施例之半導體裝置的第一製造方法中之圖5B(a)至5B(d)及5C(a)至5C(c)的步驟。
如以上所述,依據該第一修改實施例之半導體裝置,可使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔,以及將該半導體晶片安裝至該安裝孔中,藉此可更提高該機械強度及該導熱性。
在依據該第一修改實施例之半導體裝置10a中,使用該絕緣層61、該等貫穿電極62及該金屬佈線63三層,以確保該扇出功能。然而,如果可連接任意端電極40至該等外部端電極50而沒有彼此交叉,則該等層之數目及該金屬佈線之長度並非侷限於此。
在依據該具體例之半導體裝置的製造方法中,例如依據半加成法,形成該等貫穿電極62、62a及62b及形成該等金屬佈線63、63a及63b,但是可以以個別步驟形成該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b。
(第一具體例之第二修改實施例)
接下來,將參考圖7至9來論述本發明之第一具體例的第二修改實施例。
首先,將參考圖7來論述依據本發明之第一具體例的第二修改實施例之一半導體裝置。
圖7係綱要性地顯示依據該第二修改實施例之半導體裝置的剖面圖。
依據該第二修改實施例之半導體裝置不同於依據該第一具體例之第一修改實施例的半導體裝置在於:一在一支撐板上所形成之第一金屬膜係經由一支撐板表面處理膜來設置。
參考圖7,不像依據該第一具體例之第一修改實施例的半導體裝置,其中該第一金屬膜係直接形成於該支撐板上,依據該第二修改實施例之一半導體裝置10b的特徵在於:一第一金屬膜32係經由一支撐板表面處理膜37形成於一支撐板30上。
如圖7所示,依據該第二修改實施例之半導體裝置10b具有一半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20、該等端電極40、該等外部端電極50及該扇出部60之結構係相同於依據該第一具體例之第一修改實施例的半導體裝置10a之結構。
另一方面,該支撐板30具有兩個表面覆蓋有該支撐板表面處理膜37及該等支撐板表面處理膜37之每一者的表面覆蓋有該第一金屬膜32。在該支撐板30之一表面中,一第二金屬膜33係形成於該第一金屬膜32之表面上。如同在該第一具體例之第一修改實施例中,該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度及形成一安裝孔34及該半導體晶片20係安裝至該安裝孔34中且黏附至該安裝孔34。
在該支撐板30上經由該支撐板表面處理膜37形成該第一金屬膜32之目的係要使用任何期望材料結合做為該支撐板30與該第一金屬膜32之結合。亦即,如果很難在該支撐板30上直接形成做為該第二金屬膜33之一蝕刻中止層的該第一金屬膜32,則可在該支撐板30上經由該支撐板表面處理膜37形成該第一金屬膜32。
特別地,要使用例如銅板做為該支撐板30及使用例如鍍金之金做為該第一金屬膜32,如果以金直接電鍍該銅板之頂部,則金與銅被擴散及無法執行鍍金。因此,在該支撐板30之表面上設置該由例如鎳所製成之支撐板表面處理膜37做為一擴散阻障層。可使用相同於該第一具體例之該第一修改實施例中之材料做為其它較佳材料。
相似於該第一具體例之第一修改實施例的半導體裝置之功能,該半導體裝置具有一扇出功能、一確保該機械強度之功能及一確保導熱性之功能。因此,相較於第一具體例,可更特別地提高該機械強度及該導熱性。
(依據該第一具體例之第二修改實施例的半導體裝置之第一製造方法)
接下來,將參考圖8A至8C來論述依據該第二修改實施例之半導體裝置的第一製造方法。
圖8A至8C係綱要性地顯示依據該第二修改實施例之半導體裝置的第一製造方法之圖式。
首先,如圖8A(a)所示,提供一由一具有例如100至1000μm厚之銅板所製成之支撐板30。預先以鎳電鍍該由銅板所製成之支撐板30的兩個表面,以形成一由具有例如3至10μm厚之鎳所製成之支撐板表面處理膜37。接下來,以金實施電鍍,形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。
接下來,以銅實施電鍍,形成一由銅所製成之第二金屬膜33(圖8A(b));在該第二金屬膜33上形成一由一乾膜光阻35所製成之光阻圖案(圖8A(c));藉由蝕刻該由銅所製成之第二金屬膜33至該第一金屬膜32之表面,以形成一安裝孔34(圖8A(d));使一半導體晶片20安裝至該安裝孔34中及黏附至該安裝孔34(圖8B(a));以及形成一絕緣層61,以覆蓋該半導體晶片20之端電極40(圖8B(b))。再者,例如使用雷射,形成通孔64(圖8B(c)),以及例如依據半加成法,形成貫穿電極62及形成金屬佈線63(圖8B(d))。圖8A(b)至8A(d)及8B(a)至8B(d)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5A(b)至5A(d)及5B(a)至5B(d)所示之步驟。
然後,重複圖8B(b)至8B(d)之步驟兩次,以形成一扇出部60(圖8C(a)及8C(b))及外部端電極50(圖8C(c))。圖8C(a)至8C(c)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5C(a)至5C(c)所示之步驟。如同在該第一具體例之第一修改實施例中,在該第一重複中,形成該絕緣層61a、該等通孔64a、該等貫穿電極62a及該金屬佈線63a,以及在該第二重複中,形成該絕緣層61b、該等通孔64b、該等貫穿電極62b及該金屬佈線63b。
(依據該第一具體例之第二修改實施例的半導體裝置之第二製造方法)
接下來,將參考圖8B至9來論述依據該第二修改實施例之半導體裝置的第二製造方法。
該製造方法不同於依據該第二修改實施例之半導體裝置的第一製造方法在於:使用加成法,形成一具有一安裝孔之第二金屬膜。
參考圖9,不像依據該第二修改實施例之半導體裝置的第一製造方法,其中在該支撐板上形成該第二金屬膜,然後形成對應於該安裝孔之該光阻圖案及蝕刻該第二金屬膜,以形成該安裝孔,該第二製造方法之特徵在於:在一支撐板上形成一第一金屬膜後及在形成一第二金屬膜前,形成一對應於一安裝孔之光阻圖案,然後形成該第二金屬膜及移除該光阻圖案,以在該第二金屬膜中形成該安裝孔。
圖9係綱要性地顯示依據該第二修改實施例之半導體裝置的第二製造方法之圖式。將以圖9(a)至9(d)、8B(a)至8B(d)及8C(a)至8C(c)來論述該製造方法。
首先,如圖9(a)所示,提供一由一具有例如100至1000μm厚之銅板所製成之支撐板30。預先以鎳電鍍該由銅板所製成之支撐板30的兩個表面,以形成一由具有例如3至10μm厚之鎳所製成之支撐板表面處理膜37。接下來,以金實施電鍍,以形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。此步驟係相同於依據該第二修改實施例之半導體裝置的第一製造方法中之圖8A(a)所示之步驟。
然後,在圖9(b)所示之步驟中,在一第一金屬膜32上形成一由一乾膜光阻35所製成之光阻圖案。亦即,在該第一金屬膜32上沉積一具有例如10至30μm厚之乾膜光阻35、曝光及顯影該乾膜光阻35、以及形成一在平面圖中具有對應於一半導體晶片20之形狀的光阻圖案。此光阻圖案之形狀對應於一在一第二金屬膜33中所稍後形成之要安裝該半導體晶片20之安裝孔34的形狀。然而,相較於依據該第二修改實施例之半導體裝置的第一製造方法,該光阻圖案之形狀係一具有正像與負像相反之圖案的形狀。
接下來,在圖9(c)所示之步驟中,以銅電鍍形成有該光阻圖案之該第一金屬膜32的頂部,以形成一由具有例如100至800μm厚之銅所製成之第二金屬膜33。100至800μm之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm)。
然後,在圖9(d)所示之步驟中,使留下來做為該光阻圖案之該乾膜光阻35的整個表面曝光及顯影及使該乾膜光阻剝離。結果,該第二金屬膜33形成有該安裝孔34,以安裝該半導體晶片20。該安裝孔34之深度係等於該第二金屬膜33之厚度及該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm),因此,該安裝孔34之深度係幾乎等於該半導體晶片20之高度。
之後,安裝該半導體晶片20至該安裝孔34中及黏附該半導體晶片20至該安裝孔34之步驟至形成外部端電極50之步驟的步驟係相同於依據該第二修改實施例之半導體裝置的第一製造方法中之圖8B(a)至8B(d)及8C(a)至8C(c)的步驟。
如以上所述,依據該第二修改實施例之半導體裝置,該支撐板及該第一金屬膜可使用較廣範圍之材料;可使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔;以及將該半導體晶片安裝至該安裝孔中,藉此可更提高該機械強度及該導熱性。
在依據該第二修改實施例之半導體裝置10b中,使用該絕緣層61、該等貫穿電極62及該金屬佈線63三層,以確保該扇出功能。然而,如果可連接任意端電極40至該等外部端電極50而沒有彼此交叉,則該等層之數目及該金屬佈線之長度並非侷限於此。
在依據該具體例之半導體裝置的製造方法中,例如依據半加成法,形成該等貫穿電極62、62a及62b及形成該等金屬佈線63、63a及63b,但是可以以個別步驟形成該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b。
(第一具體例之第三修改實施例)
接下來,將參考圖10至11C來論述本發明之第一具體例的第三修改實施例。
首先,將參考圖10來論述依據本發明之第一具體例的第三修改實施例之一半導體裝置。
圖10係綱要性地顯示依據該第三修改實施例之半導體裝置的剖面圖。
依據該第三修改實施例之半導體裝置不同於依據該第一具體例之第二修改實施例的半導體裝置在於:一支撐板係一在一絕緣板之表面上設置銅箔之板。
參考圖10,不像依據該第一具體例之第二修改實施例的半導體裝置,其中該支撐板係一金屬板,依據該第三修改實施例之一半導體裝置10c的特徵在於:一支撐板30係一在一絕緣板之表面上設置銅箔之板。
如圖10所示,依據該第三修改實施例之半導體裝置10c具有一半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20、該等端電極40、該等外部端電極50及該扇出部60之結構係相同於依據該第一具體例之第二修改實施例的半導體裝置10b之結構。
另一方面,該支撐板30係一絕緣板,而不是一金屬板。該支撐板30具有上面設置有銅箔38之兩個表面。在該支撐板30之每一表面中,該銅箔38之表面覆蓋有一支撐板表面處理膜37及該支撐板表面處理膜37之上表面覆蓋有一第一金屬膜32。在該支撐板30之一表面中,一第二金屬膜33係形成於該第一金屬膜32。如同在該第一具體例之第二修改實施例中,該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度及形成一安裝孔34及該半導體晶片20係安裝至該安裝孔34中且黏附至該安裝孔34。
該支撐板30係一絕緣板,而不是一金屬板,以使用一般絕緣板做為安裝板。亦即,縱使使用例如玻璃環氧板做為該支撐板30,可依據該第三修改實施例製造該半導體裝置10c。
特別地,可使用例如玻璃環氧板做為該支撐板30及可使用例如鍍金之金做為該第一金屬膜32。該銅箔38係設置在該由玻璃環氧板所製成之支撐板30的表面上,藉此可在該銅箔38上設置該由例如鎳所製成之支撐板表面處理膜37及可使用鍍金之金做為在該支撐板表面處理膜37上之該第一金屬膜32。如同在該第一具體例之第二修改實施例中,該由鎳所製成之支撐板表面處理膜37係設置成用以在該銅箔38上以鍍金方式形成該由金所製成之第一金屬膜32。
相似於該第一具體例之第二修改實施例的半導體裝置之功能,該半導體裝置具有一扇出功能、一確保該機械強度之功能及一確保導熱性之功能。因此,相較於第一具體例,可更特別地提高該機械強度及該導熱性。
(依據該第一具體例之第三修改實施例的半導體裝置之第一製造方法)
接下來,將參考圖11A至11C來論述依據該第三修改實施例之半導體裝置的第一製造方法。
圖11A至11C係綱要性地顯示依據該第三修改實施例之半導體裝置的第一製造方法之圖式。
首先,如圖11A(a)所示,提供一由一具有例如100至1000μm厚之玻璃環氧板所製成之支撐板30。在該由玻璃環氧板所製成之支撐板30的兩個表面上預先設置具有例如10至100μm厚之銅箔38,以及進一步在該支撐板30之兩個表面中,以鎳電鍍該銅箔38之表面,以形成一由具有例如3至10μm厚之鎳所製成之支撐板表面處理膜37。接下來,在該支撐板30之兩個表面中,以金電鍍該支撐板表面處理膜37之表面,以形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。
然後,以銅實施電鍍,形成一由銅所製成之第二金屬膜33(圖11A(b));在該第二金屬膜33上形成一由一乾膜光阻35所製成之光阻圖案(圖11A(c));藉由蝕刻該由銅所製成之第二金屬膜33至該第一金屬膜32之表面,以形成一安裝孔34(圖11A(d));使一半導體晶片20安裝至該安裝孔34中及黏附至該安裝孔34(圖11B(a));以及形成一絕緣層61,以覆蓋該半導體晶片20之端電極40(圖11B(b))。再者,例如使用雷射,形成通孔64(圖11B(c)),以及例如依據半加成法,形成貫穿電極62及形成金屬佈線63(圖11B(d))。圖11A(b)至11A(d)及11B(a)至11B(d)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5A(b)至5A(d)及5B(a)至5B(d)所示之步驟。
接下來,重複圖11B(b)至11B(d)之步驟兩次,以形成一扇出部60(圖11C(a)及11C(b))及外部端電極50(圖11C(c))。圖11C(a)至11C(c)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5C(a)至5C(c)所示之步驟。如同在該第一具體例之第一修改實施例中,在該第一重複中,形成該絕緣層61a、該等通孔64a、該等貫穿電極62a及該金屬佈線63a,以及在該第二重複中,形成該絕緣層61b、該等通孔64b、該等貫穿電極62b及該金屬佈線63b。
(依據該第一具體例之第三修改實施例的半導體裝置之第二製造方法)
接下來,將參考圖11B至12來論述依據該第三修改實施例之半導體裝置的第二製造方法。
該製造方法不同於依據該第三修改實施例之半導體裝置的第一製造方法在於:使用加成法,形成一具有一安裝孔之第二金屬膜。
參考圖12,不像依據該第三修改實施例之半導體裝置的第一製造方法,其中在該支撐板上形成該第二金屬膜,然後形成對應於該安裝孔之該光阻圖案及蝕刻該第二金屬膜,以形成該安裝孔,該第二製造方法之特徵在於:在一支撐板上形成一第一金屬膜後及在形成一第二金屬膜前,形成一對應於一安裝孔之光阻圖案,然後形成該第二金屬膜及移除該光阻圖案,以在該第二金屬膜中形成該安裝孔。
圖12係綱要性地顯示依據該第三修改實施例之半導體裝置的第二製造方法之圖式。將以圖12(a)至12(d)、11B(a)至11B(d)及11C(a)至11C(c)來論述該製造方法。
首先,如圖12(a)所示,提供一由一具有例如100至1000μm厚之玻璃環氧板所製成之支撐板30。在該由玻璃環氧板所製成之支撐板30的兩個表面上預先設置具有例如10至100μm厚之銅箔38,以及進一步在該支撐板30之兩個表面中,以鎳電鍍該銅箔38之表面,以形成一由具有例如3至10μm厚之鎳所製成之支撐板表面處理膜37。接下來,在該支撐板30之兩個表面中,以金電鍍該支撐板表面處理膜37之表面,以形成一由具有例如30至400nm厚之金所製成之第一金屬膜32。此步驟係相同於依據該第三修改實施例之半導體裝置的第一製造方法中之圖11A(a)所示的步驟。
接下來,在圖12(b)所示之步驟中,在一第一金屬膜32上形成一由一乾膜光阻35所製成之光阻圖案。亦即,在該第一金屬膜32上沉積一具有例如10至30μm厚之乾膜光阻35、曝光及顯影該乾膜光阻35、以及形成一在平面圖中具有對應於一半導體晶片20之形狀的光阻圖案。此光阻圖案之形狀對應於一在一第二金屬膜33中所稍後形成之要安裝該半導體晶片20之安裝孔34的形狀。然而,相較於依據該第三修改實施例之半導體裝置的第一製造方法,該光阻圖案之形狀係一具有正像與負像相反之圖案的形狀。
然後,在圖12(c)所示之步驟中,以銅電鍍形成有該光阻圖案之該第一金屬膜32的頂部,以形成一由具有例如100至800μm厚之銅所製成之第二金屬膜33。100至800μm之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm)。
接下來,在圖12(d)所示之步驟中,使留下來做為該光阻圖案之該乾膜光阻35的整個表面曝光及顯影及使該乾膜光阻剝離。結果,該第二金屬膜33形成有該安裝孔34,以安裝該半導體晶片20。該安裝孔34之深度係等於該第二金屬膜33之厚度及該第二金屬膜33之厚度係幾乎等於該半導體晶片20之高度(例如,100至800μm),因此,該安裝孔34之深度係幾乎等於該半導體晶片20之高度。
之後,安裝該半導體晶片20至該安裝孔34中及黏附該半導體晶片20至該安裝孔34之步驟至形成外部端電極50之步驟的步驟係相同於依據該第三修改實施例之半導體裝置的第一製造方法中之圖11B(a)至11B(d)及11C(a)至11C(c)的步驟。
如以上所述,依據該第三修改實施例之半導體裝置,該支撐板可用較廣範圍之材料;可使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔;以及將該半導體晶片安裝至該安裝孔中,藉此可更提高該機械強度及該導熱性。在依據該第三修改實施例之半導體裝置10c中,使用該絕緣層61、該等貫穿電極62及該金屬佈線63三層,以確保該扇出功能。然而,如果可連接任意端電極40至該等外部端電極50而沒有彼此交叉,則該等層之數目及該金屬佈線之長度並非侷限於此。
在依據該具體例之半導體裝置的製造方法中,例如依據半加成法,形成該等貫穿電極62、62a及62b及形成該等金屬佈線63、63a及63b,但是可以以個別步驟形成該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b。
(第一具體例之第四修改實施例)
接下來,將參考圖13及14來論述本發明之第一具體例的第四修改實施例。
首先,將參考圖13來論述依據本發明之第一具體例的第四修改實施例之一半導體裝置。
圖13係綱要性地顯示依據該第四修改實施例之半導體裝置的剖面圖。
依據該第四修改實施例之半導體裝置不同於依據該第一具體例之半導體裝置在於:一整體支撐板係形成有一要安裝一半導體晶片之安裝孔。
參考圖13,不像依據該第一具體例之半導體裝置,其中該半導體晶片係以該黏著劑黏附至該支撐板及上面設置有該等端電極之側覆蓋有該絕緣層,依據該第四修改實施例之一半導體裝置10d的特徵在於:一支撐板30係形成有一要安裝一半導體晶片20之安裝孔34,以及該半導體晶片20係安裝至該安裝孔34中,以便使上面設置有端電極40之側暴露,以及該半導體晶片20係以一黏著劑31黏附至該安裝孔34。
如圖13所示,依據該第四修改實施例之半導體裝置10d具有該半導體晶片20、該支撐板30、該等端電極40、外部端電極50及一扇出部60。該半導體晶片20、該等端電極40及該等外部端電極50之結構係相同於依據該第一具體例之半導體裝置10的結構。
另一方面,該支撐板30係一整體支撐板及移除該支撐板30之在平面圖中具有幾乎相同於該半導體晶片20之形狀且對應於幾乎相同於該半導體晶片之深度的部分,以形成該安裝孔34。該半導體晶片20之上面設置有該等端電極40之側的相對側係以該黏著劑31黏附至該安裝孔34。
在依據該第一具體例之半導體裝置10的扇出部60中,該第一絕緣層61具有在平面圖中幾乎相同於該半導體晶片20之厚度的部分及亦覆蓋該半導體晶片20之側面;然而,在該第四修改具體例中,由於一覆蓋在該安裝孔34中所安裝之該半導體晶片20的設置有該等端電極之側與該支撐板30的結構,一第一絕緣層61在所有部分中具有幾乎均勻之厚度。
接下來,將論述一扇出功能、一確保該機械強度之功能及一確保導熱性之功能。該扇出功能係相似於第一具體例中之扇出功能。至於該機械強度及該導熱性,該半導體晶片20係安裝至該安裝孔34中,藉此該半導體晶片20之側面覆蓋有該支撐板30。因此,相較於該第一具體例,可更提高該機械強度及該導熱性。
然後,將論述用以形成該半導體裝置10d之較佳材料。該第一絕緣層61、貫穿電極62、該黏著劑31、金屬佈線63及該等外部端電極50可使用相同於該第一具體例之材料。
如果該支撐板30係一具有絕佳機械強度及導熱性之板,則不限制該支撐板30之材料;可使用銅板。
(依據第一具體例之第四修改實施例的半導體裝置之製造方法)
接下來,將參考圖14A至14C來論述依據該第四修改實施例之半導體裝置的一製造方法。
圖14A至14C係綱要性地顯示依據該第四修改實施例之半導體裝置的第一製造方法之圖式。
首先,如圖14A(a)所示,提供一由一具有例如100至1000μm厚之銅板所製成之支撐板30。
接下來,在圖14A(b)所示之安裝孔形成步驟中,在該由銅鍍所製成之支撐板30上形成一由一乾膜光阻35所製造之光阻圖案。亦即,在該支撐板30上沉積該乾膜光阻35、曝光及顯影該乾膜光阻35,以及移除在平面圖中對應於該半導體晶片20之形狀的部分,以形成一光阻圖案。此光阻圖案之形狀對應於一在該支撐板30中所稍後形成之要安裝該半導體晶片20的安裝孔34之形狀。
然後,在圖14A(c)所示之安裝孔形成步驟中,以在該支.撐板30上所形成之由該乾膜光阻35所製成之該光阻圖案做為蝕刻保護膜,藉由使用氯化銅做為蝕刻液來蝕刻該由銅所製成之支撐板30,以形成該安裝孔34。此時,該蝕刻朝該由銅所製成之支撐板30的深度方向進行。管理蝕刻時間,藉此當提供幾乎相同於在該安裝孔34中所要安裝之該半導體晶片20的厚度之深度時,結束蝕刻,以形成該安裝孔34。
接下來,使該半導體晶片20安裝至該安裝孔34中及黏附至該安裝孔34(圖14B(a));形成一絕緣層61,以便覆蓋該半導體晶片20之端電極40(圖14B(b));例如使用雷射,形成通孔64(圖14B(c));以及例如依據半加成法,形成貫穿電極62及形成金屬佈線63(圖14B(d))。圖14B(a)至14B(d)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5B(a)至5B(d)所示的步驟。
再者,重複圖14B(b)至14B(d)之步驟兩次,以形成一扇形部60(圖14C(a)及14C(b))及外部端電極50(圖14C(c))。圖14C(a)至圖14C(c)所示之步驟係相同於該第一具體例之第一修改實施例的製造方法中之圖5C(a)至5C(c)所示的步驟。如同在該第一具體例之第一修改實施例中,在該第一重複中,形成該絕緣層61a、該等通孔64a、該等貫穿電極62a及該金屬佈線63a,以及在該第二重複中,形成該絕緣層61b、該等通孔64b、該等貫穿電極62b及該金屬佈線63b。
如以上所述,依據該第四修改實施例之半導體裝置,該支撐板可使用較廣範圍之材料;可使該半導體晶片之端電極間隔對應於C4凸塊間距等之一般端間隔;以及將該半導體晶片安裝至該安裝孔中,藉此可更提高該機械強度及該導熱性。
在依據該第四修改實施例之半導體裝置10d中,使用該絕緣層61、該等貫穿電極62及該金屬佈線63三層,以確保該扇出功能。然而,如果可連接任意端電極40至該等外部端電極50而沒有彼此交叉,則該等層之數目及該金屬佈線之長度並非侷限於此。
在依據該具體例之半導體裝置的製造方法中,例如依據半加成法,形成該等貫穿電極62、62a及62b及形成該等金屬佈線63、63a及63b,但是可以以個別步驟形成該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b。
(第一具體例之第五修改實施例)
接下來,將參考圖15來論述依據本發明之第一具體例的第五修改實施例之一半導體裝置。
圖15係綱要性地顯示依據該第五修改實施例之半導體裝置的剖面圖。
依據該第五修改實施例之半導體裝置不同於依據該第一具體例之半導體裝置10在於:複數個半導體晶片係安裝在一支撐板上。
參考圖15,不像依據該第一具體例之半導體裝置,其中一半導體晶片係安裝在一支撐板上,依據該第五修改實施例之一半導體裝置10e的特徵在於:複數個半導體晶片20係安裝在一支撐板30上。
如圖15所示,依據該第五修改實施例之半導體裝置10e具有該等半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20及該等端電極40之結構係相同於依據該第一具體例之半導體裝置10的結構。
另一方面,該等半導體晶片20之每一者的上面設置有該等端電極40之側的相對側係以一黏著劑31黏附至該支撐板30。如果該等半導體晶片20之數目係兩個或更多個,則不限制在一支撐板30上所要安裝之半導體晶片20的數目;例如,可在依據該第五修改實施例之半導體裝置10e中安裝兩個半導體晶片20。同時,相較於依據該第一具體例之半導體裝置10,該支撐板30在平面圖中之面積增加了。
該等外部端電極50係形成對應於該等半導體晶片20之端電極40。因此,相較於依據該第一具體例之半導體裝置10,該等外部端電極50之數目增加了。
如同在依據該第一具體例之半導體裝置10中,該扇出部60在其厚度方向上之結構具有絕緣層61、61a及61b、貫穿電極62、62a及62b及金屬佈線63、63a及63b。然而,相較於依據該第一具體例之半導體裝置10,因為複數個半導體晶片20係安裝在一支撐板30上,所以該等貫穿電極62、62a及62b及該等金屬佈線63、63a及63b之數目增加了,以回應該等半導體晶片20之數目。
再者,可以藉由該等金屬佈線63、63a及63b連接該等半導體晶片20。
如以上所述,依據該第五修改實施例之半導體裝置,可使複數個半導體晶片安裝於一半導體裝置中及與一般佈線板之端間隔相容。
(第一具體例之第六修改實施例)
接下來,將參考圖16來論述依據本發明之第一具體例的第六修改實施例之一半導體裝置。
圖16係綱要性地顯示依據該第六修改實施例之半導體裝置的剖面圖。
依據該第六修改實施例之半導體裝置不同於依據該第一具體例之第一修改實施例的半導體裝置10a在於:複數個半導體晶片係安裝在一支撐板上。
參考圖16,不像依據該第一具體例之第一修改實施例的半導體裝置,其中一半導體晶片係安裝在一支撐板上,依據該第六修改實施例之一半導體裝置10f的特徵在於:複數個半導體晶片20係安裝在一支撐板30上。
如圖16所示,依據該第六修改實施例之半導體裝置10f具有該等半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20及該等端電極40之結構係相同於依據該第一具體例之第一修改實施例的半導體裝置10a之結構。另一方面,因為依據該第一具體例之第五修改實施例的半導體裝置10e具有在依據該第一具體例之半導體裝置10中安裝複數個半導體晶片20之結構,所以修改該支撐板30、該等外部端電極50及該扇出部60,以便成為相同一致。
再者,可以藉由金屬佈線63、63a及63b連接該等半導體晶片20。
如以上所述,依據該第六修改實施例之半導體裝置,可使複數個半導體晶片安裝於一半導體裝置中及與一般佈線板之端間隔相容。
(第一具體例之第七修改實施例)
接下來,將參考圖17來論述依據本發明之第一具體例的第七修改實施例之一半導體裝置。
圖17係綱要性地顯示依據該第七修改實施例之半導體裝置的剖面圖。
依據該第七修改實施例之半導體裝置不同於依據該第一具體例之第二修改實施例的半導體裝置10b在於:複數個半導體晶片係安裝在一支撐板上。
參考圖17,不像依據該第一具體例之第二修改實施例的半導體裝置,其中一半導體晶片係安裝在一支撐板上,依據該第七修改實施例之一半導體裝置10g的特徵在於:複數個半導體晶片20係安裝在一支撐板30上。
如圖17所示,依據該第七修改實施例之半導體裝置10g具有該等半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20及該等端電極40之結構係相同於依據該第一具體例之第二修改實施例的半導體裝置10b之結構。另一方面,因為依據該第一具體例之第五修改實施例的半導體裝置10e具有在依據該第一具體例之半導體裝置10中安裝複數個半導體晶片20之結構,所以修改該支撐板30、該等外部端電極50及該扇出部60,以便成為相同一致。
再者,可以藉由金屬佈線63、63a及63b連接該等半導體晶片20。
如以上所述,依據該第七修改實施例之半導體裝置,可使複數個半導體晶片安裝於一半導體裝置中及與一般佈線板之端間隔相容。
(第一具體例之第八修改實施例)
接下來,將參考圖18來論述依據本發明之第一具體例的第八修改實施例之一半導體裝置。
圖18係綱要性地顯示依據該第八修改實施例之半導體裝置的剖面圖。
依據該第八修改實施例之半導體裝置不同於依據該第一具體例之第三修改實施例的半導體裝置10c在於:複數個半導體晶片係安裝在一支撐板上。
參考圖18,不像依據該第一具體例之第三修改實施例的半導體裝置,其中一半導體晶片係安裝在一支撐板上,依據該第八修改實施例之一半導體裝置10h的特徵在於:複數個半導體晶片20係安裝在一支撐板30上。
如圖18所示,依據該第八修改實施例之半導體裝置10h具有該等半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20及該等端電極40之結構係相同於依據該第一具體例之第三修改實施例的半導體裝置10c之結構。另一方面,因為依據該第一具體例之第五修改實施例的半導體裝置10e具有在依據該第一具體例之半導體裝置10中安裝複數個半導體晶片20之結構,所以修改該支撐板30、該等外部端電極50及該扇出部60,以便成為相同一致。
再者,可以藉由金屬佈線63、63a及63b連接該等半導體晶片20。
如以上所述,依據該第八修改實施例之半導體裝置,可使複數個半導體晶片安裝於一半導體裝置中及與一般佈線板之端間隔相容。
(第一具體例之第九修改實施例)
接下來,將參考圖19來論述依據本發明之第一具體例的第九修改實施例之一半導體裝置。
圖19係綱要性地顯示依據該第九修改實施例之半導體裝置的剖面圖。
依據該第九修改實施例之半導體裝置不同於依據該第一具體例之第四修改實施例的半導體裝置10d在於:複數個半導體晶片係安裝在一支撐板上。
參考圖19,不像依據該第一具體例之第四修改實施例的半導體裝置,其中一半導體晶片係安裝在一支撐板上,依據該第九修改實施例之一半導體裝置10i的特徵在於:複數個半導體晶片20係安裝在一支撐板30上。
如圖19所示,依據該第九修改實施例之半導體裝置10i具有該等半導體晶片20、該支撐板30、端電極40、外部端電極50及一扇出部60。該半導體晶片20及該等端電極40之結構係相同於依據該第一具體例之第四修改實施例的半導體裝置10d之結構。另一方面,因為依據該第一具體例之第五修改實施例的半導體裝置10e具有在依據該第一具體例之半導體裝置10中安裝複數個半導體晶片20之結構,所以修改該支撐板30、該等外部端電極50及該扇出部60,以便成為相同一致。
再者,可以藉由金屬佈線63、63a及63b連接該等半導體晶片20。
如以上所述,依據該第九修改實施例之半導體裝置,可使複數個半導體晶片安裝於一半導體裝置中及與一般佈線板之端間隔相容。
(第二具體例)
接下來,將參考圖20來論述依據本發明之第二具體例的一佈線板。
圖20係綱要性地顯示依據本發明之第二具體例的佈線板之剖面圖。
如圖20所示,依據該具體例之一佈線板100具有一半導體裝置10及一佈線板基板70。
該半導體裝置10係相同於依據該第一具體例之半導體裝置10及具有一半導體晶片20、一支撐板30、端電極40、外部端電極50及一扇出部60。該等相鄰端電極40間之間隔(第一間隔D1)與該等相鄰外部端電極50間之間隔(第二間隔D2)具有D1<D2之關係。不限制D1;然而,它例如是50至100μm。不限制D2;然而,它例如是150至180μm。
該佈線板基板70係一構成一佈線板之基板,以安裝該半導體裝置10。它具有在該佈線板基板70之表面上以一對一對應於該半導體裝置10之外部端電極50方式所設置之佈線板端電極71、在該佈線板基板70之背面上所設置且電性連接至該等佈線板端電極71之佈線板背面端電極72以及在該佈線板基板70之表面及背面上所設置之絕緣層73。該等佈線板端電極71間之間隔係等於該半導體裝置10之相鄰外部端電極50間之間隔(該第二間隔D2)及係C4凸塊間距等之一般端間隔(150至180μm)。亦即,該佈線板基板70係在該相關技藝中被廣泛使用之一佈線板的基板。
該半導體裝置10之外部端電極50係焊接及電性連接至該佈線板基板70之佈線板端電極71。亦即,該佈線板100係電性連接至該半導體裝置10。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
(第二具體例之第一修改實施例)
接下來,將參考圖21來論述依據本發明之第二具體例的第一修改實施例之一佈線板。
圖21係綱要性地顯示依據該修改實施例之佈線板的剖面圖。
依據該修改實施例之佈線板不同於依據該第二具體例之佈線板在於:一在該佈線板上所安裝之半導體裝置係依據該第一具體例之第一修改實施例的半導體裝置10a。
參考圖21,不像依據該第二具體例之佈線板,其中安裝依據該第一具體例之半導體裝置10,依據該修改實施例之一佈線板100a的特徵在於:安裝依據該第一具體例之第一修改實施例的半導體裝置10a。
如圖21所示,依據該修改實施例之佈線板100a具有一半導體裝置10a及一佈線板基板70。
該半導體裝置10a係相同於依據該第一具體例之第一修改實施例的半導體裝置10a及具有以第一間隔D1所設置之端電極40及以第二間隔D2(>D1)所設置之外部端電極50。該佈線板基板70具有以一對一對應於該半導體裝置10a之外部端電極50方式以該第二間隔D2(>D1)所設置之佈線板端電極71。如同在該第二具體例中,電性連接該等外部端電極50及該等佈線板端電極71。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
(第二具體例之第二修改實施例)
接下來,將以圖22來論述依據本發明之第二具體例的第二修改實施例之一佈線板。
圖22係綱要性地顯示依據該修改實施例之佈線板的剖面圖。
依據該修改實施例之佈線板不同於依據該第二具體例之佈線板在於:一在該佈線板上所安裝之半導體裝置係依據該第一具體例之第二修改實施例的半導體裝置10b。
參考圖22,不像依據該第二具體例之佈線板,其中安裝依據該第一具體例之半導體裝置10,依據該修改實施例之一佈線板100b的特徵在於:安裝依據該第一具體例之第二修改實施例的半導體裝置10b。
如圖22所示,依據該修改實施例之佈線板100b具有一半導體裝置10b及一佈線板基板70。該半導體裝置10b係相同於依據該第一具體例之第二修改實施例的半導體裝置10b及具有以第一間隔D1所設置之端電極40及以第二間隔D2(>D1)所設置之外部端電極50。該佈線板基板70具有以一對一對應於該半導體裝置10b之外部端電極50方式以該第二間隔D2(>D1)所設置之佈線板端電極71。如同在該第二具體例中,電性連接該等外部端電極50及該等佈線板端電極71。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
(第二具體例之第三修改實施例)
接下來,將以圖23來論述依據本發明之第二具體例的第三修改實施例之一佈線板。
圖23係綱要性地顯示依據該修改實施例之佈線板的剖面圖。
依據該修改實施例之佈線板不同於依據該第二具體例之佈線板在於:一在該佈線板上所安裝之半導體裝置係依據該第一具體例之第三修改實施例的半導體裝置10c。
參考圖23,不像依據該第二具體例之佈線板,其中安裝依據該第一具體例之半導體裝置10,依據該修改實施例之一佈線板100c的特徵在於:安裝依據該第一具體例之第三修改實施例的半導體裝置10c。
如圖23所示,依據該修改實施例之佈線板100c具有一半導體裝置10c及一佈線板基板70。
該半導體裝置10c係相同於依據該第一具體例之第三修改實施例的半導體裝置10c及具有以第一間隔D1所設置之端電極40及以第二間隔D2(>D1)所設置之外部端電極50。該佈線板基板70具有以一對一對應於該半導體裝置10c之外部端電極50方式以該第二間隔D2(>D1)所設置之佈線板端電極71。如同在該第二具體例中,電性連接該等外部端電極50及該等佈線板端電極71。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
(第二具體例之第四修改實施例)
接下來,將以圖24來論述依據本發明之第二具體例的第四修改實施例之一佈線板。
圖24係綱要性地顯示依據該修改實施例之佈線板的剖面圖。
依據該修改實施例之佈線板不同於依據該第二具體例之佈線板在於:一在該佈線板上所安裝之半導體裝置係依據該第一具體例之第四修改實施例的半導體裝置10d。
參考圖24,不像依據該第二具體例之佈線板,其中安裝依據該第一具體例之半導體裝置10,依據該修改實施例之一佈線板100d的特徵在於:安裝依據該第一具體例之第四修改實施例的半導體裝置10d。
如圖24所示,依據該修改實施例之佈線板100d具有一半導體裝置10d及一佈線板基板70。
該半導體裝置10d係相同於依據該第一具體例之第四修改實施例的半導體裝置10d及具有以第一間隔D1所設置之端電極40及以第二間隔D2(>D1)所設置之外部端電極50。該佈線板基板70具有以一對一對應於該半導體裝置10d之外部端電極50方式以該第二間隔D2(>D1)所設置之佈線板端電極71。如同在該第二具體例中,電性連接該等外部端電極50及該等佈線板端電極71。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
(第二具體例之第五修改實施例)
接下來,將以圖25來論述依據本發明之第二具體例的第五修改實施例之一佈線板。
圖25係綱要性地顯示依據該修改實施例之佈線板的剖面圖。
依據該修改實施例之佈線板不同於依據該第二具體例之佈線板在於:一在該佈線板上所安裝之半導體裝置係依據該第一具體例之第五修改實施例的半導體裝置10e。
參考圖25,不像依據該第二具體例之佈線板,其中安裝依據該第一具體例之半導體裝置10,依據該修改實施例之一佈線板100e的特徵在於:安裝依據該第一具體例之第五修改實施例的半導體裝置10e。
如圖25所示,依據該修改實施例之佈線板100e具有一半導體裝置10e及一佈線板基板70。
該半導體裝置10e係相同於依據該第一具體例之第五修改實施例的半導體裝置10e及具有以第一間隔D1所設置之端電極40及以第二間隔D2(>D1)所設置之外部端電極50。該佈線板基板70具有以一對一對應於該半導體裝置10e之外部端電極50方式以該第二間隔D2(>D1)所設置之佈線板端電極71。如同在該第二具體例中,電性連接該等外部端電極50及該等佈線板端電極71。
如以上所述,依據該第二具體例之佈線板,可在一具有以一般端間隔所配置之連接端的佈線板上安裝具有以比C4凸塊間距等之一般端間隔窄之間隔所配置之端電極的該半導體晶片。
10...半導體裝置
10a...半導體裝置
10b...半導體裝置
10c...半導體裝置
10d...半導體裝置
10e...半導體裝置
10f...半導體裝置
10g...半導體裝置
10h...半導體裝置
10i...半導體裝置
20...半導體晶片
21...側面
30...支撐板
31...黏著劑
32...第一金屬膜
33...第二金屬膜
34...安裝孔
35...乾膜光阻
36...安裝面
37...支撐板表面處理膜
38...銅箔
40...端電極
50...外部端電極
60...扇出部
61...絕緣層
61a...絕緣層
61b...絕緣層
62...貫穿電極
62a...貫穿電極
62b...貫穿電極
63...金屬佈線
63a...金屬佈線
63b...金屬佈線
64...通孔
64a...通孔
64b...通孔
70...佈線板基板
71...佈線板端電極
72...佈線板背面端電極
73...絕緣層
100...佈線板
100a...佈線板
100b...佈線板
100c...佈線板
100d...佈線板
100e...佈線板
120...半導體晶片
140...端電極
150...端電極
170...佈線板
D1‧‧‧間隔
D2‧‧‧間隔
圖1係描述一相關技藝佈線板之圖式及係綱要性地顯示一半導體晶片及一佈線板之剖面圖,其中該半導體晶片之端電極間隔比該佈線板之端電極間隔小;
圖2係綱要性地顯示依據本發明之第一具體例的半導體裝置之剖面圖;
圖3A(a)至(d)係綱要性地顯示依據本發明之第一具體例的半導體裝置之製造方法的圖式(第一);
圖3B(a)至(c)係綱要性地顯示依據本發明之第一具體例的半導體裝置之製造方法的圖式(第二);
圖4係綱要性地顯示依據本發明之第一具體例的第一修改實施例之半導體裝置的剖面圖;
圖5A(a)至(d)係綱要性地顯示依據本發明之第一具體例的第一修改實施例之半導體裝置的第一製造方法之圖式(第一);
圖5B(a)至(d)係綱要性地顯示依據本發明之第一具體例的第一修改實施例之半導體裝置的第一製造方法之圖式(第二);
圖5C(a)至(c)係綱要性地顯示依據本發明之第一具體例的第一修改實施例之半導體裝置的第一製造方法之圖式(第三);
圖6(a)至(d)係綱要性地顯示依據本發明之第一具體例的第一修改實施例之半導體裝置的第二製造方法之圖式;
圖7係綱要性地顯示依據本發明之第一具體例的第二修改實施例之半導體裝置的剖面圖;
圖8A(a)至(d)係綱要性地顯示依據本發明之第一具體例的第二修改實施例之半導體裝置的第一製造方法之圖式(第一);
圖8B(a)至(d)係綱要性地顯示依據本發明之第一具體例的第二修改實施例之半導體裝置的第一製造方法之圖式(第二);
圖8C(a)至(c)係綱要性地顯示依據本發明之第一具體例的第二修改實施例之半導體裝置的第一製造方法之圖式(第三);
圖9(a)至(d)係綱要性地顯示依據本發明之第一具體例的第二修改實施例之半導體裝置的第二製造方法之圖式;
圖10係綱要性地顯示依據本發明之第一具體例的第三修改實施例之半導體裝置的剖面圖;
圖11A(a)至(d)係綱要性地顯示依據本發明之第一具體例的第三修改實施例之半導體裝置的第一製造方法之圖式(第一);
圖11B(a)至(d)係綱要性地顯示依據本發明之第一具體例的第三修改實施例之半導體裝置的第一製造方法之圖式(第二);
圖11C(a)至(c)係綱要性地顯示依據本發明之第一具體例的第三修改實施例之半導體裝置的第一製造方法之圖式(第三);
圖12(a)至(d)係綱要性地顯示依據本發明之第一具體例的第三修改實施例之半導體裝置的第二製造方法之圖式;
圖13係綱要性地顯示依據本發明之第一具體例的第四修改實施例之半導體裝置的剖面圖;
圖14A(a)至(c)係綱要性地顯示依據本發明之第一具體例的第四修改實施例之半導體裝置的第一製造方法之圖式(第一);
圖14B(a)至(d)係綱要性地顯示依據本發明之第一具體例的第四修改實施例之半導體裝置的第一製造方法之圖式(第二);
圖14C(a)至(c)係綱要性地顯示依據本發明之第一具體例的第四修改實施例之半導體裝置的第一製造方法之圖式(第三);
圖15係綱要性地顯示依據本發明之第一具體例的第五修改實施例之半導體裝置的剖面圖;
圖16係綱要性地顯示依據本發明之第一具體例的第六修改實施例之半導體裝置的剖面圖;
圖17係綱要性地顯示依據本發明之第一具體例的第七修改實施例之半導體裝置的剖面圖;
圖18係綱要性地顯示依據本發明之第一具體例的第八修改實施例之半導體裝置的剖面圖;
圖19係綱要性地顯示依據本發明之第一具體例的第九修改實施例之半導體裝置的剖面圖;
圖20係綱要性地顯示依據本發明之第二具體例的佈線板之剖面圖;
圖21係綱要性地顯示依據本發明之第二具體例的第一修改實施例之佈線板的剖面圖;
圖22係綱要性地顯示依據本發明之第二具體例的第二修改實施例之佈線板的剖面圖;
圖23係綱要性地顯示依據本發明之第二具體例的第三修改實施例之佈線板的剖面圖;
圖24係綱要性地顯示依據本發明之第二具體例的第四修改實施例之佈線板的剖面圖;以及
圖25係綱要性地顯示依據本發明之第二具體例的第五修改實施例之佈線板的剖面圖。
10...半導體裝置
20...半導體晶片
30...支撐板
31...黏著劑
40...端電極
50...外部端電極
60...扇出部
61...絕緣層
61a...絕緣層
61b...絕緣層
62...貫穿電極
62a...貫穿電極
62b...貫穿電極
63...金屬佈線
63a...金屬佈線
63b...金屬佈線
D1...間隔
D2...間隔

Claims (10)

  1. 一種半導體裝置之製造方法,其特徵在於,其具有:於支撐板之兩面分別形成金屬層之步驟;於上述支撐板一面之上述金屬層上形成金屬膜之步驟;將上述金屬膜蝕刻,以形成安裝孔之步驟;以複數個端電極之形成面朝向上方之方式,將半導體晶片安裝於上述安裝孔內之步驟;將覆蓋上述半導體晶片之上述端電極之形成面與側面的絕緣層,形成於上述支撐板上之步驟;在上述絕緣層上形成與上述端電極連接之金屬佈線之步驟;及於上述金屬佈線上形成複數個外部端電極之步驟;上述金屬層分別含有無法經由上述金屬膜之蝕刻移除之蝕刻中止層,相鄰之上述外部端電極之間隔係大於相鄰之上述端電極之間隔。
  2. 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述金屬層分別含有防止上述蝕刻中止層擴散至上述支撐板之支撐板表面處理膜,該支撐板表面處理膜係設於較上述蝕刻中止層更靠上述支撐板側。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法,其中,上述半導體晶片主要係由矽所構成,上述蝕刻中止層 主要係由金所構成,上述半導體晶片與上述蝕刻中止層係藉由共晶接合而黏著。
  4. 如申請專利範圍第1或2項之半導體裝置之製造方法,其中,在上述形成金屬膜之步驟中,藉由鍍敷而於上述支撐板上形成上述金屬膜。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方法,其中,上述支撐板係由金屬板或絕緣板所構成。
  6. 如申請專利範圍第1或2項之半導體裝置之製造方法,其中,上述形成金屬佈線之步驟係於上述絕緣層上形成與上述端電極連接之金屬佈線,並進一步於上述金屬佈線上積層其他絕緣層及其他金屬佈線,上述形成外部端電極之步驟係於被設在最外層之金屬佈線上形成複數個外部端電極。
  7. 一種半導體裝置,其特徵在於,其具有:於兩面分別形成金屬層之支撐板;形成於上述支撐板一面之上述金屬層上的具有安裝孔之金屬膜;以複數個端電極之形成面朝向上方之方式,安裝於上述安裝孔內之半導體晶片;以覆蓋上述半導體晶片之上述端電極之形成面與側面之方式,形成於上述支撐板上之絕緣層;在上述絕緣層上與上述端電極連接而形成的金屬佈線;及 複數個形成於上述金屬佈線上之外部端電極;上述支撐板一面之上述金屬層及上述支撐板另一面之上述金屬層,分別含有與形成上述金屬膜之金屬材料不同之金屬材料,相鄰之上述外部端電極之間隔係大於相鄰之上述端電極之間隔。
  8. 如申請專利範圍第7項之半導體裝置,其中,上述金屬膜係由鍍敷金屬所構成。
  9. 如申請專利範圍第7或8項之半導體裝置,其中,上述支撐板係由金屬板或絕緣板所構成。
  10. 如申請專利範圍第7或8項之半導體裝置,其中,進一步於上述金屬佈線上積層其他絕緣層及其他金屬佈線,上述外部端電極係形成於被設在最外層之金屬佈線上。
TW098105083A 2008-02-18 2009-02-18 半導體裝置之製造方法及半導體裝置 TWI497617B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008036235A JP5224845B2 (ja) 2008-02-18 2008-02-18 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
TW200945461A TW200945461A (en) 2009-11-01
TWI497617B true TWI497617B (zh) 2015-08-21

Family

ID=40954338

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098105083A TWI497617B (zh) 2008-02-18 2009-02-18 半導體裝置之製造方法及半導體裝置

Country Status (5)

Country Link
US (2) US8217509B2 (zh)
JP (1) JP5224845B2 (zh)
KR (1) KR101602958B1 (zh)
CN (1) CN101515554B (zh)
TW (1) TWI497617B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5355363B2 (ja) * 2009-11-30 2013-11-27 新光電気工業株式会社 半導体装置内蔵基板及びその製造方法
KR101141209B1 (ko) * 2010-02-01 2012-05-04 삼성전기주식회사 단층 인쇄회로기판 및 그 제조방법
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
JP2012146963A (ja) * 2010-12-20 2012-08-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
JP2013114415A (ja) 2011-11-28 2013-06-10 Elpida Memory Inc メモリモジュール
KR101333893B1 (ko) * 2012-01-03 2013-11-27 주식회사 네패스 반도체 패키지 및 그 제조 방법
US20150035163A1 (en) * 2013-08-02 2015-02-05 Siliconware Precision Industries Co., Ltd. Semiconductor package and method of fabricating the same
TWI515841B (zh) * 2013-08-02 2016-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI582913B (zh) * 2013-08-02 2017-05-11 矽品精密工業股份有限公司 半導體封裝件及其製法
CN105934823A (zh) 2013-11-27 2016-09-07 At&S奥地利科技与***技术股份公司 印刷电路板结构
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10163819B2 (en) 2014-11-27 2018-12-25 National Institute Of Advanced Industrial Science And Technology Surface mount package and manufacturing method thereof
US9659863B2 (en) 2014-12-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, multi-die packages, and methods of manufacture thereof
JP6511695B2 (ja) * 2015-01-20 2019-05-15 ローム株式会社 半導体装置およびその製造方法
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10115668B2 (en) * 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness
JP6669586B2 (ja) 2016-05-26 2020-03-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
JP6971052B2 (ja) * 2017-04-20 2021-11-24 京セラ株式会社 半導体装置の製造方法および半導体装置
KR102185706B1 (ko) * 2017-11-08 2020-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
US10643919B2 (en) 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
TWI649795B (zh) * 2018-02-13 2019-02-01 友達光電股份有限公司 顯示面板
JP6921794B2 (ja) * 2018-09-14 2021-08-18 株式会社東芝 半導体装置
JP2019208045A (ja) * 2019-07-17 2019-12-05 太陽誘電株式会社 回路基板
JP2020141152A (ja) * 2020-06-10 2020-09-03 株式会社アムコー・テクノロジー・ジャパン 半導体アセンブリおよび半導体アセンブリの製造方法
TWI808618B (zh) * 2022-01-20 2023-07-11 大陸商廣東則成科技有限公司 用於嵌入式晶片的封裝製程
CN116721978A (zh) * 2023-06-29 2023-09-08 上海纳矽微电子有限公司 一种半导体封装结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030133274A1 (en) * 2002-01-16 2003-07-17 Kuo-Tso Chen Integrated circuit package and method of manufacture

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JPH08240904A (ja) * 1995-03-01 1996-09-17 Hoya Corp 転写マスクおよびその製造方法
DE19546443A1 (de) * 1995-12-13 1997-06-19 Deutsche Telekom Ag Optische und/oder elektrooptische Verbindung und Verfahren zur Herstellung einer solchen
US6350706B1 (en) * 1998-09-03 2002-02-26 Micron Technology, Inc. Process for using photo-definable layers in the manufacture of semiconductor devices and resulting structures of same
AU5430000A (en) * 1999-06-25 2001-01-31 Toyo Kohan Co. Ltd. Semiconductor package clad material and semiconductor package using the same
JP3277997B2 (ja) * 1999-06-29 2002-04-22 日本電気株式会社 ボールグリッドアレイパッケージとその製造方法
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2001217359A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 放熱用フィン及びその製造方法並びに半導体装置
US6309912B1 (en) * 2000-06-20 2001-10-30 Motorola, Inc. Method of interconnecting an embedded integrated circuit
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP4243922B2 (ja) 2001-06-26 2009-03-25 イビデン株式会社 多層プリント配線板
US6680529B2 (en) * 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
JP2005531137A (ja) * 2002-04-29 2005-10-13 アドヴァンスト インターコネクト テクノロジーズ リミテッド 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
JP2005203390A (ja) * 2004-01-13 2005-07-28 Seiko Instruments Inc 樹脂封止型半導体装置の製造方法
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4445351B2 (ja) * 2004-08-31 2010-04-07 株式会社東芝 半導体モジュール
TWI299248B (en) * 2004-09-09 2008-07-21 Phoenix Prec Technology Corp Method for fabricating conductive bumps of a circuit board

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030133274A1 (en) * 2002-01-16 2003-07-17 Kuo-Tso Chen Integrated circuit package and method of manufacture

Also Published As

Publication number Publication date
JP5224845B2 (ja) 2013-07-03
KR101602958B1 (ko) 2016-03-11
CN101515554A (zh) 2009-08-26
US20110244631A1 (en) 2011-10-06
JP2009194322A (ja) 2009-08-27
CN101515554B (zh) 2012-11-07
US9048242B2 (en) 2015-06-02
TW200945461A (en) 2009-11-01
KR20090089267A (ko) 2009-08-21
US20090206470A1 (en) 2009-08-20
US8217509B2 (en) 2012-07-10

Similar Documents

Publication Publication Date Title
TWI497617B (zh) 半導體裝置之製造方法及半導體裝置
TWI602270B (zh) 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法
US8263871B2 (en) Mount board and semiconductor module
TWI594346B (zh) 半導體組體及其製作方法
TW201709474A (zh) 內建散熱座之散熱增益型面朝面半導體組體及製作方法
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
JP4950693B2 (ja) 電子部品内蔵型配線基板及びその実装部品
US9324580B2 (en) Process for fabricating a circuit substrate
TW201507556A (zh) 具有散熱墊及電性突柱之散熱增益型線路板
JPWO2011024939A1 (ja) 半導体装置およびその製造方法
US6562656B1 (en) Cavity down flip chip BGA
TW202226471A (zh) 使用一蓋子與硬化結構封裝堆疊基板及積體電路晶粒
US8829361B2 (en) Wiring board and mounting structure using the same
US11545412B2 (en) Package structure and manufacturing method thereof
TWI392071B (zh) 封裝結構及其製法
TWI275150B (en) Embedded chip package structure
US20050224933A1 (en) Thermally enhanced component interposer: finger and net structures
JP2003017494A (ja) 半導体装置およびその製造方法
US20240096838A1 (en) Component-embedded packaging structure
KR101920434B1 (ko) 인쇄회로기판 및 그 제조방법
JP5775789B2 (ja) 積層型半導体パッケージ
TW201814851A (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
JP2005183879A (ja) 高放熱型プラスチックパッケージ
TWI544846B (zh) 封裝載板及其製作方法
JP2016134392A (ja) インターポーザ、半導体装置、およびそれらの製造方法