JP2003017494A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003017494A JP2001203026A JP2001203026A JP2003017494A JP 2003017494 A JP2003017494 A JP 2003017494A JP 2001203026 A JP2001203026 A JP 2001203026A JP 2001203026 A JP2001203026 A JP 2001203026A JP 2003017494 A JP2003017494 A JP 2003017494A
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semiconductor device
semiconductor
wiring layer
main surface
layer
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Koichi Nagao
浩一 長尾
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Matsushita Electric Industrial Co Ltd
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract

(57)【要約】 【課題】 チップサイズパッケージにおいて、発熱タイ
プの半導体チップをパッケージングした際、その放熱構
造が十分でなく、発熱により誤動作の恐れがあった。 【解決手段】 絶縁層１３上に延在した配線層１４間お
よびコンタクトパッド１５間の隙間に電気的に接続しな
い放熱用のダミー配線層１４ｄが設けられ、半導体チッ
プ１２から発せられた熱を表層の絶縁性樹脂層１６に効
率よく伝達して放熱させることができ、半導体装置内に
蓄積する熱を抑制し、誤動作を防止できるものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線基板への実装
効率を高め、高密度実装を可能にし、信頼性の高い基板
実装を実現できるチップ状の半導体装置およびその製造
方法に関するものであり、特に半導体ウェハーレベルで
製造し、かつ信頼性の高い半導体装置構造を実現できる
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、携帯機器の軽量小型化、高密度化
に伴い、リード端子を外部端子として有した半導体パッ
ケージの高密度実装化が進む中、より高密度実装を図る
ため、チップ状の半導体装置を電子機器の配線基板等に
実装する技術が開発されている。
【０００３】以下、従来の半導体装置について図面を参
照しながら説明する。
【０００４】図４は従来の半導体装置を示す図であり、
図４（ａ）は構成斜視図であり、図４（ｂ）は図４
（ａ）のＡ−Ａ１箇所の断面図である。
【０００５】図４に示すように従来の半導体装置は、一
主面上の周辺領域に内部の半導体集積回路素子と接続し
た複数の電極パッド１を有した半導体チップ２と、各電
極パッド１を除く半導体チップ２の主面領域上に形成さ
れた絶縁性の低弾性樹脂よりなる絶縁層３と、半導体チ
ップ２の主面内であって、形成された絶縁層３上に各電
極パッド１と接続した金属導体よりなる配線層４により
再配線接続で２次元配置された複数のコンタクトパッド
５と、それらコンタクトパッド５を除く半導体チップ２
の主面上に形成され、電極パッド１，配線層４を保護し
たソルダーレジストなどの絶縁性樹脂層６と、コンタク
トパッド５上に各々設けられた半田ボールなどの突起電
極７より構成されている。
【０００６】次に従来の半導体装置の製造方法につい
て、図５，図６を参照して説明する。図５，図６は従来
の半導体装置の製造方法を示す主要工程ごとの断面図で
ある。
【０００７】まず図５（ａ）に示すように、一主面上の
周辺部に複数の電極パッド１が形成され、半導体集積回
路素子が形成された半導体チップ２をその面内に複数個
形成された半導体ウェハー８を用意する。
【０００８】次に図５（ｂ）に示すように、用意した半
導体ウェハー８内の各半導体チップ２の主面上であっ
て、周辺の複数の電極パッド１を除く主面領域を覆うよ
うに絶縁性の低弾性材料により絶縁層３を形成する。
【０００９】次に図５（ｃ）に示すように、半導体ウェ
ハー８の各半導体チップ２の主面上において、一端を電
極パッド１と接続させ、他端を形成した絶縁層３上に延
在させ、２次元配置でコンタクトパッド５を構成する配
線層４を形成する。
【００１０】次に図５（ｄ）に示すように、半導体ウェ
ハー８の各半導体チップ２の主面上の略全面であって、
形成したコンタクトパッド５を除いて配線層４、電極パ
ッド１を絶縁性樹脂で被覆して絶縁性樹脂層６を形成す
る。
【００１１】次に図６（ａ）に示すように、半導体ウェ
ハー８の各半導体チップ２上のコンタクトパッド５上に
導電性材料により突起電極７を形成する。
【００１２】次に図６（ｂ）に示すように、半導体ウェ
ハー８の各半導体チップ２間のダイシングスクライヴラ
イン９に対して、ウェハー上方側から回転ブレード１０
により絶縁性樹脂層６とともに切断して、個々の半導体
装置を得る。
【００１３】次に図６（ｃ）には、半導体ウェハーから
個片に分離した半導体装置を示し、構成は図４に示した
構成と同様である。
【００１４】以上のような各工程により、基板実装に適
したチップ状で高密度タイプの半導体装置を製造できる
ものである。
【００１５】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置において、半導体装置自体の主表面は絶
縁層で被覆され、その上配線が形成されている構造であ
るため、半導体チップ自体が発熱タイプのパワー系半導
体チップである場合、放熱構造としては対策されておら
ず、半導体チップから発せられた熱はチップ上の絶縁層
に蓄積され、効率よく外部に放熱できないものであっ
た。そのため半導体装置を実装基板に実装した際には、
熱による誤動作が懸念されていた。
【００１６】本発明は前記従来の課題を解決するもので
あり、発熱タイプの半導体チップをパッケージングして
も効率よく放熱が可能であって、さらに半導体ウェハー
レベルで半導体パッケージを製造することができる信頼
性の高い半導体装置およびその製造方法を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、その主面上に複数の電
極パッドを有した半導体チップと、前記複数の電極パッ
ドを除く半導体チップの主面上に形成された絶縁層と、
前記半導体チップの主面内であって、前記絶縁層上に前
記複数の電極パッドと一端が接続し、他端が前記絶縁層
上に延在した電気的な配線層により再配線接続で配置さ
れた複数のコンタクトパッドと、前記複数のコンタクト
パッドを除く半導体チップの主面上に形成された絶縁性
樹脂と、前記複数のコンタクトパッド上に各々設けられ
た突起電極とよりなる半導体装置であって、前記絶縁層
上に延在した配線層間の隙間に電気的に接続しない放熱
用のダミー配線層が設けられている半導体装置である。
【００１８】そして具体的には、ダミー配線層は電気的
な配線層と同質材で構成されている半導体装置である。
【００１９】また、電極パッドは半導体チップの主面上
の周辺部に配置されている半導体装置である。
【００２０】前記構成の通り、本発明の半導体装置は、
半導体チップ上の絶縁層上に延在した配線層と配線層と
の間の隙間に電気的に接続しないフリーの放熱用のダミ
ー配線層が設けられているため、半導体チップから発せ
られた熱を表層の絶縁性樹脂に効率よく伝達して放熱さ
せることができ、半導体装置内に蓄積する熱を抑制し、
誤動作を防止できるものである。
【００２１】本発明の半導体装置の製造方法は、主面上
に複数の電極パッドが形成された半導体チップがその面
内に複数個形成された半導体ウェハーを用意する工程
と、前記半導体ウェハーの各半導体チップの主面上であ
って、前記複数の電極パッドを除く主面領域に絶縁層を
形成する工程と、前記半導体ウェハーの各半導体チップ
に対して、一端を前記電極パッドと接続させ、他端を前
記絶縁層上に延在させてコンタクトパッドを２次元配置
で構成する電気的な配線層を形成する工程と、前記形成
した電気的な配線層間の隙間に電気的に接続しない放熱
用のダミー配線層を形成する工程と、前記半導体ウェハ
ーの各半導体チップの主面上であって、前記配線層のコ
ンタクトパッドの部分を除いて前記配線層、ダミー配線
層、前記電極パッドを絶縁性樹脂で被覆する工程と、前
記コンタクトパッド上に導電性材料により突起電極を形
成する工程と、前記半導体ウェハーの各半導体チップ間
のダイシングスクライヴラインに対して、ブレード切断
によって個々の半導体チップ単位に分割して半導体装置
を得る工程とよりなる半導体装置の製造方法である。
【００２２】そして具体的には、形成した電気的な配線
層間の隙間に電気的に接続しない放熱用のダミー配線層
を形成する工程では、前記電気的な配線層と同質材でダ
ミー配線を形成する半導体装置の製造方法である。
【００２３】また、突起電極を形成する工程では、突起
電極として半田ボール電極を搭載する工程である半導体
装置の製造方法である。
【００２４】前記構成の通り、本発明の半導体装置の製
造方法は、ウェハーレベルの半導体装置の製造方法であ
って、半導体ウェハーの各半導体チップに対して、一端
を前記電極パッドと接続させ、他端を前記絶縁層上に延
在させてコンタクトパッドを２次元配置で構成する配線
層を形成する工程とともに、その形成した配線層間の隙
間に電気的に接続しない放熱用のダミー配線層を形成す
るものであり、同質材により各配線層を形成でき、製造
上、別途工程を要することなく放熱構造を実現でき、効
率的なウェハーレベルの半導体装置の製造方法である。
【００２５】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
【００２６】まず本実施形態の半導体装置について説明
する。
【００２７】図１は本実施形態の半導体装置を示す図で
ある。図１において、図１（ａ）は構成斜視図であり、
図１（ｂ）は図１（ａ）でのＢ−Ｂ１箇所の断面図であ
る。
【００２８】図１に示すように、本実施形態の半導体装
置としては、リアルチップサイズパッケージ（ＲＣＳ
Ｐ）であり、その主面、例えば表面上に複数の電極パッ
ド１１を有した半導体チップ１２と、複数の電極パッド
１１を除く半導体チップ１２の主面上に形成された絶縁
層１３と、半導体チップ１２の主面内であって、絶縁層
１３上に複数の電極パッド１１の各電極パッド１１と接
続した配線層１４により再配線接続で配置された複数の
コンタクトパッド１５と、複数のコンタクトパッド１５
を除く半導体チップ１２の主面上に形成されたソルダー
レジストなどの絶縁性樹脂層１６と、複数のコンタクト
パッド１５上に各々設けられた突起電極１７とよりなる
半導体装置であって、絶縁層１３上に延在した配線層１
４間およびコンタクトパッド１５間の隙間に電気的に接
続しない放熱用のダミー配線層１４ｄが設けられている
半導体装置である。
【００２９】本実施形態の半導体装置は、半導体チップ
１２上の絶縁層１３上に延在した電気的な配線層１４と
配線層１４との間、およびコンタクトパッド１５間の隙
間には、電気的に接続しないフリーの放熱用のダミー配
線層１４ｄが設けられているため、半導体チップ１２か
ら発せられた熱を表層の絶縁性樹脂層１６に効率よく伝
達して放熱させることができ、半導体装置内に蓄積する
熱を抑制し、誤動作を防止できるものである。なお、本
実施形態ではダミー配線層１４ｄ層には絶縁性樹脂層１
６を被覆しているが配線層の隙間の大小、半導体チップ
１２からの発熱量によってはダミー配線層１４ｄ上には
被覆しなくてもよい。またダミー配線層１４ｄは、電気
的な配線層１４と同質材による配線層である。
【００３０】また、本実施形態の半導体装置では図示さ
れるように、電極パッド１１は半導体チップ１２の主面
上の周辺部に配置（ペリフェラル配置）されているもの
であるが、電極パッド１１の配置はエリア配置でも、ペ
リフェラル配置でもよく、また両者の組み合わせ配置で
もよい。
【００３１】また、本実施形態において、絶縁層１３は
低弾性体層であり、弾性率（ヤング率）として１０〜２
０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、
さらに１０〜１０００［ｋｇ／ｍｍ2］の範囲にあるこ
とがより好ましい。また、絶縁層１３の線膨張率は５〜
２００［ｐｐｍ／℃］の範囲にあることが好ましく、さ
らに１０〜１００［ｐｐｍ／℃］の範囲にあることがよ
り好ましい。例えばエステル結合型ポリイミドやアクリ
レート系エポキシ等のポリマーでよく、低弾性率を有
し、絶縁性であればよい。またその厚みとしては、１〜
１００［μｍ］であり、好ましくは３０［μｍ］であ
る。
【００３２】また本実施形態では、突起電極１７は半田
ボールを採用しているが、金属材料によるバンプ状の突
起電極でもよい。
【００３３】また、下地となる絶縁層１３の上に配線層
１４を設けているので、半導体装置をプリント基板等の
配線基板上に実装する際などにおいて、半導体装置の加
熱・冷却に伴い配線層に熱応力などの応力が印加されて
も、配線層１４に加わる応力が緩和される。よって、基
板実装時などにおける配線層１４の断線を防止すること
ができ、信頼性の高い配線構造を実現することができ
る。
【００３４】そして、半導体装置の主面上に二次元的に
外部端子となるコンタクトパッド１５が配置されている
ので、狭い面積に多数の外部端子を設けることが可能と
なるとともに、パターン形成可能な配線層１４により電
極パッド１１とコンタクトパッド１５と接続することが
できる構造である。したがって、小型で薄型の半導体装
置であり、かつ多ピン化に対応できる半導体装置であ
る。しかも微細加工に適し、多ピン化に対応できる半導
体装置である。
【００３５】さらに、配線層１４につながるコンタクト
パッド１５の上に半田ボールなどの突起電極１７が設け
られ、配線基板に半導体装置を搭載する工程が極めて簡
易かつ迅速に行なうことができる構造となっているが、
その際にも、絶縁層１３により、大きな熱容量を有する
半田ボールから発生する熱応力を吸収できる。
【００３６】以上の通り、本実施形態の半導体装置は、
半導体チップ１２上の絶縁層１３上に延在した電気的な
配線層１４と配線層１４との間、およびコンタクトパッ
ド１５間の隙間、すなわち空きスペースに対して電気的
に接続しないフリーの放熱用のダミー配線層１４ｄが設
けられているため、半導体チップ１２から発せられた熱
を表層の絶縁性樹脂層１６に効率よく伝達して放熱させ
ることができ、半導体装置内に蓄積する熱を抑制し、誤
動作を防止できるものである。
【００３７】次に本実施形態の半導体装置の製造方法に
ついて説明する。
【００３８】図２，図３は本実施形態の半導体装置の製
造方法を示す主要工程ごとの断面図である。本実施形態
の半導体装置の製造方法は、半導体ウェハーレベルで半
導体装置（半導体パッケージ）を製造する工法であり、
信頼性の高いリアルチップサイズパッケージの製造方法
である。
【００３９】まず図２（ａ）に示すように、主面上に複
数の電極パッド１１が形成された半導体チップ１２がそ
の面内に複数個形成された半導体ウェハー１８を用意す
る。
【００４０】次に図２（ｂ）に示すように、用意した半
導体ウェハー１８の各半導体チップ１２の主面上であっ
て、複数の電極パッド１１を除く主面領域に絶縁層１３
を形成する。
【００４１】具体的には、まず半導体チップ１２の主面
にそれぞれ形成された電極パッド１１とパッシベーショ
ン膜（図示せず）との上に、感光性を有する絶縁性の低
弾性材料を１００［μｍ］程度の厚みで塗布して乾燥す
ることにより絶縁層膜を形成する。そして乾燥された絶
縁層膜に対して露光と現像とを順次行って、半導体チッ
プ１２の電極パッド１１の部分を開口させた絶縁層１３
を形成する。この場合において、例えば露光で平行光で
はなく散乱光を使用して、開口部における絶縁層１３の
断面形状を、半導体チップ１２の主面に対して垂直では
なく鋭角部分のない斜辺状にして形成する。本実施形態
では、絶縁層１３の開口の端部を傾斜させて半導体チッ
プ１２の表面になめらかにつながるように形成すること
により、後工程の配線層を形成しやすく、また断線しに
くい構造を構成することができる。
【００４２】なお、半導体装置を基板実装した際の熱応
力を軽減するためには絶縁層１３の厚みは、塗布以降の
工程に支障のない範囲で厚い方が良く、例えば５００
［μｍ］程度でも良いし１［ｍｍ］程度でも良い。ま
た、感光性を有する低弾性材料としては、例えばエステ
ル結合型ポリイミドやアクリレート系エポキシ等のポリ
マーでよく、低弾性率を有し、絶縁性であればよい。ま
た、感光性を有する低弾性材料は液状材料を乾燥させて
形成する必要はなくフィルム状に予め形成された材料を
用いても構わない。その場合には、フィルム状の低弾性
材料を半導体チップ上に貼りあわせ、露光、現像するこ
とで低弾性材料に開口部を形成することができ、半導体
チップ上の電極パッドを露出させることができる。さら
に、絶縁層１３を構成する絶縁性の低弾性材料が感光性
を有する必要はない。感光性を有しない材料を用いる場
合には、レーザーやプラズマによる機械的な加工もしく
はエッチングなどの化学的加工により、半導体チップ上
の電極パッドを露出させることができる。
【００４３】次に図２（ｃ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２に対して、一端を電極パ
ッド１１と接続させ、他端を形成した絶縁層１３上に延
在させてコンタクトパッド１５を２次元配置で構成する
電気的な配線層１４を形成する。さらにここでは、形成
した電気的な配線層１４間の隙間、およびコンタクトパ
ッド１５間の隙間に対して、その空きスペースを利用し
て電気的に接続しない放熱用のダミー配線層１４ｄを形
成する。そしてダミー配線層１４ｄは電気的な配線層１
４、コンタクトパッド１５と同質材により形成するもの
である。
【００４４】具体的には、まず半導体ウェハー１８上の
半導体チップ１２の主面において、真空蒸着法、スパッ
タリング法、ＣＶＤ法又は無電解めっき法によって例え
ば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその
上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）
膜からなる薄膜金属層を形成する。そして形成した薄膜
金属層上にネガ型感光性レジストを塗布し、仕上げ製品
の所望のパターン部以外を硬化し、反応部を除去するこ
とでメッキレジスト膜を形成する。ここではメッキレジ
スト膜を形成する際にネガ型感光性レジストを用いた
が、ポジ型感光性レジストを用いてもよいことは言うま
でもない。そして電解めっき法により、メッキレジスト
膜が形成された箇所以外の薄膜金属層の上に、例えばＣ
ｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚
みで選択的に形成する。そして厚膜金属層の形成後、メ
ッキレジスト膜を溶融除去する。そして薄膜金属層と厚
膜金属層とを溶融することのできるエッチング液、例え
ばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対して
はＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よ
りも層厚が薄い薄膜金属層が先行して除去される。この
工程によって、半導体チップ１２の主面において、電極
パッド１１と配線層１４とコンタクトパッド１５とから
なる所定の金属配線パターンを形成することができる。
【００４５】なお、薄膜金属層や厚膜金属層を構成する
材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、
Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属
層と厚膜金属層とをそれぞれ異なる金属材料により構成
しておき、最終的なエッチング工程では薄膜金属層のみ
を選択的にエッチングするエッチャントを用いてもよ
い。
【００４６】次に図２（ｄ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２の主面上であって、形成
した配線層１４のコンタクトパッド１５の部分を除いて
各配線層１４、各電極パッド１１、ダミー配線層１４ｄ
を絶縁性樹脂層１６で被覆する。
【００４７】具体的には、絶縁層１３の上に感光性ソル
ダーレジスト（絶縁性樹脂）を塗布した後に、フォトリ
ソグラフィー技術を使用して、コンタクトパッド１５の
部分が露出するようにしてソルダーレジスト膜（絶縁性
樹脂層）を形成する。このソルダーレジスト膜によっ
て、コンタクトパッド１５以外の部分である電極パッド
１１と配線層１４、ダミー配線層１４ｄとが、実装時の
溶融した半田から保護される。
【００４８】次に図３（ａ）に示すように、コンタクト
パッド１５上に導電性材料により突起電極１７を形成す
る。
【００４９】具体的には、半田、半田めっきされた銅、
ニッケル等からなる金属ボールをコンタクトパッド１５
の上に載置して、金属ボールとコンタクトパッド１５と
を溶融接合して突起電極１７を形成する。
【００５０】次に図３（ｂ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２間のダイシングスクライ
ヴライン１９に対して、回転ブレード２０による切断で
個々の半導体チップ１２単位に分割する。
【００５１】そして図３（ｃ）に示すように、放熱用の
ダミー配線層１４ｄを各電気的な配線層１４間、コンタ
クトパッド１５間に有した高放熱チップサイズタイプの
半導体装置を得ることができる。
【００５２】以上、本実施形態の半導体装置の製造方法
は、ウェハーレベルの半導体装置の製造方法であって、
半導体ウェハーの各半導体チップに対して、一端をチッ
プ上の電極パッドと接続させ、他端を絶縁層上に延在さ
せてコンタクトパッドを２次元配置で構成する配線層を
形成する工程とともに、その形成した配線層間の隙間に
電気的に接続しない放熱用のダミー配線層を形成するも
のであり、同質材により各配線層を形成でき、製造上、
別途工程を要することなく放熱構造を実現でき、効率的
なウェハーレベルの半導体装置の製造方法である。
【００５３】以上、本実施形態の通り、半導体チップ上
の絶縁層上に延在した配線層と配線層との間の隙間の空
きスペースを利用して電気的に接続しないフリーの放熱
用のダミー配線層が設けられているため、半導体チップ
から発せられた熱を表層の絶縁性樹脂に効率よく伝達し
て放熱させることができ、半導体装置内に蓄積する熱を
抑制し、誤動作を防止できるものである。
【００５４】
【発明の効果】本発明の半導体装置は、半導体チップ上
の絶縁層上に延在した配線層と配線層との間の隙間に電
気的に接続しないフリーの放熱用のダミー配線層が設け
られているため、半導体チップから発せられた熱を表層
の絶縁性樹脂に効率よく伝達して放熱させることがで
き、半導体装置内に蓄積する熱を抑制し、誤動作を防止
できるものである。
【００５５】また本発明の半導体装置の製造方法では、
ウェハーレベルの半導体装置の製造方法であって、半導
体ウェハーの各半導体チップに対して、一端を前記電極
パッドと接続させ、他端を前記絶縁層上に延在させてコ
ンタクトパッドを２次元配置で構成する配線層を形成す
る工程とともに、その形成した配線層間の隙間に電気的
に接続しない放熱用のダミー配線層を形成するものであ
り、同質材により各配線層を形成でき、製造上、別途工
程を要することなく放熱構造を実現でき、効率的なウェ
ハーレベルの半導体装置の製造方法である。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図
【図４】従来の半導体装置を示す図
【図５】従来の半導体装置の製造方法を示す断面図
【図６】従来の半導体装置の製造方法を示す断面図
【符号の説明】
１ 電極パッド ２ 半導体チップ ３ 絶縁層 ４ 配線層 ５ コンタクトパッド ６ 絶縁性樹脂層 ７ 突起電極 ８ 半導体ウェハー ９ ダイシングスクライヴライン １０ 回転ブレード １１ 電極パッド １２ 半導体チップ １３ 絶縁層 １４ 配線層 １４ｄ ダミー配線層 １５ コンタクトパッド １６ 絶縁性樹脂層 １７ 突起電極 １８ 半導体ウェハー １９ ダイシングスクライヴライン ２０ 回転ブレード

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 その主面上に複数の電極パッドを有した
    半導体チップと、 前記複数の電極パッドを除く半導体チップの主面上に形
    成された絶縁層と、 前記半導体チップの主面内であって、前記絶縁層上に前
    記複数の電極パッドと一端が接続し、他端が前記絶縁層
    上に延在した電気的な配線層により再配線接続で配置さ
    れた複数のコンタクトパッドと、 前記複数のコンタクトパッドを除く半導体チップの主面
    上に形成された絶縁性樹脂と、 前記複数のコンタクトパッド上に各々設けられた突起電
    極とよりなる半導体装置であって、 前記絶縁層上に延在した配線層間の隙間に電気的に接続
    しない放熱用のダミー配線層が設けられていることを特
    徴とする半導体装置。
  2. 【請求項２】 ダミー配線層は電気的な配線層と同質材
    で構成されていることを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 電極パッドは半導体チップの主面上の周
    辺部に配置されていることを特徴とする請求項１に記載
    の半導体装置。
  4. 【請求項４】 主面上に複数の電極パッドが形成された
    半導体チップがその面内に複数個形成された半導体ウェ
    ハーを用意する工程と、 前記半導体ウェハーの各半導体チップの主面上であっ
    て、前記複数の電極パッドを除く主面領域に絶縁層を形
    成する工程と、 前記半導体ウェハーの各半導体チップに対して、一端を
    前記電極パッドと接続させ、他端を前記絶縁層上に延在
    させてコンタクトパッドを２次元配置で構成する電気的
    な配線層を形成する工程と、 前記形成した電気的な配線層間の隙間に電気的に接続し
    ない放熱用のダミー配線層を形成する工程と、 前記半導体ウェハーの各半導体チップの主面上であっ
    て、前記配線層のコンタクトパッドの部分を除いて前記
    配線層、ダミー配線層、前記電極パッドを絶縁性樹脂で
    被覆する工程と、 前記コンタクトパッド上に導電性材料により突起電極を
    形成する工程と、 前記半導体ウェハーの各半導体チップ間のダイシングス
    クライヴラインに対して、ブレード切断によって個々の
    半導体チップ単位に分割して半導体装置を得る工程とよ
    りなることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 形成した電気的な配線層間の隙間に電気
    的に接続しない放熱用のダミー配線層を形成する工程で
    は、前記電気的な配線層と同質材でダミー配線を形成す
    ることを特徴とする請求項４に記載の半導体装置の製造
    方法。
  6. 【請求項６】 突起電極を形成する工程では、突起電極
    として半田ボール電極を搭載する工程であることを特徴
    とする請求項４に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340254A (ja) * 2004-05-24 2005-12-08 Fujikura Ltd 半導体装置およびその製造方法ならびに電子機器
JP2006054309A (ja) * 2004-08-11 2006-02-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2007057952A1 (ja) 2005-11-16 2007-05-24 Fujitsu Limited 電子素子、それを有するパッケージ及び電子装置
JP2012160763A (ja) * 2012-05-28 2012-08-23 Renesas Electronics Corp 半導体装置
US8558391B2 (en) 2008-02-14 2013-10-15 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340254A (ja) * 2004-05-24 2005-12-08 Fujikura Ltd 半導体装置およびその製造方法ならびに電子機器
JP2006054309A (ja) * 2004-08-11 2006-02-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2007057952A1 (ja) 2005-11-16 2007-05-24 Fujitsu Limited 電子素子、それを有するパッケージ及び電子装置
US7643302B2 (en) 2005-11-16 2010-01-05 Fujitsu Limited Electronic device, package having the same, and electronic apparatus
US8558391B2 (en) 2008-02-14 2013-10-15 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
JP2012160763A (ja) * 2012-05-28 2012-08-23 Renesas Electronics Corp 半導体装置

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