TWI488238B - 一種半導體線路製程 - Google Patents

一種半導體線路製程 Download PDF

Info

Publication number
TWI488238B
TWI488238B TW101111140A TW101111140A TWI488238B TW I488238 B TWI488238 B TW I488238B TW 101111140 A TW101111140 A TW 101111140A TW 101111140 A TW101111140 A TW 101111140A TW I488238 B TWI488238 B TW I488238B
Authority
TW
Taiwan
Prior art keywords
hard mask
forming
layer
core
bodies
Prior art date
Application number
TW101111140A
Other languages
English (en)
Other versions
TW201340208A (zh
Inventor
Zih Song Wang
Shu Cheng Lin
Yoshikazu Miyawaki
Original Assignee
Powerchip Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Technology Corp filed Critical Powerchip Technology Corp
Priority to TW101111140A priority Critical patent/TWI488238B/zh
Priority to CN201210146562.8A priority patent/CN103367259B/zh
Priority to US13/612,725 priority patent/US8883636B2/en
Publication of TW201340208A publication Critical patent/TW201340208A/zh
Application granted granted Critical
Publication of TWI488238B publication Critical patent/TWI488238B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

一種半導體線路製程
本發明係關於一種半導體結構及其製程，特別係關於一種儲存型快閃記憶體(NAND flash)線路結構暨其製程。
微影製程係為利用曝光顯影步驟來將光罩上的電路圖案縮微轉印至晶圓上，藉以製作出特定的線路圖形。然，隨著半導體製程的微縮，傳統的光學微影技術已面臨了實作瓶頸。以現今主流的193奈米(nm)波長的氟化氬(ArF)雷射光源為例，其可達到的最小電晶體半間距(half-pitch)為65奈米，若再搭配業界習用的浸潤式微影(Immersion Lithography)技術，電晶體半間距則可以再推進至45奈米，但這已是其曝光微影的物理極限。若要實現45奈米以下製程半間距的要求，則須仰賴更高階的微影技術，如浸潤式微影搭配雙重曝光(Double Patterning)技術、極紫外光(Extreme Ultra Violet,EUV)技術、無光罩微影(Maskless Lithography,ML2)技術，以及奈米轉印(Nano-imprint)等技術。
在上述所提的各種微影技術中，雙重曝光技術是在商用化實作中最成熟的技術之一，其能夠使用現有的設備來達成更微細的線路製作，而無需換購極為昂貴黃光機台或是進行大規模的資本投資。在業界雙重曝光技術與相關設備逐漸成熟的環境下，原本面臨物理極限的193奈米浸潤式微影因而得以延伸應用至32奈米與22奈米製程節點，成為下一世代微影製程的主流技術。
所謂的雙重曝光技術，即是將原本單一綢密的半導體線路圖形分成兩個交錯或互補的圖案，並透過浸潤式微影等之微影技術分別轉印，再將曝光在晶圓上的兩個圖案結合達到最後完整的電路圖案。將此技術應用在現今儲存型快閃記憶體(NAND flash)製程中，其可在記憶區塊(block)中製作出間距在28奈米以下的字元線(word line)或位元線(bit line)結構，有效地增進記憶體在單位面積下所能達到的儲存容量。
對於現今一般習知的自對準雙重曝光技術在儲存型快閃記憶體的製作中，特別係關於線串列區(string)中字元線與選擇閘等結構之製作中，由於線路特徵的線寬及/或其間的間距已經微縮到了數十個奈米的等級，在如此低的特徵尺寸環境下，製程中因線路特徵的疏密程度所造成的微負載效應(micro loading effect)愈形明顯，使得線路圖形中疏區與密區所形成的圖形特徵難以獲得較佳、一致的線寬(critical dimension uniformity,CDU)、線寬粗糙度(line width roughness)、以及線緣粗糙度(line edge roughness)等性質。對此，目前業界普遍作法為在疏密圖形的交界處，如字元線與選擇閘的交界，設置額外的虛置圖形特徵(dummy pattern)，如虛置的字元線。此虛置圖形特徵係作為一犧牲結構來取代原先一般製程手段中所會產生的不均一線路圖形。如此，虛置圖形以外的正常圖形將可以獲得較為均一的線路性質。
上述設置虛置圖形之作法雖然為線路圖形不均的問題提供了一種解法，然設置虛置圖形需耗費額外可用的佈局空間，對於現今半導體線路佈局的圖形密度愈趨緻密之目標實有衝突。是以，現今業界習用的雙重曝光技術仍有其相當的改進空間。
作為習用技術之改良方案，本發明特以提出了一種新穎的半導體製程。此製程屬於半導體技術中正型自對準雙重曝光製程(positive self-aligned double patterning,P-SADP)之改良，其透過特定的製程步驟而得以在記憶體線路佈局的線串列區中形成輪廓性質均一的線圖形，不需如一般傳統作法般需於線路佈局中設置額外的虛置圖形特徵。此外，其步驟設計對於製程(特別係光學微影製程)的容許度更高、更為友善。
本發明的目的之一在於提供一種用以形成特定圖形特徵的半導體製程，其步驟包含：依序在一基底上形成一目標層、一硬遮罩層、以及複數個等間隔排列的內核體，於該些內核體的側壁形成間隙壁體，去除該些內核體使得該些間隙壁體在該硬遮罩層上呈間隔排列，以該些間隙壁體為遮罩將該硬遮罩層圖形化為複數個間隔排列的硬遮罩體，去除位於一第一預定區域外的該些硬遮罩體。分別在該第一預定區域中最兩側的數個該硬遮罩體上覆蓋第一光阻，以及以該第一光阻以及剩餘的該些硬遮罩體為遮罩圖形化該目標層。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例方式來表示、描述。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。再者，本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如間隙壁與側壁子(spacer)、絕緣層與介電層等。此外，在文中使用例如「第一」與「第二」等敘述，僅用以區別不同的元件，並不對其產生順序之限制。
現在下文中將提供實施例搭配圖示來說明本發明之方法。其中，第1-11圖係依序繪示出根據本發明較佳實施例中一半導體製程的截面示意圖。本發明方法為習知的正型自對準雙重曝光製程(positive self-aligned double patterning,P-SADP)之改良，其製成輪廓性質均一的線圖形，不需設置額外的虛置圖形特徵。
請參照第1圖，首先提供一基底100，其作為本發明結構中半導體元件設置的基礎。基底100上依序形成有一目標層101、一硬遮罩層102、以及一內核層103。目標層101係被用來圖案化以形成所需的各式半導體元件之組成結構或導電線路，而於本發明中，此目標層101係用來形成導電線路，如一記憶體線路佈局中的字元線(word line)、位元線(bit line)、或選擇閘(select gate)等結構。硬遮罩層102則於後續製程中會形成一圖形化的蝕刻遮罩，以於下層的目標層101中蝕刻出導電線路。內核層103於後續的製程步驟中將在硬遮罩層102上形成多個凸出的內核元件之組成結構，以建構出所欲之線路圖形，後文的實施例中將有進一步的相關說明。在本發明中，基底100之材質可包含矽基底、含矽基底、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator，SOI)基底等，但不限定為半導體基底，本發明也可以應用於顯示面板等之其他技術領域，故基底亦可為絕緣的玻璃基板或石英基板等；目標層101之材質可包含多晶矽、非晶矽、金屬矽化物、金屬材料或四乙氧基矽烷(TEOS,tetraethoxysilane)等，但本發明之目標層不限定為導體材料，其亦可為半導體或絕緣材料；硬遮罩層102之材質可包含氮化矽、氧化矽等，但不限定為絕緣材料，其亦可為氮化鈦等之金屬材料；而內核層103之材質可包含氮化矽、氧化矽、多晶矽等，不加以限定，但需與硬遮罩層102為不同蝕刻選擇比，亦即對一蝕刻製程而言，內核層103與硬遮罩層102具有不同的蝕刻速率。除此之外，內核層103上可再額外形成一層多層式光阻(multilayer resist,MLR，未示於圖中)，來補償後續微影製程中的近接效應(proximity effect)偏差。
復參照第1圖，在形成內核層103後，接著進行一微影製程在內核層103上形成圖形化的光阻層104。在本發明實施例中，光阻層104之圖形為複數個等間距排列的線特徵104a，如一線串列區中的字元線串列態樣。該些線特徵的線寬W1 可設定成製程中所使用之微影機台的能力極限，此處將該線寬極限定義為F，如主流193奈米(nm)波長的氟化氬(ArF)雷射光源可形成的線特徵線寬W1 為65奈米。在較佳的情況下，線特徵104a之間的間距S係為線特徵104a的線寬W1 的三倍。
接著請參照第2圖，在形成圖形化光阻層104後，接著進行一蝕刻製程來圖形化內核層103。在本發明實施例中，經過蝕刻製程的內核層103會被圖形化成複數個等間距且等大小的內核體103a。這些內核體103a在俯瞰視角下係呈間隔排列的線條態樣，如一線串列區中的字元線串列。上述的微影暨蝕刻製程為本領域中習用之技術手段，故於此不多予贅述。
在本發明中，由於所使用的光阻層104的整層圖形皆為尺寸均一、密度一致的線特徵104a，故不論在前述微影製程形成線特徵104a的步驟中，或是在前述蝕刻製程形成內核體103a的步驟中，能夠顯著地減輕因圖形特徵密度的不同所引起的微負載效應，得以在硬遮罩層102上形成輪廓尺寸均一的內核體103a，各內核體103a之間距有相同的間距d1 。再者，在形成內核體103a後，可再進行一縮減製程(trimming)來進一步降低該些內核體103a的寬度，以俾在後續製程中製作出線寬更微細的線特徵。
接著請參照第3圖，在製作出內核體103a之後，進行一沉積製程在基底100面上形成一間隙壁材質層105。此間隙壁材質層105係共形地形成在硬遮罩層102及內核體103a的表面，如採用原子層沉積法(atomic layer deposition,ALD)，其於基底100面的各位置處會具有一致的厚度。以此方式，各內核體103a之間的間隙位置將與間隙壁材質層105共構而形成複數個溝槽106，此些溝槽106在基底面上亦呈間隔排列設置，與內核體103a相同。在本發明實施例中，間隙壁材質層105之材質可包含氮化矽、氧化矽、多晶矽等，不加以限定，但需與硬遮罩層102及內核層103為不同蝕刻選擇比，亦即對一蝕刻製程而言，硬遮罩層102、內核層103及間隙壁材質層105會具有不同的蝕刻速率，以利後續製程中可以具特定蝕刻選擇比的非等向性蝕刻製程來加以移除。
在本發明方法中，間隙壁材質層105的功效為在內核體103a上形成間隙壁結構。對P-SADP製程而言，間隙壁材質層105的厚度W2 將會是最終所欲形成之線路結構(如字元線)的線寬。如在本發明一較佳實施例中，間隙壁材質層105所沉積之厚度W2 係設定成是製程中所使用之曝光機台的曝光極限的一半。舉例言之，如在使用193nm的氟化氬(ArF)準分子雷射步進機的環境下，其曝光極限為56nm，則間隙壁材質層105之厚度W2 則設定為28nm。間隙壁材質層105之厚度W2 亦可設定成是內核體103a之間間距d1 的三分之一。如此設置，將以利在後續製程中形成等間距且等寬度的字元線，並在選擇閘形成的過程中提供足夠的疊層對準裕度給微影製程，其於後續實施例中將有進一步的說明。
接著請參照第4圖，進行一非等向性的回蝕刻(etch back)製程來去除部分的間隙壁材質層105。該回蝕刻製程會蝕去一定垂直厚度的間隙壁材質層105，裸露出原本為間隙壁材質層105所覆蓋的內核體103a頂面以及溝槽106下方的硬遮罩層102，以於各內核體103a的側壁上分別形成獨立的間隙壁體105a，並且一內核體103a暨其側壁上的間隙壁體105a共同定義成一內核結構單元108，相鄰的內核結構單元108之間則相隔一溝槽106。
請參照第5圖，在移除部分的間隙壁材質層105之後，接著在基底100上定義出兩個第一預定區域R1 作為線串列區中預定的選擇閘區域，兩第一預定區域R1 之間的第二預定區域R2 則作為一字元線區域。在一般記憶體線串列區的佈局中，一線串列區單元的兩側(如圖中的兩第一預定區域R1 )會分別具有一較大的選擇閘結構，兩選擇閘之間(如圖中的第二預定區域R2 )則為複數條間隔排列的字元線結構，其個數一般為2n ，如32條或64條字元線。在本發明實施例中，第一預定區域R1 係涵蓋了數個內核體103a以及其兩旁的間隙壁體105a，兩第一預定區域R1 會分別覆蓋上一層第一光阻107來保護其中的內核體103a，以俾後續製程步驟中得以形成兩旁較大的選擇閘結構。就此步驟而言，由於第一預定區域R1 與兩側最鄰近的內核體103a的距離有1.5F(機台能力極限)以上的距離，故提供了足夠的疊層對準裕度(overlay shift tolerance)給第一光阻107的微影製程，是為一友善、易於施行的步驟設計。須注意在本發明實施例中的每一第一光阻107係涵蓋了兩個內核結構單元108，然視需求與設計而定，第一光阻107亦可能涵蓋兩個以上的內核結構單元108。
接著請參照第6圖，在第一預定區域R1 覆蓋上第一光阻107之後，進行一選擇性蝕刻製程去除未為第一光阻107所覆蓋的內核體103a。之後再進行一灰化製程去除第一光阻107，即可在硬遮罩層102上形成複數個等間距排列的間隙壁體105a，其中位於第二預定區域R2 內的該等間隙壁體係構成預定的字元線陣列圖形。原本第一預定區域R1 中的內核體103a由於蝕刻期間被第一光阻107所覆蓋，故不會受移除，使得第一預定區域R1 內較間隙壁體105a大的內核結構單元108得以保留。在本實施例中，在各第一預定區域R1 中保留覆蓋面積較大的內核結構單元108將有利於在後續形成選擇閘的微影蝕刻製程中提供光阻足夠的疊層對準裕度。
接著請參照第7圖，在去除裸露的內核體103a後，接著再以所形成的間隙壁體105a以及內核結構單元108為遮罩進行一蝕刻製程。該蝕刻製程會將裸露出的硬遮罩層102蝕去。如此，原先呈現在基底面上間隔排列的間隙壁體105a以及位於第一預定區域R1 內的內核結構單元108之圖案特徵便會轉移到硬遮罩層102上。於上述蝕刻製程後再將作為遮罩的間隙壁體105a與內核結構單元108去除，即可得到如第7圖所示之硬遮罩層圖形結構。圖形化後的硬遮罩層102會具有複數個不同大小的遮罩體，即如圖中所示的小硬遮罩體102a與大硬遮罩體102b。在本發明中位於第一預定區域R1 內的相鄰大硬遮罩體102b係設定來結合成一單一的選擇閘圖形，而位於第二預定區域R2 內的每一小硬遮罩體102a則係設定來作為一單條的字元線。
請參照第8圖，在形成大、小硬遮罩體圖形之後，接著在一大致涵蓋上述第二預定區域R2 以及兩旁第二預定區域R2 的一第三預定區域R3 上覆蓋一層第二光阻109。此第三預定區域R3 所界定出之區域即為記憶體線路佈局中一單一的線串列區，因此在第三預定區域R3 中會包含複數條字元線以及位於兩側的選擇閘。本發明步驟係以上述覆蓋第三預定區域R3 上的第二光阻109對硬遮罩層102進行一蝕刻製程，其可去除第三預定區域R3 外的小硬遮罩體102a(可能包含部分的大硬遮罩體102b外緣)。蝕刻後的遮罩層102圖形詳如第9圖所示。經上述蝕刻製程後，原本位於第三預定區域R3 以外區域中的硬遮罩體皆被移除。在此第二光阻109覆蓋步驟中，由於大硬遮罩體102b具有較大的尺寸(如3F)，故可提供光阻足夠的疊層對準裕度，是為一友善、易於施行的製程設計。
至此步驟，復如第9圖所示，目標層101上將界定出作為線串列區單元的第三預定區域R3 。整個目標層101上可包含多個呈陣列排列的第三預定區域R3 ，本圖示中僅例示出一個。而各第三預定區域R3 之間所餘下平坦的目標層區域則將預留作為後續預定的接觸孔圖形區域。本發明之一重要技術特徵在於，由於第三預定區域R3 中的小硬遮罩體102a皆係以第1圖中複數個等間距排列的線特徵104a為基礎演變形成，該些線特徵104a由於具有相同的圖形密度，故其後續一系列的製程與圖形演變較不會受到微負載效應之影響，使得最終所形成作為字元線陣列遮罩的小硬遮罩體102a會具有均一的線路性質，如線寬(CDU)、線寬粗糙度(LWR)、以及線緣粗糙度(LER)等線路性質，是為可形成較佳線路圖形特徵的一系列製作流程。
於接下來的製程中，如第10圖所示，分別在位於第三預定區域R3 兩側的大硬遮罩體102b上覆蓋一層第三光阻110，每一第三光阻110所涵蓋之區域係包含相鄰的部分大硬遮罩體102b，因此第三光阻110與所覆蓋的大硬遮罩體102b可共同界定出兩側的選擇閘結構。如此，在本步驟中，即完成了線串列區中間的字元線陣列以及兩旁的選擇閘圖形之界定。
接著，在第11圖中，以上述步驟所界定出之字元線陣列圖形以及選擇閘圖形為遮罩，對目標層101進行一蝕刻製程。如此，該字元線圖案與選擇閘圖形特徵即會轉移到目標層102上。於上述蝕刻製程後再將作為遮罩的第三光阻110、小硬遮罩體102a、以及大硬遮罩體102b去除，即可得到如第11圖所示之形成一線串列區中的字元線陣列結構以及選擇閘結構。
就本發明而言，以前述一系列製程步驟所形成的最終目標層圖形會具有輪廓均一的字元線陣列，不需如習知作法般在最初定義字元線圖形時須於鄰近兩側選擇閘的位置處設置一或多個犧牲用的虛置字元線，可有效增加可用的電路佈局空間。此功效係導因於本發明一系列製程中所形成的各種圖形係以第1圖中複數個等間距排列的線特徵104a為基礎演變而成，此均一的圖形密度基礎將可顯著減少製作奈米層級的微細線條圖形時微負載效應所帶來之不良影響。
再者，對於本發明上述製程中有使用到微影製程之步驟，包括第5圖中覆蓋第一光阻107來保護部分內核體103a、第8圖中覆蓋第二光阻109界定出單一線串列區、以及第10圖中覆蓋第三光阻110來界定出選擇閘圖形等步驟，其所規劃之佈局設計中皆可提供足夠的疊層對準裕度給微影製程，此功效部分係導因於第6圖中內核結構單元108之形成，其可於後續製程中提供較大的可覆蓋面積(如數個F)給微影製程。
綜合上述說明，文中將以第12圖所示之步驟流程總結本發明半導體製程，其步驟依序包含：在一基底上形成一目標層、一硬遮罩層、以及複數個間隔排列的內核體(S1)；於該些內核體的側壁上形成間隙壁體(S2)；去除該些內核體，使得該些間隙壁體在該硬遮罩層上呈間隔排列(S3)；以該些間隙壁體為遮罩圖形化該硬遮罩層，以形成複數個硬遮罩體(S4)；去除位於一第一預定區域外的該些硬遮罩體(S5)；分別在該第一預定區域中最兩側的數個硬遮罩體上覆蓋第一光阻(S6)；以及，以第一光阻以及剩餘的硬遮罩體為遮罩圖形化該目標層(S7)。其中，在本發明所提供的製程中，考量到要提供足夠的疊層對準裕度給製程中的微影步驟，可在間隙壁體形成步驟S2後加入一額外步驟S2’在兩個包含數個內核體的第二區域上覆蓋第二光阻。加入此步驟S2’將可於後續製程中產生如第6圖所示較大的內核結構單元108，也可進而如第10圖所示產生較大的大硬遮罩體102b供上述步驟S6形成光阻予以覆蓋。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
101．．．目標層
102．．．硬遮罩層
102a．．．小硬遮罩體
102b．．．大硬遮罩體
103．．．內核層
103a．．．內核體
104．．．光阻層
104a．．．線特徵
105．．．間隙壁材質層
105a．．．間隙壁體
106．．．溝槽
107．．．第一光阻
108．．．內核結構單元
109．．．第二光阻
110．．．第三光阻
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：
第1-11圖係依序繪示出根據本發明較佳實施例中一半導體製程的截面示意圖；以及
第12圖繪示出本發明半導體製程的主要步驟流程。須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。
ST~S7．．．步驟
S2’．．．步驟

Claims (8)

  1. 一種用以形成特定圖形特徵的半導體製程，其包含下列步驟：依序在一基底上形成一目標層、一硬遮罩層、以及複數個等間隔排列的內核體，該些內核體具有一相同寬度，其中該基底具有兩個第一預定區域以及一第二預定區域，且該兩第一預定區域係分別位於該第二預定區域的兩側；於該些內核體的側壁形成間隙壁體，相鄰的該些間隙壁體之間具有一溝槽；分別在該兩第一預定區域上形成第一光阻覆蓋數個該些內核體；去除未被該第一光阻覆蓋之該些內核體，使得該第二預定區域上的該些間隙壁體在該硬遮罩層上呈間隔排列；以該些間隙壁體以及剩餘的該些內核體為遮罩將該硬遮罩層圖形化為複數個間隔排列的大硬遮罩體與小硬遮罩體，其中位於該兩第一預定區域上的該些硬遮罩體係大於位於該第二預定區域上的該些硬遮罩體；分別在該兩第一預定區域上形成第二光阻覆蓋該些硬遮罩體；以及以該第二光阻以及該些硬遮罩體為遮罩圖形化該目 標層。
  2. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中在將該硬遮罩層圖形化為複數個間隔排列的大硬遮罩體與小硬遮罩體後，更包含移除位於該第一預定區域外與該第二預定區域外的該些硬遮罩體。
  3. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中位於該兩第二預定區域上的該些小硬遮罩體為間隔排列的字元線圖形。
  4. 如申請專利範圍第3項所述之用以形成特定圖形特徵的半導體製程，其中位於該兩第二預定區域上的該些小硬遮罩體的個數為2n ，n為正整數且大於等於5。
  5. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該第二光阻與該第二光阻所覆蓋的該些硬遮罩體構成一選擇閘圖形。
  6. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中於該些內核體的側壁形成間隙壁體之步驟更包含在該硬遮罩層與該些內核體上共形地形成一間隙壁材質層，使得該間隙壁材質層上具有複數個溝槽，各該 溝槽係分別位於兩相鄰的該內核體之間。
  7. 如申請專利範圍第6項所述之用以形成特定圖形特徵的半導體製程，其中於該些內核體的側壁形成間隙壁體之步驟更包含去除部分的該間隙壁材質層以裸露出該些內核體的頂面以及位於該些溝槽下方的該硬遮罩層。
  8. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該半導體製程為一正型自對準雙重曝光製程(positive self-aligned double patterning,P-SADP)。
TW101111140A 2012-03-29 2012-03-29 一種半導體線路製程 TWI488238B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW101111140A TWI488238B (zh) 2012-03-29 2012-03-29 一種半導體線路製程
CN201210146562.8A CN103367259B (zh) 2012-03-29 2012-05-11 半导体线路制作工艺
US13/612,725 US8883636B2 (en) 2012-03-29 2012-09-12 Process for semiconductor circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101111140A TWI488238B (zh) 2012-03-29 2012-03-29 一種半導體線路製程

Publications (2)

Publication Number Publication Date
TW201340208A TW201340208A (zh) 2013-10-01
TWI488238B true TWI488238B (zh) 2015-06-11

Family

ID=49235582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101111140A TWI488238B (zh) 2012-03-29 2012-03-29 一種半導體線路製程

Country Status (3)

Country Link
US (1) US8883636B2 (zh)
CN (1) CN103367259B (zh)
TW (1) TWI488238B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015145A (ko) * 2011-08-02 2013-02-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8828839B2 (en) * 2013-01-29 2014-09-09 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finFET semiconductor devices
TWI531032B (zh) 2013-11-21 2016-04-21 力晶科技股份有限公司 記憶體線路結構以及其半導體線路製程
CN104701158B (zh) * 2013-12-05 2017-09-22 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
US9934969B2 (en) 2014-01-31 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Charged-particle-beam patterning without resist
TW201543564A (zh) * 2014-05-09 2015-11-16 Powerchip Technology Corp 半導體製程
CN103985629B (zh) * 2014-05-21 2017-07-11 上海华力微电子有限公司 自对准双层图形半导体结构的制作方法
CN103972058A (zh) * 2014-05-21 2014-08-06 上海华力微电子有限公司 自对准双层图形半导体结构的制作方法
JP6481994B2 (ja) * 2014-10-23 2019-03-13 東京エレクトロン株式会社 画素電極のパターン形成方法および形成システム
KR102323456B1 (ko) 2014-12-26 2021-11-10 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9941389B2 (en) * 2015-04-20 2018-04-10 Board Of Regents, The University Of Texas System Fabricating large area multi-tier nanostructures
US20160365311A1 (en) * 2015-06-10 2016-12-15 Macronix International Co.Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning
TWI665715B (zh) * 2016-04-29 2019-07-11 東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
KR102617139B1 (ko) * 2018-04-09 2023-12-26 삼성전자주식회사 반도체 소자 및 그 제조방법
CN111508826B (zh) * 2019-01-31 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种半导体结构及形成方法
CN110379706B (zh) * 2019-07-17 2021-08-13 上海华力微电子有限公司 一种优化NAND flash双重曝光关键尺寸的方法
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法
TWI761827B (zh) * 2020-05-05 2022-04-21 力晶積成電子製造股份有限公司 半導體圖案化製程
CN112038231A (zh) * 2020-09-09 2020-12-04 长江存储科技有限责任公司 一种半导体器件的制造方法
TWI754408B (zh) * 2020-10-06 2022-02-01 華邦電子股份有限公司 半導體記憶體結構的形成方法
CN113078056B (zh) * 2021-03-30 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060204859A1 (en) * 2005-03-09 2006-09-14 International Business Machines Corporation An extra dose trim mask, method of manufacture, and lithographic process using the same
US20110318931A1 (en) * 2010-06-29 2011-12-29 Jae-Ho Min Method of Forming a Micro-Pattern for Semiconductor Devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735535B1 (ko) * 2006-07-10 2007-07-04 삼성전자주식회사 마스크 제작 방법
KR100777348B1 (ko) * 2006-07-11 2007-11-20 삼성전자주식회사 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
KR101460697B1 (ko) * 2008-11-28 2014-11-13 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법
KR20110076221A (ko) * 2009-12-29 2011-07-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8450833B2 (en) * 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060204859A1 (en) * 2005-03-09 2006-09-14 International Business Machines Corporation An extra dose trim mask, method of manufacture, and lithographic process using the same
US20110318931A1 (en) * 2010-06-29 2011-12-29 Jae-Ho Min Method of Forming a Micro-Pattern for Semiconductor Devices

Also Published As

Publication number Publication date
US8883636B2 (en) 2014-11-11
CN103367259B (zh) 2015-11-18
US20130260557A1 (en) 2013-10-03
TW201340208A (zh) 2013-10-01
CN103367259A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
TWI488238B (zh) 一種半導體線路製程
TWI531032B (zh) 記憶體線路結構以及其半導體線路製程
TWI517247B (zh) 一種半導體線路結構暨其製程
TWI556066B (zh) 執行自對準微影蝕刻製程的方法
US8877647B2 (en) Patterning method and method of forming memory device
US9536778B2 (en) Self-aligned double patterning process for metal routing
KR20180045892A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
CN101471232B (zh) 形成半导体器件图案的方法
TW201539147A (zh) 自我對準微影蝕刻製程與積體晶片
KR20100098135A (ko) 반도체 소자의 패턴 형성 방법
JP2008283164A (ja) フラッシュメモリ素子の製造方法
TWI508131B (zh) 形成精細圖案之方法
TW200939301A (en) Method for manufacturing a semiconductor device
CN109755107B (zh) 自对准双重图案方法
KR20110037067A (ko) 반도체 소자 및 그 형성방법
US7615490B2 (en) Method for fabricating landing plug of semiconductor device
KR20130049510A (ko) 반도체 소자의 제조 방법
CN111341725B (zh) 半导体图案的制作方法
TWI822307B (zh) 製作選擇閘與字元線的雙重圖案方法
US7955987B2 (en) Exposure mask and method of forming a contact hole of a semiconductor device employing the same
CN110707005A (zh) 半导体装置及其形成方法
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법
KR20080095602A (ko) 반도체 소자의 콘택홀 형성 방법
KR20100129544A (ko) 네가티브 스페이서 패터닝 공정을 위한 패턴 형성 방법