KR20130015145A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

반도체 소자의 미세 패턴 형성 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 탄소함유막을 형성하는 단계; 상기 탄소함유막을 식각하여 탄소함유막 패턴을 형성하는 단계; 상기 탄소함유막 패턴의 양 측벽을 덮는 스페이서를 형성하는 단계; 상기 탄소함유막 패턴을 제거하는 단계; 상기 스페이서를 식각 마스크로 이용하여, 상기 하드 마스크층을 식각하여 하드 마스크 패턴을 형성하는 단계; 및 상기 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계;를 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming fine patterns for semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는, 더블 패터닝에 의한 미세 패턴 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 감소되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 포토 리소그래피 공정의 해상 한계를 초월하는 미세한 폭을 가지는 패턴들을 구현하는 것이 요구된다. 또한, 마스크층의 형성 및 공정의 적용 횟수를 줄이면서 미세한 폭을 가지는 패턴들을 형성할 수 있는 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 마스크층의 수를 줄임으로써 공정을 단순화하고, 결함(defect)을 감소시킬 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
또한,　본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 아일랜드 패턴의 형성 시에도 균일한 선 폭이 유지되는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 미세 패턴 형성 방법이 제공된다. 상기 미세 패턴 형성 방법은, 피식각층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 탄소함유막을 형성하는 단계; 상기 탄소함유막을 식각하여 탄소함유막 패턴을 형성하는 단계; 상기 탄소함유막 패턴의 양 측벽을 덮는 스페이서를 형성하는 단계; 상기 탄소함유막 패턴을 제거하는 단계; 상기 스페이서를 식각 마스크로 이용하여, 상기 하드 마스크층을 식각하여 하드 마스크 패턴을 형성하는 단계; 및 상기 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계;를 포함한다.
본 발명의 일부 실시예들에서, 상기 탄소함유막을 형성하는 단계는, 상기 하드마스크층 상에 유기 화합물층을 형성 후, 400℃ 이하의 온도 하에서 90초 내지 180 초 동안 1차 베이크 공정을 진행하고, 700℃ 이하의 온도 하에서 2 시간 내지 4 시간 동안 제2 차 베이크 공정을 진행할 수 있다.
본 발명의 일부 실시예들에서, 상기 하드 마스크층은, 열산화막, CVD 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막일 수 있다.
본 발명의 일부 실시예들에서, 상기 스페이서는, 실리콘 질화물일 수 있다.
본 발명의 일부 실시예들에서, 상기 스페이서를 형성하는 단계는, 상기 탄소함유막 패턴의 노출 표면들 및 상기 하드 마스크층의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계; 및 상기 탄소함유막 패턴의 상면 및 상기 하드 마스크층의 상면이 노출되고, 상기 탄소함유막 패턴의 측벽에 상기 스페이서가 남도록 상기 스페이서 마스크층의 일부분을 제거하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 스페이서 마스크층을 형성하는 단계는, 원자층 증착법(atomic layer deposition)에 의해 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 탄소함유막 패턴, 상기 스페이서 및 상기 하드 마스크 패턴은 라인 형태일 수 있다.
본 발명의 일부 실시예들에서, 상기 하드 마스크 패턴을 형성하는 단계 이후에, 아일랜드 패턴이 형성되도록, 상기 하드 마스크 패턴의 일부를 트리밍(trimming)하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 트리밍하는 단계는, 라인 형태의 상기 하드 마스크 패턴 상에 식각 마스크층을 형성하는 단계; 상기 식각 마스크층에 상기 하드 마스크 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계; 및 상기 개구부에 의하여 노출된 상기 하드 마스크 패턴을 식각하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 탄소함유막을 형성하는 단계 이후에, 상기 탄소함유막 상에 반사 방지층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 상기 반도체 소자의 미세 패턴 형성 방법에 따르면,　스페이서를 형성하는데 있어서 실리콘 질화물을 사용하므로, 미세 패턴을 형성하는데 있어서 폴리 실리콘을 포함하는 마스크층의 형성을 생략할 수 있다. 따라서, 마스크층의 수를 줄일 수 있어, 공정이 단순화될 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
또한, 아일랜드 패턴 형성 시, 패턴 분리 공정 후에 식각 대상층에 대한 식각 공정만이 이루어지므로, 선 폭의 균일성을 향상시킬 수 있으며, 패턴의 코너에서의 라운딩(rounding) 현상을 억제할 수 있다.
도 1a 및 도 1b는 본 발명에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자를 도시하는 레이아웃도들이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들 및 사시도이다.
도 12는 본 발명의 패턴 형성 방법을 적용한 반도체 소자의 일 실시예를 도시하는 사시도이다.
도 13은 본 발명의 패턴 형성 방법을 적용한 반도체 소자의 다른 실시예를 도시하는 사시도이다.
도 14는 본 발명의 패턴 형성 방법을 적용한 반도체 소자의 또 다른 실시예를 도시하는 사시도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드를 보여주는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1a 및 도 1b는 본 발명에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자가 포함하는 미세 패턴을 도시하는 레이아웃도들이다. 도 1a 및 도 1b는 반도체 소자가 메모리 소자인 경우, 단위 기억 소자들이 형성되는 셀 어레이 영역에 해당될 수 있다.
도 1a를 참조하면, 반도체 소자(1a)는 제1 폭(W1)을 가지는 복수의 패턴(110)들이 제1 간격(D1)을 가지고 일 방향(도 1a의 x 방향)으로 배열된다. 상기 제1 폭(W1) 및 상기 제1 간격(D1)은 피치(pitch)를 구성한다. 상기 패턴(110)들은 y 방향으로 연장될 수 있다.
상기 패턴(110)은 예를 들어 반도체 소자(1a)의 셀 어레이 영역의 활성 영역 또는 도전성 라인(또는 패턴)을 구성할 수 있다. 상기 도전성 라인(또는 패턴)은 예를 들어 워드 라인 또는 비트 라인일 수 있다. 상기 반도체 소자(1a)의 종류 및 원하는 특성에 따라, 제1 폭(W1) 및 제1 간격(D1)은 임의로 설계될 수 있다. 예를 들어, 상기 제1 폭(W1) 및 제1 간격(D1)은 동일할 수 있다. 또는 상기 제1 폭(W1)이 상기 제1 간격(D1)보다 더 크거나 더 작을 수 있다.
도 1b를 참조하면, 반도체 소자(1b)는 제2 폭(W2) 및 제3 폭(W3)을 가지는 복수의 패턴(130)들이 제2 간격(D2)을 가지고 일 방향(도 1b의 x 방향)으로 배열된다. 상기 패턴(130)들은 y 방향으로 패턴들(130) 사이에 제3 간격(D3)를 갖도록 이격될 수 있다. 즉, 상기 패턴(130)들은 아일랜드(island) 타입으로 형성될 수 있다.
상기 패턴(130)은 예를 들어 반도체 소자(1b)의 셀 어레이 영역의 활성 영역 또는 도전층을 구성할 수 있다. 상기 반도체 소자(1b)의 종류 및 원하는 특성에 따라, 제2 폭(W2), 제2 간격(D2) 및 제3 간격(D3)은 임의로 설계될 수 있다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들 및 사시도이다. 도 2 내지 도 8 및 도 11은, 도 1b의 절단선 X-X'에 대응하는 부분이 도시된다.
도 2를 참조하면, 기판(200) 상에 피식각층(210), 하드 마스크층(220) 및 탄소함유막(230)이 순차적으로 형성된다.
상기 기판(200)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 또한, 상기 기판(200)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 기판(200)은 예를 들면, SOI(Silicon On Insulator) 기판, 갈륨-비소 기판 등으로 이루어질 수 있다.
상기 피식각층(210)은 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 상기 기판(200)상에 게이트 전극을 형성하는 경우에는 상기 피식각층(210)은 도전층, 예를 들면 도핑된 폴리실리콘 또는 도핑된 폴리실리콘과 금속 실리사이드층과의 적층 구조로 이루어질 수 있다. 그리고, 비트 라인을 형성하는 경우에는 상기 피식각층(210)은 도전성 금속 질화물 또는 금속 예를 들면, 텅스텐 또는 알루미늄으로 이루어질 수 있다. 최종적으로 형성하고자 하는 미세 패턴이 상기 기판(200)의 식각에 의해 형성되는 경우에는 상기 피식각층(210)은 생략될 수 있다. 예를 들면, 상기 기판(200)에 활성 영역을 정의하기 위하여 본 발명에 따른 방법을 이용하는 경우에는 상기 피식각층(210)을 생략할 수 있다.
상기 하드 마스크층(220)은 상기 피식각층(210)에 패턴을 형성하기 위한 마스크로 이용된다. 상기 하드 마스크층(220)은 열산화막, CVD 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막으로 이루어 질 수 있다. 또한, 상기 하드 마스크층(220)은 예를 들어, 화학 기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 또한, 상기 하드 마스크층(220)은 상기 피식각층(210)의 재료에 따라 식각 선택비를 제공할 수 있는 물질로 이루어지거나 생략될 수도 있다. 또한, 상기 하드 마스크층(220)은 스페이서 마스크층(260)과 식각 선택비를 갖는 폴리 실리콘이나 실리콘(Si)이 소량 포함된 SiON 계열의 물질일 수 있다.
상기 탄소함유막(230)은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로부터 만들어 질 수 있다. 예를 들면, 상기 탄소함유막(230)은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어질 수 있다. 상기 탄소함유막(230)은 총 중량을 기준으로 약 85 ～ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어진다. 상기 탄소함유막(230)은 예를 들면 스핀 코팅에 의해 형성될 수 있다.
상기 탄소함유막(230)을 형성하기 위한 예시적인 방법으로, 상기 하드 마스크층(220) 위에 상기 유기 화합물을 약 1000 ～ 5000 Å의 두께로 스핀 코팅한 후, 얻어진 유기화합물층을 약 400℃ 이하의 온도하에서 1차 베이크(bake)하여 상기 탄소함유막(230)을 형성할 수 있다. 상기 1차 베이크는 약 90 ～ 180 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막(230)을 약 700 ℃ 이하의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 2 ～ 4 시간 동안 행해질 수 있다.
이와 같이, 고온의 1차 베이크 및 2차 베이크 공정을 거쳐 상기 탄소함유막(230)을 형성함으로써, 상기 탄소함유막(230)은 보다 완전한 치밀화(densification)가 가능하게 된다. 따라서, 상기 탄소함유막(230) 상에 다른 막질, 예를 들어 스페이서 마스크층(260, 도 5 참조)을 형성할 때, 증착 공정의 온도가 약 700 ℃ 이하의 고온이어도 탄소함유막 패턴(230a)이 쉬링크(shrink) 되는 정도를 최소화시킬 수 있다.
즉, 탄소함유막 패턴(230a, 도 4 참조) 상에 실리콘 질화물을 포함하는 스페이서 마스크층(260, 도 5 참조)을 형성할 수 있으며, 스페이서(260a. 도 6 참조)를 식각 마스크로 사용하여 산화막을 포함하는 하드 마스크층(220)을 식각할 수 있다. 따라서, 하드 마스크층(220) 상에 폴리 실리콘층을 형성할 필요가 없으며, 이로 인하여 폴리 실리콘층에 대한 어닐(anneal) 공정, 평탄화 공정 및 세정 공정을 생략할 수 있다. 이로 인하여, 마스크층(폴리 실리콘층)의 수를 줄일 수 있으므로 공정을 단순화할 수 있고, 상기 폴리 실리콘층의 결정화(crystallization)에 따른 결함(defect)도 제거할 수 있으므로, 보다 정확한 미세 패턴을 형성할 수 있다.
도 3을 참조하면, 상기 탄소함유막(230) 상에 반사 방지층(240)을 형성한다.
이어서, 상기 반사 방지층(240) 상에 소정 피치(pitch, 2P)로 형성되는 복수의 포토레지스트 패턴(250)을 형성한다.
상기 반사 방지층(240)은 상기 포토레지스트 패턴(250)을 형성시, 반사 방지 역할을 하기 위한 것이다.
상기 반사 방지층(240)은 CVD (chemical vapor deposition) 또는 스핀 코팅에 의해 형성될 수 있으며, 유기물 또는 무기물을 포함할 수 있다. 예를 들면, 상기 반사 방지층(240)은 CVD로 형성된 SiON막, 또는 Si 및 C를 함유하는 스핀 코팅막으로 이루어질 수 있다.
상기 포토레지스트 패턴(250)은 포토 레지스트층을 형성하고 포토 리소그래피 공정을 통해 형성할 수 있다. 상기 포토 리소그래피 공정은 예를 들어 이머젼 리소그래피(immersion lithography) 기술 또는 EUV(Extreme ultraviolet) 리소그래피 기술을 사용할 수 있다. 이머젼 리소그래피 기술은 렌즈와 피노광체의 사이에 고굴절률의 유체를 채워서 개구수(numerical aperture, NA)를 증가시킴으로써 분해능을 개선시키는 기술이다.
상기 포토레지스트 패턴(250)의 폭(L1)은 도1b의 패턴(130)들 사이의 제2 간격(D2)에 대응될 수 있다. 또한, 상기 폭(L1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈(feature size)에 대응될 수 있다. 상기 폭(L1)은 예를 들어, 수 nm 내지 수십 nm일 수 있다. 인접한 포토레지스트 패턴(250) 사이의 이격 거리(S1)는 상기 포토레지스트 패턴(250)의 폭(L1)보다 클 수 있다. 예를 들어, 상기 이격 거리(S1)는 상기 포토레지스트 패턴(250)의 폭(L1)의 2.5 내지 3.5배의 길이일 수 있다. 상기 폭(L1)과 상기 이격 거리(S1)의 합은 형성하고자 하는 미세 패턴의 피치(P)의 2배에 해당하는 치수를 가질 수 있다.
도 3및 도 4를 함께 참조하면, 상기 포토레지스트 패턴(250)을 식각마스크로 하여 상기 반사 방지층(240) 및 탄소함유막(230)을 차례로 식각하여 복수의 반사 방지 패턴(240a) 및 복수의 탄소함유막 패턴(230a)을 형성한다. 그 후, 상기 포토레지스트 패턴(250) 및 상기 식각 공정에서 발생된 불필요한 물질들을 제거한다. 도 4에서는 상기 탄소함유막 패턴(230a) 상에 반사 방지 패턴(240a)이 남아 있는 것으로 도시되어 있으나, 상기 반사 방지 패턴(240a)은 제거될 수도 있다.
상기 식각 공정은 예를 들어, 건식 식각 또는 반응성 이온 식각법(Reactive Ion Etch, RIE)을 사용할 수 있다. 예를 들어, 상기 탄소함유막(230)을 식각하기 위하여 산소(O2) 및 아르곤(Ar)의 혼합 가스를 이용하는 플라즈마 식각 공정을 수행할 수 있다.
도 5를 참조하면, 상기 반사 방지 패턴(240a)의 노출된 표면, 탄소함유막 패턴(230a)의 측벽 및 하드 마스크층(220)의 노출된 표면을 덮는 스페이서 마스크층(260)을 형성한다.
상기 스페이서 마스크층(260)의 두께(t1)는 형성하고자 하는 패턴(130)(도 1b 참조)의 제2 폭(W2)에 따라 결정될 수 있다. 경우에 따라, 상기 스페이서 마스크층(260)의 두께(t1)는 상기 탄소함유막 패턴(230a)의 폭(L1)과 동일한 두께로 형성될 수 있다. 또는, 상기 스페이서 마스크층(260)의 두께(t1)는 상기 폭(L1)보다 작거나 크게 형성될 수 있다.
상기 스페이서 마스크층(260)은 하드 마스크층(220)에 대하여 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 상기 스페이서 마스크층(260)은 실리콘 질화물로 형성될 수 있다. 상기 실리콘 질화물로 이루어지는 스페이서 마스크층(260)을 형성하기 위하여, 실리콘 소오스 가스는 모노실란(Mono silane), 디클로로실란(dichlorosilane, DCS), 핵사클로로실란(hexachlorodisilane, HCS), 트리클로로실란(trichlorosilane, TCS), 비스 터셔리-부틸아미노 실란(bis(tertiary-butylamino)silane, BTBAS) 등이 사용될 수 있다. 상기 가스들은 단독으로 사용되거나, 또는 2 이상을 혼합하여 사용될 수 있다. 또한, 상기 질소 소오스 가스는 NH3가 사용될 수 있다. 즉, 상기 스페이서 마스크층(260)은 실리콘 소오스 가스 유입, 퍼지, 질소 소오스 가스 유입 및 퍼지로 이루어지는 싸이클을 반복하여 수행함으로써 형성될 수 있다. 상기와 같이, 상기 스페이서 마스크층(260)이 원자층 증착법(atomic layer deposition)에 의해 형성됨으로써, 스페이서 마스크층(260)을 형성할 때 상기 탄소함유막 패턴(230a)에 가해지는 스트레스를 감소시킬 수 있다. 이로 인해, 상기 스트레스에 의해 상기 탄소함유막 패턴(230a)이 기울어지는 문제를 감소시킬 수 있다.
또한, 상기 스페이서 마스크층(260)은 열적 원자층 증착법, 플라즈마 원자층 증착법 등을 통해 형성될 수 있다.
한편, 상기 스페이서 마스크층(260)의 증착 공정에서 증착 온도는 700℃ 이하일 수 있다.
도 5 및 도 6을 참조하면, 상기 탄소함유막 패턴(230a)의 상면 및 하드 마스크층(220)의 상면이 노출될 때까지 도 5에 도시된 상기 스페이서 마스크층(260)의 일부분을 제거하여, 상기 탄소함유막 패턴(230a)의 측벽들을 덮은 스페이서(260a)를 형성한다.
상기 스페이서(260a)는 후속의 공정에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용될 수 있다. 상기 탄소함유막 패턴(230a)의 폭(L1) 및 한쪽 측벽의 스페이서(260a)의 폭(t1)의 합은 형성하고자 하는 반도체 소자의 피치(P)에 해당하는 치수를 가질 수 있다.
상기 스페이서 마스크층(260)의 일부분을 제거하는 동안, 상기 반사 방지 패턴(240a)도 식각되어 제거될 수 있다. 다른 실시예에서, 상기 반사 방지패턴(240a)은 상기 탄소함유막 패턴(230a) 상에 잔류할 수도 있다.
상기 스페이서 마스크층(260)의 일부분을 제거하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스(x 및 y는 각각 1 내지 10의 정수) 또는 CHxFy 가스(x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 산소(O2) 및 아르곤(Ar) 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들어, C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들어, CHF3 또는 CH2F2를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 산소(O2) 가스는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 아르곤(Ar) 가스는 캐리어 가스로 이용되며, 또한 이온 충돌(ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 스페이서 마스크층(260)의 일부분을 제거하는데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 스페이서 마스크층(260)의 일부분을 제거하기 위하여 C4F6, CHF3, 산소(O2) 및 아르곤(Ar)의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
도 6 및 도 7을 함께 참조하면, 상기 탄소함유막 패턴(230a)을 제거한다. 상기 탄소함유막 패턴(230a)은 습식 식각을 이용하여 제거될 수 있다. 상기 탄소함유막 패턴(230a)이 먼저 제거되면서, 상호 인접한 2개의 스페이서(260a) 사이의 공간을 통해 하드 마스크층(220)이 노출된다. 이어서, 상기 스페이서(260a)를 식각 마스크로 이용하여 상기 하드 마스크층(220)을 식각하여, 상기 스페이서(260a) 하부를 제외한 영역의 하드 마스크층(220)이 모두 제거되고, 하드 마스크 패턴(220a)이 형성된다.
상기 하드 마스크층(220)의 제거 공정은 상기 스페이서(260a)의 식각이 억제되는 조건 하에서 수행할 수 있다.
상기 하드 마스크 층(220)을 제거하기 위하여, 건식 또는 습식 식각 공정을 이용한 이방성 식각 공정을 수행할 수 있다. 예를 들면, 건식 식각 공정으로 제거하기 위하여, 산소(O2) 및 아르곤(Ar)의 혼합 가스를 식각 가스로 이용할 수 있다. 일 예로서, O2: Ar의 부피비가 약 1 : 4 ～ 8로 되도록 산소(O2) 및 아르곤(Ar) 가스를 공급하면서, 약 1 ～ 30 mT의 압력 및 약 -10 ～ 40 ℃의 온도 하에서 수 초 내지 수 십 초 동안 플라즈마 방식으로 건식 식각 공정을 행할 수 있다.
도 8을 참조하면, 상기 스페이서(260a) 및 하드 마스크 패턴(220a)을 식각 마스크로 이용하여, 상기 피식각층(210)을 식각하여 복수의 미세 패턴(210a)을 형성할 수 있다. 상기 피식각층(210)을 식각하는 동안, 상기 스페이서(260a)도 식각되어 제거될 수 있다. 또한, 도 8에 도시된 바와 같이, 상기 하드 마스크 패턴(220a)은 상기 피식각층(210)이 식각되는 동안 노출 표면 중 일부가 소모되어 높이가 낮아질 수 있다.
도 9를 참조하면, 상기 하드 마스크 패턴(220a)을 제거하여, 기판(200) 상에 복수의 미세 패턴(210a)을 포함하는 반도체 소자를 형성할 수 있다.
도 10을 참조하면, 상기 하드 마스크 패턴(220a) 및 미세 패턴(210a)을 특정 영역에서 잘라내기 위한 트림(trim) 공정이 진행된다. 상기 트림 공정은, 라인 형태로 형성된 상기 스페이서(260a) 및 하드 마스크 패턴(220a)의 일부분 잘라내어 아일랜드(island) 패턴들(210b, 220a)을 형성하기 위한 공정이다.
상기 트림 공정은, 상기 하드 마스크 패턴(220a) 상에 별도의 마스크층(미도시)을 형성한 후, 포토 리소그래피를 통한 패터닝 및 식각 공정을 수행하여 이루어질 수 있다. 상기 마스크층은 예를 들어 SOH일 수 있다.
도 1b에 도시된 것과 같이, 제3 간격(D3)를 갖도록 이격된 패턴(130)들을 형성하기 위하여, 동일하게 제3 간격(D3)을 갖는 절단부(270C)들을 형성할 수 있다. 상기 절단부(270C)만을 오픈시키는 마스크층의 패터닝을 통해, 절단부(270C) 영역에 형성되어 있었던 하드 마스크 패턴(220a) 및 미세 패턴(210a)을 제거할 수 있다.
상기 하드 마스크 패턴(220a) 및 미세 패턴(210a)을 제거하기 위하여, 예를 들어 건식 또는 습식 식각 공정을 이용할 수 있다. 상기 식각 공정은 단일 공정으로 하드 마스크 패턴(220a) 및 미세 패턴(210a)에 대하여 동시에 수행될 수도 있다. 또는, 하드 마스크 패턴(220a) 및 미세 패턴(210a) 각각에 대하여 순차적으로 수행될 수도 있다.
또한, 도 3 및 도 4에서는 포토 레지스트 패턴(250)을 이용하여 탄소함유막 패턴(230a)을 형성하는 방법을 도시하였으나, 도 3 내지 도 8을 참조하여 설명한 미세패턴 형성방법에 의하여, 탄소함유막 패턴(230a)을 형성하고, 다시 도 5 내지 도 8에서 설명한 방법을 반복 적용하여 소정의 피치(pitch, P/2)를 갖는 미세 패턴을 형성할 수 있다. 즉, 쿼트로폴 패터닝(quadruple patterning) 공정을 적용하여, 더블 패터닝(double patterning) 공정에 의한 패턴보다도 배가된 미세 패턴을 형성할 수 있다. 상기 쿼트로폴 패터닝 공정이라 함은 상기 더블 패터닝 공정을 한번 더 반복하여 미세 패턴을 형성하는 공정을 의미한다.
도 10 및 도 11을 함께 참조하면, 제2 아일랜드 패턴(220b) 및 하드 마스크 아일랜드 패턴(210b)을 식각 마스크로 이용하여 기판(200)을 일부 제거하여 기판 패턴(200a)을 형성한다. 상기 식각 공정 중에 상기 제2 아일랜드 패턴(220b)도 식각되어 제거될 수 있다. 상기 기판 패턴(200a)은 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성될 수 있다.
다음으로, 상기 하드 마스크 아일랜드 패턴(210b)을 제거하여 최종적인 기판 패턴(200a)을 형성할 수 있다.
도 2 내지 도 11을 참조하여 설명한 본 발명의 실시예에 따른 미세 패턴 형성 방법에 의하면, 탄소함유막 패턴(230a)의 측벽들에 형성되는 스페이서(260a)를 식각 마스크로 이용하는 더블 패터닝(double patterning) 공정에 의해 패턴 밀도를 배가시켜 협폭(narrow width)의 기판 패턴(200a)을 형성하는 것이 가능하다. 이 과정에서, 상기 탄소함유막 패턴(230a)의 스페이서(260a)를 형성하는데 있어 산화막 대신에 질화막을 선택할 수 있다. 따라서 추가의 마스크층(예를 들어, 폴리 실리콘층)을 필요로 하지 않으므로 공정을 단순화시킬 수 있으며, 추가의 마스크층에 행해졌던 어닐공정, 평탄화 공정 및 세정공정이 생략되므로, 공정 비용의 감소는 물론 보다 더 정확한 미세 패턴을 형성할 수 있다.
또한, 트림 공정 이후에, 기판(200)의 패터닝을 위한 한번의 식각 공정만이 수행되므로, 아일랜드 패턴의 코너 라운딩(corne r rounding)과 같은 패턴 마모(erosion)가 발생하지 않을 수 있다. 또한, 기판(200)의 패터닝 직전 공정 단계에서 트림이 이루어지므로, 아일랜드 패턴으로 인한 로딩 효과(loading effect)의 발생을 감소시킬 수 있다. 로딩 효과는 일반적으로 식각 대상층과 반응하는 식각제의 불균일에 의하여 식각 대상층에서의 식각 속도가 불균일해지는 현상을 말한다. 본 발명에 따르면 이와 같은 로딩 효과에 의해 패턴에 경사가 발생하는 현상를 감소시킬 수 있으며, 균일한 선 폭을 가지는 패턴을 구현할 수 있다.
도 12는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 적용한 반도체 소자의 일 실시예를 도시하는 사시도이다.
도 12를 참조하면, 반도체 소자(3)의 활성 영역 패턴(300a)이 도시된다. 도 2 내지 도 11을 참조하여 상술한 패턴 형성 방법에 의하여, 상기 활성 영역 패턴(300a)이 형성될 수 있다. 상기 활성 영역 패턴(300a)은 복수 개의 아일랜드 패턴으로 구성될 수 있다. 트랜치(300T)들이 상기 활성 영역 패턴(300a)들 사이에 형성되며, 후속의 공정을 통해 트랜치(300T) 내부에 절연 물질을 증착하여 소자 분리막을 형성할 수 있다.
본 발명의 패턴 형성 방법에 따르면, 상술한 바와 같이 트림 공정 이후에 활성 영역을 형성하기 위한 식각 공정이 수행되므로, 코너 라운딩 및 로딩 효과를 방지할 수 있어 균일한 선폭을 가지는 활성 영역을 형성할 수 있다. 상기 반도체 소자(3)가 예를 들어, DRAM 소자인 경우, 상기 활성 영역 패턴(300a)들 상에 비트 라인 콘택이 형성될 수 있다. 이 경우, 활성 영역의 선 폭 감소 또는 코너 라운딩이 감소되므로, 상기 비트 라인 콘택이 활성 영역과 접촉하는 면적이 감소하지 않을 수 있다. 따라서 접촉 면적 감소로 인한 상기 비트 라인 콘택의 저항 상승을 방지할 수 있다.
본 발명의 패턴 형성 방법에 따르면, 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 활성 영역 패턴(300a)들을 형성하는 것이 가능하다. 따라서, 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 활성 영역을 용이하게 구현할 수 있다.
또한 본 발명에서는, 한번의 포토 리소그래피 공정을 통해 미세 패터닝이 가능하므로, 두 번의 노광 공정에 의한 오정렬(mis-align)로 인한 불량 및 패턴 폭의 편차 발생을 방지할 수 있다.
도 13은 본 발명의 패턴 형성 방법을 적용한 반도체 소자의 다른 실시예를 도시하는 사시도이다.
도 13을 참조하면, 반도체 소자(4)는 기판(400) 상에 형성된 게이트 절연층(410a) 및 게이트 전극이 연결된 워드 라인들(410b)을 포함한다. 상기 게이트 절연층(410a) 및 워드 라인들(410b)은 도 2 내지 도 11을 참조하여 상술한 반도체 소자의 미세 패턴 형성 방법을 이용하여 형성할 수 있다. 즉, 게이트 절연층(410a) 및 워드 라인(410b)의 적층 구조를 식각 대상층으로 하여 패턴을 형성할 수 있다. 상기 상기 게이트 절연층(410a) 및 워드 라인들(410b)은 도 10에 도시된 복수의 미세 패턴들(210a)과 대응될 수 있다.
상기 기판(400)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 또한, 상기 기판(400)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 기판(400)은 예를 들면, SOI(Silicon On Insulator) 기판, 갈륨-비소 기판 등으로 이루어질 수 있다.
상기 게이트 절연층(410a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 워드 라인(410b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 워드 라인(410b)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄 질화물(HfN) 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 다른 실시예에서, 상기 워드 라인들(410b)은 상기 게이트 절연층(410a) 상에 형성된 전하 저장층(미도시)을 더 포함할 수 있다.
상기 반도체 소자(4)는 DRAM(dynamic random access memory) 소자, 상전이 메모리(phase-change random access memory, PRAM) 소자 및 플래시(flash) 메모리 소자와 같은 메모리 소자일 수 있다.
본 발명에 따르면, 반도체 소자(4)의 워드 라인들(410b)을 수십 나노 미터, 예를 들어 30 nm 이하의 미세 라인 형태로 형성할 수 있다. 또한, 마스크층의 수를 최소화할 수 있어 공정을 단순화할 수 있다.
도 14는 본 발명의 패턴 형성 방법을 적용한 반도체 소자의 또 다른 실시예를 도시하는 사시도이다.
도 14를 참조하면, 반도체 소자(5)는 소정의 단위 소자들, 예를 들면 복수의 워드 라인 및 이들을 덮는 층간 절연막이 형성되어 있는 기판(500) 및 비트 라인들(510)을 포함한다.
상기 기판(500)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 또한, 상기 기판(500)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 기판(500)은 예를 들면, SOI(Silicon On Insulator) 기판, 갈륨-비소 기판 등으로 이루어질 수 있다.
상기 비트 라인들(510)은 확산 방지층(510a) 및 도전층(510b)을 포함할 수 있다. 상기 비트 라인들(510)의 사이에는 식각 정지층(570) 및 상기 식각 정지층(570) 상의 절연층(580)이 형성될 수 있다.
상기 비트 라인들(510)은, 도 2 내지 도 11을 참조하여 상술한 반도체 소자의 미세 패턴 형성 방법을 이용하여 형성할 수 있다. 즉, 상기 식각 정지층(570) 및 절연층(580)의 적층 구조를 식각 대상층으로 하여 패터닝 한 후, 확산 방지층(510a) 및 도전층(510b) 적층하여 형성할 수 있다.
상기 식각 정지층(570)은 예를 들어, 실리콘 질화막으로 이루어지고, 상기 절연층(580)은 예를 들어, 산화막으로 이루어질 수 있다.
상기 확산 방지층(510a)은 상기 도전층(510b)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 확산 방지층(510a)은 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 상기 확산 방지층(510a)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 또는 이들의 조합으로 이루어질 수 있다. 상기 확산 방지층(510a)은 CVD 공정 또는 스퍼터링 (sputtering) 공정을 이용하여 형성될 수 있다. 다른 실시예에서, 상기 확산 방지층(510a)은 생략될 수도 있다.
상기 도전층(510b)은 예를 들면 구리(Cu), 텅스텐(W) 및 알루미늄(Al)으로 확산 방지층(510a)이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 상기 도전층(510b)을 형성하기 위하여 물리 기상 증착법(Physical Vapor Deposition, PVD) 공정 또는 전해 도금 공정을 이용할 수 있다.
상기 확산 방지층(510a) 및 도전층(510b)을 적층 후, 일부를 제거하여 평탄화하기 위하여 화학적 기계적 연마법(Chemical Mechanical Polishing, CMP) 공정을 이용할 수 있다. 이와 같이, 상기 비트 라인(510)은 다마신(damascene) 공정에 의해 형성될 수 있다. 본 발명에 따르면, 패턴 밀도가 배가된 미세한 사이즈의 비트 라인(510)을 형성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드를 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(820)는 셀 어레이 영역이 본 발명에 의한 패턴 형성 방법을 적용하여 형성될 수 있다.
이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드(multi media card: MMC) 또는 보안 디지털 카드(secure digital card: SD)를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 메모리 칩(920)은 본 발명에 의한 패턴 형성 방법을 적용하여 형성된 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1a, 1b, 3, 4, 5: 반도체 소자 110, 130: 패턴 200, 400, 500: 기판
200a: 기판 패턴 210: 피식각층 210a: 미세 패턴
220: 하드 마스크층 220a: 하드 마스크 패턴 230: 탄소함유막
230a: 탄소함유막 패턴 240: 반사 방지층 240a: 반사 방지 패턴
250: 포토 레지스터 패턴 260: 스페이서 마스크층 260a: 스페이서
210b: 하드 마스크 아일랜드 패턴 220b: 제2 아일랜드 패턴
270C: 절단부 300a: 활성 영역 패턴 300T: 트랜치 410a: 게이트 절연층 410b: 워드 라인 510: 비트 라인 510a: 확산 방지층 510b: 도전층 570: 식각 정지층
580: 절연층

Claims (10)

  1. 피식각층 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 탄소함유막을 형성하는 단계;
    상기 탄소함유막을 식각하여 탄소함유막 패턴을 형성하는 단계;
    상기 탄소함유막 패턴의 양 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 이용하여, 상기 하드 마스크층을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계;
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1 항에 있어서,
    상기 탄소함유막을 형성하는 단계는,
    상기 하드마스크층 상에 유기 화합물층을 형성 후, 400℃ 이하의 온도 하에서 90초 내지 180 초 동안 1차 베이크 공정을 진행하고, 700℃ 이하의 온도 하에서 2 시간 내지 4 시간 동안 제2 차 베이크 공정을 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1 항에 있어서,
    상기 하드 마스크층은,
    열산화막, CVD 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1 항에 있어서,
    상기 스페이서는,
    실리콘 질화물인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 탄소함유막 패턴의 노출 표면들 및 상기 하드 마스크층의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계; 및
    상기 탄소함유막 패턴의 상면 및 상기 하드 마스크층의 상면이 노출되고, 상기 탄소함유막 패턴의 측벽에 상기 스페이서가 남도록 상기 스페이서 마스크층의 일부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제5 항에 있어서,
    스페이서 마스크층을 형성하는 단계는,
    원자층 증착법(atomic layer deposition)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제1 항에 있어서,
    상기 탄소함유막 패턴, 상기 스페이서 및 상기 하드 마스크 패턴은 라인 형태인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제7 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계 이후에,
    아일랜드 패턴이 형성되도록, 상기 하드 마스크 패턴의 일부를 트리밍(trimming)하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제8 항에 있어서,
    상기 트리밍하는 단계는,
    라인 형태의 상기 하드 마스크 패턴 상에 식각 마스크층을 형성하는 단계;
    상기 식각 마스크층에 상기 하드 마스크 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부에 의하여 노출된 상기 하드 마스크 패턴을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제1 항에 있어서,
    상기 탄소함유막을 형성하는 단계 이후에,
    상기 탄소함유막 상에 반사 방지층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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