TWI754408B - 半導體記憶體結構的形成方法 - Google Patents

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Abstract

半導體記憶體結構的形成方法包含依序形成主動層、硬遮罩層、以及核心層於基底之上、以及蝕刻核心層以形成核心圖案。核心圖案包含第一長條、第二長條、以及抵接第一長條和第二長條的複數個支撐部件。此方法還包含形成間隔物層於核心圖案旁邊、移除核心圖案、形成光阻圖案於間隔物層上方、使用光阻圖案和間隔物層，蝕刻硬遮罩層以形成硬遮罩圖案、以及將硬遮罩圖案轉移至主動層以形成閘極堆疊。

Description

半導體記憶體結構的形成方法
本發明實施例是關於一種半導體記憶體結構的形成方法，且特別是有關於快閃記憶體的形成方法。
為了增加快閃記憶體裝置內的元件密度以及改善其整體表現，目前快閃記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當最小元件(例如接觸件)的尺寸持續縮小時，許多挑戰隨之而生。因此，業界仍需要改進快閃記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。
本發明實施例提供半導體記憶體結構的形成方法，此方法包含依序形成主動層、硬遮罩層、以及核心層於基底之上、以及蝕刻核心層以形成核心圖案。核心圖案包含第一長條、第二長條、以及抵接第一長條和第二長條的複數個支撐部件。此方法還包含形成間隔物層於核心圖案旁邊、移除核心圖案、形成光阻圖案於 間隔物層上方、使用光阻圖案和間隔物層，蝕刻硬遮罩層以形成硬遮罩圖案、以及將硬遮罩圖案轉移至主動層以形成閘極堆疊。
本發明實施例提供半導體記憶體結構的形成方法，此方法包含依序形成主動層、硬遮罩層、以及核心層於基底之上、以及形成第一光阻圖案和第二光阻圖案於核心層之上。第二光阻圖案包含第一長條、第二長條、以及自第一長條延伸至第二長條的複數個連接部件。此方法還包含將第一光阻圖案和第二光阻圖案轉移至核心層，以分別形成第一核心圖案和第二核心圖案、形成一對第一間隔物於第一核心圖案兩側、以及一對第二間隔物於第二核心圖案兩側、移除第一核心圖案和第二核心圖案、形成第三光阻圖案於第二間隔物之上、以及使用第三光阻圖案、第一間隔物、和第二間隔物，蝕刻硬遮罩層和主動層。
50:記憶體晶胞預定區
60:選擇電晶體預定區
100:半導體記憶體結構
102:半導體基底
103:穿隧氧化物
104:第一多晶矽層
105:第二多晶矽層
106:閘極介電層
107:第三多晶矽層
108:第四多晶矽層
110:主動層
115:閘極堆疊
116:閘極堆疊
120:介電硬遮罩層
120’:圖案化介電硬遮罩層
125:硬遮罩圖案
126:硬遮罩圖案
130:半導體硬遮罩層
130’:圖案化半導體硬遮罩層
135:硬遮罩圖案
136:硬遮罩圖案
140:核心層
140’:圖案化核心層
145:第一核心圖案
146:第二核心圖案
1471:長條
1472:長條
148:支撐部件
1481:支撐部
1482:支撐部
149:開口
150:抗反射層
150’:圖案化抗反射層
160:圖案化光阻層
165:第一光阻圖案
166:第二光阻圖案
1671:長條
1672:長條
168:連接部件
169:開口
170:順應層
170’:間隔物層
175:第一間隔物
1761:第二間隔物
1762:第二間隔物
177:第三間隔物
180:填充層
180’:填充層
182:抗反射層
190:圖案化光阻層
192:光阻圖案
192A:側壁
192B:側壁
200:半導體記憶體結構
202:缺口
300:半導體記憶體結構
302:開口
A1:第一方向
A2:第二方向
D1:寬度
D2:寬度
D3:長度
D4:寬度
D5:寬度
D6:寬度
D7:寬度
D8:寬度
D9:距離
D10:距離
E1:延伸線
E2:延伸線
為了讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下：
第1A至1I圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
第1A-1至1I-1圖是根據本發明的一些實施例，分別繪示第1A-1I圖之半導體記憶體結構的平面示意圖。
第2A至2C圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
第2A-1圖是根據本發明的一些實施例，繪示第2A圖之半導體記憶體結構的平面示意圖。
第3A和3B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
第3B-1圖是根據本發明的一些實施例，繪示第3B圖之半導體記憶體結構的平面示意圖。
第4A-1至4C-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的平面示意圖。
以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。
第1A至1I圖和第1A-1至1I-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的示意圖，其中第1A-1I圖分別是沿著第1A-1至1I-1圖之平面示意圖中的線I-I擷取的剖面示意圖。
第1A圖繪示半導體記憶體結構100的剖面示意圖，半導體記憶體結構100包含記憶體晶胞預定區50及鄰近記憶體晶胞預定區50的選擇電晶體預定區60，記憶體晶胞及其字元線將形成於 記憶體晶胞預定區50中，而選擇電晶體(例如，位元線選擇電晶體或源極線選擇電晶體)將形成於選擇電晶體預定區60中。儘管第1A圖顯示了一個記憶體晶胞預定區50和與其相鄰的一個選擇電晶體預定區60，然而一個記憶體晶胞預定區50可設置於兩個選擇電晶體預定區60之間。在一些實施例中，選擇電晶體預定區60靠近記憶體晶胞預定區50的部分是圖案密集(pattern-dense)區，而選擇電晶體預定區60遠離記憶體晶胞預定區50的部分是圖案稀疏(pattern-sparse)區。
半導體記憶體結構100的形成包括提供半導體基底102。在一些實施例中，半導體基底102可以是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。
形成主動層110於半導體基底102之上。根據一些實施例，主動層110是多層堆疊，其包含依序形成於半導體基底102之上的穿隧氧化物(tunneling oxide)層103、第一多晶矽層104、第二多晶矽層105、閘極介電層106、第三多晶矽層107、以及第四多晶矽層108。穿隧氧化物層103可由氧化矽形成。第一多晶矽層104及第二多晶矽層105可以摻雜的，並且用以形成記憶體晶胞的浮置閘極。閘極介電層106可以是包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)的三層結構。第三多晶矽層107及第 四多晶矽層108可以摻雜的，並且用以形成記憶體晶胞的控制閘極，且可兼作為字元線。
形成介電硬遮罩層120於主動層110之上。在一些實施例中，介電硬遮罩層120由介電材料形成，例如，氧化矽(silicon oxide，SiO)、氮氧化矽(silicon oxynitride，SiON)、氮化矽(silicon nitride，SiN)、及/或其他適合的介電材料。在一實施例中，介電硬遮罩層120由四乙氧基矽烷(tetraethyl orthosilicate，TEOS)氧化物形成。
形成半導體硬遮罩層130於介電硬遮罩層120之上。在一些實施例中，半導體硬遮罩層130由半導體材料形成，例如，多晶矽。
形成核心層140於半導體硬遮罩層130之上。在一些實施例中，核心層140由富碳材料形成，例如，碳層或旋塗碳(spin-on coating，SOC)。
形成抗反射層150於核心層140之上。在一些實施例中，抗反射層150由富矽材料形成，例如，氮氧化矽(SiON)。
使用微影製程形成圖案化光阻層160於抗反射層150之上，如第1A和1A-1圖所示。圖案化光阻層160包含設置於記憶體晶胞預定區50的複數個第一光阻圖案165、以及設置於選擇電晶體預定區60的第二光阻圖案166。
這些第一光阻圖案165是在第一方向A1上平行排列並且沿著第二方向A2延伸的長條，如第1A-1圖所示。第一方向A1 和第二方向A2是水平方向，並且第一方向A1大致垂直於第二方向A2。第一光阻圖案165在一個記憶體晶胞預定區50中的數目可以在約6至約10個，例如8個。
第二光阻圖案166具有鐵軌形輪廓。具體而言，第二光阻圖案166包含長條1671、長條1672、以及介於長條1671與長條1672之間的複數個連接部件168，如第1A-1圖所示。長條1671比長條1672靠近記憶體晶胞預定區50。長條1671和長條1672在第一方向A1上平行排列，並且沿著第二方向A2延伸。這些連接部件168在第二方向A2上平行排列，並且沿著第一方向A1延伸。連接部件168自長條1671連續地延伸至長條1672，以連接長條1671與長條1672。長條1671、長條1672、與連接部件168界定出複數個開口169，開口169暴露出抗反射層150。連接部件168在一個選擇電晶體預定區60的數目可取決於長條1671和長條1672的長度，例如約5至約1000個。
在一些實施例中，第二光阻圖案166的長條1671和長條1672沿著第一方向A1具有寬度D1，第一光阻圖案165沿著第一方向A1具有寬度D2，寬度D1對寬度D2的比值為約0.8至約1.0。若寬度D1對寬度D2的比值太小，則增加後續形成於選擇電晶體預定區60的核心圖案倒塌的風險。若寬度D1對寬度D2的比值太大，則無法增加後續形成選擇閘極圖案的微影製程的疊對容許度(overlay window)。
在一些實施例中，開口169沿著第二方向A2具有長度D3(即，相鄰的連接部件168之間的距離)，並且沿著第一方向A1具有寬度D4(即，長條1671與長條1672之間的距離)，長度D3對寬度D4的比值為約1.0至約4.0。
使用圖案化光阻層160，對半導體記憶體結構100進行蝕刻製程，以依序蝕刻移除抗反射層150和核心層140未被圖案化光阻層160覆蓋的部分，直到暴露出半導體硬遮罩層130的上表面，如第1B和1B-1圖所示。在一些實施例中，蝕刻製程是乾蝕刻。圖案化光阻層160可以在蝕刻製程中被完全消耗，或是透過額外的灰化製程移除。
蝕刻製程之後的抗反射層150和核心層140分別標示為圖案化反射層150’和圖案化核心層140’。圖案化光阻層160的光阻圖案165和166轉移至核心層140，使得核心層140形成對應於第一光阻圖案165的複數個第一核心圖案145、以及對應於第二光阻圖案166的第二核心圖案146。根據一些實施例，在蝕刻製程之後，可對圖案化核心層140’進行修整製程，從而降低形成於半導體記憶體結構100表面上的缺陷。修整製程可以是例如使用O2的蝕刻製程。
這些第一核心圖案145是在第一方向A1上平行排列並且沿著第二方向A2延伸的長條。第二核心圖案146包含長條1471、長條1472、以及介於長條1471與長條1472之間的複數個支撐部件148。長條1471比長條1472靠近記憶體晶胞預定區50。長條1471和長條1472在第一方向A1上平行排列，並且沿著第二方向A2 延伸。這些支撐部件148在第二方向A2上平行排列，並且沿著第一方向A1延伸。支撐部件148抵接長條1471與長條1472，並且自長條1471連續地延伸至長條1472。長條1471、長條1472、與支撐部件148界定出複數個開口149，開口149暴露出半導體硬遮罩層130。
抵接長條1471和1472的多個支撐部件148配置以支撐長條1471與長條1472，從而防止長條1471與長條1472倒塌。由於蝕刻製程在圖案稀疏區中產生較大的蝕刻量，在沒有形成支撐部件148的情況下，形成於選擇電晶體預定區中的核心圖案的寬度需要比形成於記憶體晶胞預定區中的核心圖案的寬度大，以避免在例如修整製程期間或之後，選擇電晶體預定區中的核心圖案發生倒塌。由此，形成於選擇電晶體預定區60中的第二核心圖案146的長條1471與長條1472可形成具有與形成於記憶體晶胞預定區50中的第一核心圖案145相同的寬度，或者是比第一核心圖案145更窄的寬度，這可增加後續形成選擇閘極圖案的微影製程的疊對容許度。
在一些實施例中，第二核心圖案146的長條1471與長條1472沿著第一方向A1具有寬度D5，第一核心圖案145沿著第一方向A1具有寬度D6，寬度D5對寬度D6的比值為約0.8至約1.0。若寬度D5對寬度D6的比值太小，則增加核心圖案146倒塌的風險。若寬度D5對寬度D6的比值太大，則無法增加後續形成選擇閘極圖案的微影製程的疊對容許度。此外，在一些實施例中，由於蝕刻負載效應(loading effect)，靠近圖案稀疏區的長條1472的寬度D5可能會小於位於圖案密集區的長條1471的寬度D5。
形成順應層170沿著半導體硬遮罩層130的上表面、圖案化核心層140’的側壁、圖案化抗反射層150’的側壁及上表面，如第1C和1C-1圖所示。順應層170過量填充開口149。在一些實施例中，順應層170由介電材料形成，例如，氧化矽、氮氧化矽、氮化矽、及/或其他適合的介電材料。
對半導體記憶體結構100進行蝕刻製程。蝕刻製程移除順應層170沿著半導體硬遮罩層130的上表面及圖案化抗反射層150’上表面的部分，從而形成間隔物層170’於圖案化核心層140’旁邊，如第1D和1D-1圖所示。在一些實施例中，蝕刻製程是乾蝕刻。圖案化抗反射層150’可以在蝕刻製程中被完全消耗，或是透過額外的蝕刻製程移除。
間隔物層170’包含設置於第一核心圖案145兩側的多對第一間隔物175、設置於第二核心圖案146兩側的一對第二間隔物176、以及填充開口149的複數個第三間隔物177。沿著長條1471形成的第二間隔物層以符號1761表示，而沿著長條1472形成的第二間隔物層以符號1762表示。根據一些實施例，由於蝕刻製程的特性，第一間隔物175和第二間隔物176具有向上漸減的寬度。
第一間隔物175在第一方向A1上平行排列，並且沿著第二方向A2延伸。第二間隔物1761和1762在第一方向A1上平行排列，並且沿著第二方向A2延伸。第三間隔物層177彼此被支撐部件148隔開，並且在第二方向A2上排列。
在一些實施例中，第一間隔物175和第二間隔物1761和1762具有寬度D7，第三間隔物層177具有寬度D8。在一些實施例中，寬度D7對寬度D8的比值範圍在約0.1約1.0。
移除圖案化核心層140’直到暴露出半導體硬遮罩層130，如第1E和1E-1圖所示。在一些實施例中，蝕刻製程是乾蝕刻。由於長條1471/1472形成具有較窄的寬度，第二間隔物1761/1762與第三間隔物177之間的距離D9(即，第二核心圖案1471/147的寬度D5)等於或小於第一間隔物175之間的距離D10(即，第一核心圖案145的寬度D6)，這可增加後續形成選擇閘極圖案的微影製程的疊對容許度。在一些實施例中，距離D9對距離D10的比值範圍在約0.8至約1.0。若距離D9對距離D10的比值太大，則無法增加後續形成選擇閘極圖案的微影製程的疊對容許度。
依序形成填充層180、抗反射層182、以及圖案化光阻層190於半導體記憶體結構100之上，如第1F和1F-1圖所示。填充層180覆蓋間隔物層170’，並且填充移除圖案化核心層140’所形成的間隙。在一些實施例中，填充層180由富碳材料形成，例如，旋塗碳(SOC)或碳層。在一些實施例中，抗反射層182由富矽材料形成，例如，氮氧化矽(SiON)。
圖案化光阻層190包含設置於選擇電晶體預定區60中的光阻圖案192。光阻圖案192設置於第二間隔物1761和1762以及第三間隔物177的正上方，且將其覆蓋。在一些實施例中，光阻圖案192在圖案密集區處的側壁(邊緣)192A的延伸線E1-E1對準 (例如，通過)第二間隔物1761。也就是說，在第1F-1圖的平面圖中，光阻圖案192的側壁192A位於第二間隔物1761的區域內。在一些實施例中，光阻圖案192在圖案稀疏區處的另一側壁(邊緣)192B的延伸線E2-E2對準(例如，通過)第二間隔物1762。也就是說，在第1F-1圖的平面圖中，光阻圖案192的側壁192B位於第二間隔物1762的區域內。
透過形成第二核心圖案146的支撐部件148(第1B-1圖)，使第二核心圖案146的長條1471與長條1472能形成具有較窄的寬度D5，從而降低第二間隔物1761/1762與第三間隔物177之間的距離D9(第1E-1圖)。由此，第二核心圖案146(包含第二間隔物1761/1762與第三間隔物177)在選擇電晶體預定區60中的覆蓋率(即，面積佔比)得以提高，這降低了光阻圖案192與第二間隔物1761/1762的錯位的可能性，例如，光阻圖案192側壁192A(或192B)的延伸線E1-E1(或E2-E2)未通過第二間隔物1761(或1762)。若光阻圖案192與第二間隔物1761/1762錯位，可能會造成後續形成的選擇閘極遭遇圖案失效(pattern fail)問題。
因此，本發明實施例利用形成第二核心圖案146的支撐部件148來增加形成圖案化光阻層190的微影製程的疊對容許度。微影製程疊對的規格/管制限制(specification/control limit)得以舒緩，進而降低生產成本且提高產品良率。
使用圖案化光阻層190以及間隔物層170’，對半導體記憶體結構100進行蝕刻製程，以依序蝕刻移除抗反射層182、填充 層180、以及半導體硬遮罩層130未被圖案化光阻層190與間隔物層170’覆蓋的部分，直到暴露出介電硬遮罩層120的上表面，如第1G和1G-1圖所示。在一些實施例中，蝕刻製程是乾蝕刻。蝕刻製程之後的半導體硬遮罩層130標示為圖案化半導體硬遮罩層130’。第一間隔物175的圖案轉移至半導體硬遮罩層130，以形成硬遮罩圖案135，圖案化光阻層190的光阻圖案192與第二間隔物1761/1762的圖案共同轉移至半導體硬遮罩層130，以形成硬遮罩圖案136。圖案化光阻層190和抗反射層182也可在蝕刻製程中被完全消耗，或是透過額外的製程移除。填充層180的剩餘部分標示為填充層180’。此外，未被光阻圖案192覆蓋的第一間隔物175在蝕刻製程中可能會被部分消耗。
使用圖案化半導體硬遮罩層130’，對半導體記憶體結構100進行蝕刻製程，以蝕刻介電硬遮罩層120未被圖案化半導體硬遮罩層130’覆蓋的部分，直到暴露出主動層110的上表面，如第1H和1H-1圖所示。在一些實施例中，蝕刻製程是乾蝕刻。蝕刻製程之後的介電硬遮罩層120標示為圖案化介電硬遮罩層120’。圖案化半導體硬遮罩層130’的硬遮罩圖案135和136轉移至介電硬遮罩層120，使得介電硬遮罩層120分別形成硬遮罩圖案125和126。填充層180’以及間隔物層170’也可在蝕刻製程中被移除，或者可透過額外蝕刻製程移除。
使用圖案化介電硬遮罩層120’，對半導體記憶體結構100進行蝕刻製程，以蝕刻主動層110未被圖案化介電硬遮罩層 120’覆蓋的部分，直到暴露出穿隧氧化物層103，如第1I圖所示。蝕刻製程包含針對各種材料層的多道蝕刻步驟。蝕刻製程之後的介電硬遮罩層120標示為介電硬遮罩層120’。圖案化介電硬遮罩層120’的硬遮罩圖案125和硬遮罩圖案126轉移至主動層110，使得主動層110分別形成閘極堆疊115於記憶體晶胞預定區50中、以及閘極堆疊116於選擇電晶體預定區60中。在一些實施例中，可形成額外的部件(例如，源極/汲極區)於半導體記憶體結構100之上，以製得半導體記憶體裝置，例如反及型快閃記憶體(NAND flash memory)。
閘極堆疊115用於形成快閃記憶體裝置的記憶體晶胞，其中，第一多晶矽層104和第二多晶矽層105配置為記憶體晶胞的浮置閘極；第三多晶矽層107和第四多晶矽層108配置為記憶體晶胞的控制閘極，並且兼作為記憶體晶胞的字元線。閘極堆疊116用於形成選擇電晶體。
本發明實施例利用形成第二核心圖案146的支撐部件148來增加形成圖案化光阻層190的微影製程的疊對容許度。因此，可舒緩微影製程疊對的規格/管制限制，進而降低生產成本且提高產品良率。
第2A至2C和2A-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構200在不同階段的示意圖，其中第2A圖是沿著第2A-1圖之平面示意圖中的線I-I擷取的剖面示意圖。相同於前述第1A至1I圖的實施例的部件係使用相同的標號並省略其說 明。第2A至2C圖的半導體記憶體結構200與第1A至1I圖的半導體記憶體結構100大致相似，除了光阻圖案192與第二間隔物1761/1762的錯位。
接續第1E圖，依序形成填充層180、抗反射層182、以及圖案化光阻層190於半導體記憶體結構200之上，如第2A和2A-1圖所示。圖案化光阻層190包含設置於選擇電晶體預定區60中的光阻圖案192。光阻圖案192覆蓋第二間隔物1761，但未覆蓋第二間隔物1762。在一些實施例中，光阻圖案192的側壁192A的延伸線E1-E1未通過第二間隔物1761。也就是說，在第2A-1圖的平面圖中，光阻圖案192的側壁192A位於第二間隔物1761的區域外。在一些實施例中，光阻圖案192的另一側壁192B的延伸線E2-E2未通過第二間隔物1762。也就是說，在第2A-1圖的平面圖中，光阻圖案192的側壁192B位於第二間隔物1762的區域外。
對半導體記憶體結構200進行前述第1G圖所述之步驟，從而形成圖案化半導體硬遮罩層130’，如第2B圖所示。由於光阻圖案192未覆蓋第二間隔物1762，在填充層180’與第二間隔物1762之間，形成缺口202於硬遮罩圖案136的上表面處。根據本發明實施例，透過形成第二核心圖案146的支撐部件148(第1B-1圖)，使第二核心圖案146的長條1471與長條1472能形成具有較窄的寬度D5，從而降低第二間隔物1761與第三間隔物177之間的距離D9(第1E-1圖)。由此，形成於硬遮罩圖案136的上表面處的缺口202也可具有較小的尺寸。
對半導體記憶體結構200進行前述第1H圖所述之蝕刻製程，從而形成圖案化介電硬遮罩層120’，如第2C圖所示。因為較小的尺寸的缺口202，降低蝕刻製程將缺口202延伸至遮罩圖案126的可能性。若缺口延伸至介電硬遮罩層的遮罩圖案，可能會造成後續形成的選擇閘極遭遇圖案失效(pattern fail)問題。因此，微影製程疊對的規格/管制限制得以舒緩，進而降低生產成本且提高產品良率。
第3A和3B以及3B-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構300在不同階段的示意圖，其中第3B圖是沿著第3B-1圖之平面示意圖中的線I-I擷取的剖面示意圖。相同於前述第1A至1I圖的實施例的部件係使用相同的標號並省略其說明。第3A和3B圖的半導體記憶體結構300與第1A至1I圖的半導體記憶體結構100大致相似，除了第三間隔物177。
接續第1B圖，形成順應層170於半導體記憶體結構300之上，如第3A圖所示。順應層170形成於開口149的側壁和底面，以部分填充開口149。
對半導體記憶體結構300進行前述第1D和1E圖所述之步驟，從而形成間隔物層170’並移除圖案化核心層140’，如第3B和3B-1圖所示。根據一些實施例，間隔物層170’包含第二間隔物1761和1762、以及部分填充開口149的複數個第三間隔物177。由於順應層170形成於開口149底面的部分被移除，第三間隔物177具 有暴露出半導體硬遮罩層130的開口302。由此，在第3B-1圖的平面圖中，第三間隔物177呈封閉環形輪廓。
第4A-1至4C-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構400在不同階段的平面示意圖。相同於前述第1A至1I圖的實施例的部件係使用相同的標號並省略其說明。第4A-1至4C-1圖的半導體記憶體結構400與第1A至1I圖的半導體記憶體結構100大致相似，除了第三間隔物177。
根據一些實施例，第4A-1圖顯示圖案化光阻層160的第一光阻圖案165和第二光阻圖案166，第二光阻圖案166的連接部件168在第二方向D2的寬度自長條1671和1672朝向連接部件168的中心漸減，使得開口169可具有似六角形輪廓。
對半導體記憶體結構400進行第1B圖所述之步驟，從而形成圖案化核心層140’，如第4B-1圖所示。在經過修整製程之後，圖案化核心層140’的支撐部件148在中心處會斷開，並且成為彼此隔開的支撐部1481與支撐部1482。支撐部1481抵接長條1471，而支撐部1482抵接長條1472。開口149彼此連接。
對半導體記憶體結構400進行前述第3B圖所述之步驟，從而形成間隔物層170’並移除圖案化核心層140’，如第4C-1圖所示。間隔物層170’包含設置於第二間隔物1761和1762、以及部分填充開口149的複數個第三間隔物177，這些第三間隔物177彼此連接，並且各自具有暴露出半導體硬遮罩層130的開口302。
根據前述，本發明實施例利用形成第二核心圖案的支撐部件，來增加形成選擇閘極圖案的微影製程的疊對容許度。因此，微影製程疊對的規格/管制限制得以舒緩，進而降低生產成本且提高產品良率。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:記憶體晶胞預定區
60:選擇電晶體預定區
145:第二核心圖案
146:第二核心圖案
1471:長條
1472:長條
148:支撐部件
149:開口
A1:第一方向
A2:第二方向
D5:寬度
D6:寬度

Claims (12)

  1. 一種半導體記憶體結構的形成方法，包括：依序形成一主動層、一硬遮罩層、以及一核心層於一基底之上；蝕刻該核心層以形成一核心圖案，其中該核心圖案包括一第一長條、一第二長條、以及抵接該第一長條和該第二長條的複數個支撐部件；形成一間隔物層於該核心圖案旁邊；移除該核心圖案；形成一光阻圖案於該間隔物層上方；使用該光阻圖案和該間隔物層，蝕刻該硬遮罩層以形成一硬遮罩圖案；以及將該硬遮罩圖案轉移至該主動層以形成一閘極堆疊，其中形成該間隔物層的步驟包括：形成一順應層沿著該核心圖案且填充該第一長條、該第二長條與該支撐部件界定出的複數個開口；以及蝕刻該順應層。
  2. 如請求項1之半導體記憶體結構的形成方法，其中該等支撐部件沿著一第一方向延伸，該第一長條和該第二長條沿著一第二方向延伸，該第二方向大致垂直於該第一方向，且該等支撐部件在該第二方向上排列。
  3. 如請求項1之半導體記憶體結構的形成方法，更包括： 在形成該間隔物層之前，對該核心圖案進行一修整製程，使得該等支撐部件形成抵接該第一長條的複數個第一支撐部、以及抵接該第二長條的複數個第二支撐部，其中該等第一支撐部與該等第二支撐部隔開。
  4. 如請求項1之半導體記憶體結構的形成方法，其中該間隔物層包括：一第一間隔物，形成於該第一長條的一第一側；一第二間隔物，形成於該第二長條的一第二側；以及複數個第三間隔物，填充該等開口。
  5. 如請求項4之半導體記憶體結構的形成方法，其中該等第三間隔物彼此隔開，且該等第三間隔物中的至少一個呈封閉環形輪廓。
  6. 如請求項4之半導體記憶體結構的形成方法，更包括：在形成該間隔物層之前，對該核心圖案進行一修整製程，使得該等開口彼此連接，其中該等第三間隔物彼此連接。
  7. 如請求項4之半導體記憶體結構的形成方法，其中該光阻圖案的一第一側壁的延伸線通過該第一間隔物，且該光阻圖案的一第二側壁的延伸線通過該第二間隔物。
  8. 一種半導體記憶體結構的形成方法，包括：依序形成一主動層、一硬遮罩層、以及一核心層於一基底之上； 形成一第一光阻圖案和一第二光阻圖案於該核心層之上，其中該第二光阻圖案包括一第一長條、一第二長條、以及自該第一長條延伸至該第二長條的複數個連接部件；將該第一光阻圖案和該第二光阻圖案轉移至該核心層，以分別形成一第一核心圖案和一第二核心圖案，其中該第二核心圖案包括一第三長條、一第四長條以及抵接該第三長條和該第四長條的複數個支撐部件；形成一對第一間隔物於該第一核心圖案兩側、以及一對第二間隔物於該第二核心圖案兩側；移除該第一核心圖案和該第二核心圖案；形成一第三光阻圖案於該對第二間隔物之上；以及使用該第三光阻圖案、該第一間隔物、和第二間隔物，蝕刻該硬遮罩層和該主動層，其中形成該第一間隔物、和第二間隔物的步驟包括：形成一順應層沿著該第一和該第二核心圖案且填充該第三長條、該第四長條與該些支撐部件界定出的複數個開口；以及蝕刻該順應層。
  9. 如請求項8之半導體記憶體結構的形成方法，其中該第三光阻圖案覆蓋該對第二間隔物中的其中一個，但未覆蓋該對第二間隔物中的另外一個。
  10. 如請求項8之半導體記憶體結構的形成方法，其中該硬遮罩層包括一介電層以及一半導體層於該介電層之上，其中蝕刻該硬遮罩層的步驟包括： 蝕刻該半導體層，使得該半導體層被該對第一間隔物覆蓋的部分形成多個第一硬遮罩圖案，且該半導體層被該第三光阻圖案和該對第二間隔物覆蓋的部分形成一第二硬遮罩圖案；以及蝕刻該介電層，使得該介電層被該等第一硬遮罩圖案覆蓋的部分形成多個第三硬遮罩圖案，且該介電層被該第二硬遮罩圖案覆蓋的部分形成一第四硬遮罩圖案。
  11. 如請求項10之半導體記憶體結構的形成方法，其中蝕刻該主動層，使得該主動層被該等第三硬遮罩圖案覆蓋的部分形成多個第一閘極堆疊，且該主動層被第四硬遮罩圖案覆蓋的部分形成一第二閘極堆疊。
  12. 如請求項8之半導體記憶體結構的形成方法，更包括：在形成該對第一間隔物和該對第二間隔物的同時，形成一第三間隔物填充該第二核心圖案中的一第一開口，其中該第三間隔物具有一第二開口暴露出該硬遮罩層。
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TWI746303B (zh) * 2020-12-07 2021-11-11 華邦電子股份有限公司 字元線布局及其形成方法
TWI814409B (zh) * 2022-05-30 2023-09-01 華邦電子股份有限公司 半導體結構的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160233104A1 (en) * 2015-02-09 2016-08-11 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices using self-aligned spacers to provide fine patterns
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI488238B (zh) * 2012-03-29 2015-06-11 Powerchip Technology Corp 一種半導體線路製程

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160233104A1 (en) * 2015-02-09 2016-08-11 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices using self-aligned spacers to provide fine patterns
US9748251B1 (en) * 2016-11-15 2017-08-29 Globalfoundries Inc. Methods of forming semiconductor devices using semi-bidirectional patterning

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