TWI484757B - 史密特觸發器 - Google Patents

Description

史密特觸發器

本發明是有關於一種觸發器，且特別是有關於一種史密特觸發器。

一般而言，無論是數位或是類比電路都容易受到雜訊的干擾，進而導致資料在判讀上的錯誤或是讓電路產生不必要的轉態動作。為了避免上述情形，一般的電路往往都會利用史密特觸發器(Schmitt trigger)對訊號的波形進行整形，進而提升電路的抗雜訊能力。

在操作上，當輸入訊號大於高臨界電壓時，史密特觸發器之輸出訊號將切換至高邏輯位準。當輸入訊號小於低臨界電壓時，史密特觸發器之輸出訊號將切換至低邏輯位準。此外，當輸入訊號介在高臨界電壓與低臨界電壓之間時，史密特觸發器之輸出訊號將不會產生變動。換言之，史密特觸發器的轉移特性曲線具有遲滯(Hysteresis)現象，故具有抗雜訊的功能。

然而，就現有之差動式史密特觸發器而言，當史密特觸發器維持在共模模式(common mode)附近時，例如史密特觸發器的差動輸入端浮接或是兩輸入訊號過於接近時，史密特觸發器的輸出訊號將會不斷地跳動。舉例來說，圖1為現有之差動式史密特觸發器的模擬波形圖，如圖1所示，當兩輸入訊號I11與I12過於接近時，史密特觸發器 的輸出訊號OT1將會不斷地上下晃動，進而導致史密特觸發器失去抗雜訊的功能。

本發明提供一種史密特觸發器，利用控制電路來致使操作在共模模式附近的史密特觸發器具有抗雜訊的功能。

本發明提出一種史密特觸發器，包括鎖存電路、信號轉換電路與控制電路。鎖存電路透過差動輸入級接收差動輸入訊號，並據以產生差動觸發訊號。差動輸入級包括第一N型電晶體與第二N型電晶體，且第一N型電晶體的閘極接收差動輸入訊號中的第一輸入訊號，第二N型電晶體的閘極接收差動輸入訊號中的第二輸入訊號。信號轉換電路依據差動觸發訊號切換一輸出訊號的位準。控制電路包括至少一第三N型電晶體與至少一第四N型電晶體。此外，控制電路依據輸出訊號將至少一第三N型電晶體與第一N型電晶體相互並接，或是將至少一第四N型電晶體與第二N型電晶體相互並接。

在本發明之一實施例中，上述之第二N型電晶體的汲極用以產生差動觸發訊號中的第一觸發訊號。第一N型電晶體的汲極用以產生差動觸發訊號中的第二觸發訊號。此外，當第一觸發訊號大於第二觸發訊號時，信號轉換電路將輸出訊號切換至高邏輯位準。當第一觸發訊號小於第二觸發訊號時，信號轉換電路將輸出訊號切換至低邏輯位準。

在本發明之一實施例中，當輸出訊號被切換至高邏輯 位準時，上述之控制電路將至少一第三N型電晶體與第一N型電晶體相互並接。此外，當輸出訊號被切換至低邏輯位準時，上述之控制電路將至少一第四N型電晶體與第二N型電晶體相互並接。

在本發明之一實施例中，當第一輸入訊號與第二輸入訊號之間的差值大於高臨界電壓時，上述之信號轉換電路將輸出訊號切換至高邏輯位準，以致使控制電路將至少一第三N型電晶體與第一N型電晶體相互並接。此外，當第一輸入訊號小於第二輸入訊號之間的差值小於低臨界電壓時，上述之信號轉換電路將輸出訊號切換至低邏輯位準，以致使控制電路將至少一第四N型電晶體與第二N型電晶體相互並接。

基於上述，本發明之控制電路會依據輸出訊號，而致使至少一N型電晶體與鎖存電路之差動輸入級中的一N型電晶體相互並接。藉此，鎖存電路所產生之兩觸發訊號的差值將可相對地被拉大，進而致使史密特觸發器的輸出訊號可以更容易地維持在高邏輯位準或是低邏輯位準。此外，隨著兩觸發訊號之差值的變大，將可致使操作在共模模式附近的史密特觸發器依舊具有抗雜訊的功能。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2為依據本發明一示範性實施例之史密特觸發器的 電路示意圖。參照圖2，史密特觸發器200包括鎖存電路(latch circuit)210、信號轉換電路220與控制電路230。其中，鎖存電路210具有差動輸入與差動輸出的電路組態。因此，在本實施例中，鎖存電路210會透過差動輸入級211來接收一差動輸入訊號IN，並據以產生一差動觸發訊號TR。其中，差動輸入訊號IN是由第一輸入訊號IN_P與第二輸入訊號IN_N所構成，且差動觸發訊號TR是由第一觸發訊號TR_P與第二觸發訊號TR_N。

鎖存電路210的差動輸入級211包括N型電晶體MN1與N型電晶體MN2。其中，N型電晶體MN1的閘極用以接收第一輸入訊號IN_P，且N型電晶體MN1的汲極用以產生第二觸發訊號TR_N。此外，N型電晶體MN2的閘極用以接收第二輸入訊號IN_N，且N型電晶體MN2的汲極用以產生第一觸發訊號TR_P。

再者，信號轉換電路220會依據差動觸發訊號TR切換一輸出訊號OUT的位準，並將輸出訊號OUT回傳給控制電路230。其中，信號轉換電路220可例如是由一比較器所構成。此外，控制電路230會依據輸出訊號OUT來控制其內部多個電晶體與N型電晶體MN1~MN2的連接狀態。

舉例來說，在本實施例中，控制電路230包括N型電晶體MN3、N型電晶體MN4、開關SW1與開關SW2。其中，N型電晶體MN3的汲極電性連接N型電晶體MN1的汲極，且N型電晶體MN3的閘極電性連接N型電晶體 MN1的閘極。此外，開關SW1的第一端電性連接N型電晶體MN3的源極，開關SW1的第二端電性連接N型電晶體MN1的源極。藉此，當開關SW1導通(turn on)時，N型電晶體MN3與N型電晶體MN1將相互並接。

另一方面，N型電晶體MN4的汲極電性連接N型電晶體MN2的汲極，且N型電晶體MN4的閘極電性連接N型電晶體MN2的閘極。此外，開關SW2的第一端電性連接N型電晶體MN4的源極，且開關SW2的第二端電性連接N型電晶體MN2的源極。藉此，當開關SW2導通時，N型電晶體MN4與N型電晶體MN2將相互並接。

在操作上，當第一輸入訊號IN_P與第二輸入訊號IN_N之間的差值大於高臨界電壓時，N型電晶體MN1將導通，且N型電晶體MN2將無法導通。藉此，第一觸發訊號TR_P的電壓位準將趨近於電源電壓VD，且第二觸發訊號TR_N的電壓位準將趨近於接地電壓。此外，當第一觸發訊號TR_P大於第二觸發訊號TR_N時，信號轉換電路220會將輸出訊號OUT切換至高邏輯位準。再者，控制電路230將依據具有高邏輯位準的輸出訊號OUT導通開關SW1，並將開關SW2維持在不導通的狀態。

換言之，當輸出訊號OUT被切換至高邏輯位準時，控制電路230會將N型電晶體MN3與N型電晶體MN1相互並接。此外，隨著N型電晶體MN3與N型電晶體MN1的相互並接，第二觸發訊號TR_N的電壓位準將會被下拉至更低的位準，進而致使第二觸發訊號TR_N的電壓 位準更加地趨近於接地電壓。此外，隨著第二觸發訊號TR_N之電壓位準的再次下降，輸出訊號OUT將更加地容易維持在高邏輯位準。

另一方面，當第一輸入訊號IN_P與第二輸入訊號IN_N之間的差值小於低臨界電壓時，N型電晶體MN1將無法導通，且N型電晶體MN2將導通。藉此，第一觸發訊號TR_P的電壓位準將趨近於接地電壓，且第二觸發訊號TR_N的電壓位準將趨近於電源電壓VD。此外，當第一觸發訊號TR_P小於第二觸發訊號TR_N時，信號轉換電路220會將輸出訊號OUT切換至低邏輯位準。再者，控制電路230將依據具有低邏輯位準的輸出訊號OUT導通開關SW2，並將開關SW1維持在不導通的狀態。

換言之，當輸出訊號OUT被切換至低邏輯位準時，控制電路230會將N型電晶體MN4與N型電晶體MN2相互並接。此外，隨著N型電晶體MN4與N型電晶體MN2的相互並接，第一觸發訊號TR_P的電壓位準將會被下拉至更低的位準，進而致使第一觸發訊號TR_P的電壓位準更加地趨近於接地電壓。此外，隨著第一觸發訊號TR_P之電壓位準的再次下降，輸出訊號OUT將更加地容易維持在低邏輯位準。

總體而言，隨著N型電晶體MN3與N型電晶體MN4之連接狀態的改變，兩觸發訊號TR_P與TR_N之間的差值將相對地被拉大，進而致使輸出訊號OUT可以更容易地維持在高邏輯位準或是低邏輯位準。如此一來，將可相 對地提高史密特觸發器200的高臨界電壓，並降低史密特觸發器200的低臨界電壓，進而有助於擴張史密特觸發器200的遲滯視窗(Hysteresis Window)。

舉例來說，圖3為依據本發明之一示範性實施例之史密特觸發器的轉移特性曲線圖，其中X軸為兩輸入訊號IN_P與IN_N的差值△IN，Y軸為輸出訊號OUT。此外，曲線310為史密特觸發器在沒有設置控制電路230下的轉移特性曲線，且曲線320為史密特觸發器在設置控制電路230下的轉移特性曲線。如曲線310所示，當沒有設置控制電路230時，高臨界電壓為TH1，且低臨界電壓為TH2。再者，如曲線320所示，當設置控制電路230時，高臨界電壓將變更為TH1’，且低臨界電壓將變更為TH2’。換言之，隨著控制電路230的設置，史密特觸發器200的遲滯視窗將分別朝向左右延伸。

除此之外，由於兩觸發訊號TR_P與TR_N之間的差值可以相對地被拉大，因此即使史密特觸發器200維持在共模模式附近，其依舊具有抗雜訊的功能。舉例來說，圖4為依據本發明之一示範性實施例之史密特觸發器的模擬波形圖，如圖4所示，當兩輸入訊號IN_P與IN_N過於接近時，由於兩觸發訊號TR_P與TR_N之間的差值可以相對地被拉大，因此史密特觸發器200的輸出訊號OUT依舊可以維持在高邏輯位準。

值得一提的是，在圖2實施例中，控制電路230僅透過單一的N型電晶體MN3與開關SW1來與N型電晶體 MN1並聯，並透過單一的N型電晶體MN4與開關SW2來與N型電晶體MN2並聯。然而，在另一示範性實施例中，控制電路230也可例如是包括多個N型電晶體MN3、多個開關SW1、多個N型電晶體MN4與多個開關SW2。其中，這些N型電晶體MN3與這些開關SW1一對一對應，且每一N型電晶體MN3與相應的開關SW1串接在N型電晶體MN1的兩端。相似地，這些N型電晶體MN4與這些開關SW2一對一對應，且每一N型電晶體MN4與相應的開關SW2串接在N型電晶體MN2的兩端。

藉此，當輸出訊號OUT被切換至高邏輯位準時，控制電路230中的多個N型電晶體MN3將會與N型電晶體MN1相互並接。此外，當輸出訊號OUT被切換至低邏輯位準時，控制電路230中的多個N型電晶體MN4將會與N型電晶體MN2相互並接。換言之，雖然圖2實施例列舉了控制電路230的實施型態，但其並非用以限定本發明，本領域具有通常知識者可依據設計所需，更改N型電晶體MN3、開關SW1、N型電晶體MN4與開關SW2的配置個數。

請繼續參照圖2。鎖存電路210更包括P型電晶體MP1~MP4與電流源212。其中，P型電晶體MP1的源極接收一電源電壓VD，且P型電晶體MP1的汲極電性連接N型電晶體MN1的汲極。P型電晶體MP2的源極接收電源電壓VD，P型電晶體MP2的汲極電性連接N型電晶體MN2的汲極與P型電晶體MP1的閘極，且P型電晶體MP2 的閘極電性連接P型電晶體MP1的汲極。P型電晶體MP3的源極接收電源電壓VD，且P型電晶體MP3的閘極與汲極電性連接P型電晶體MP1的汲極。P型電晶體MP4的源極接收電源電壓VD，且P型電晶體MP4的閘極與汲極電性連接P型電晶體MP2的汲極。此外，電流源212的第一端電性連接N型電晶體MN1與MN2的源極，且電流源212的第二端電性連接至接地端。

在操作上，當N型電晶體MN1導通，且N型電晶體MN2無法導通時，P型電晶體MP2與MP4將因應第二觸發訊號TR_N之電壓位準的降低而導通，進而將第一觸發訊號TR_P閂鎖在高準位。另一方面，P型電晶體MP1與MP3將因應第一觸發訊號TR_P之電壓位準的提高而無法導通，進而將第二觸發訊號TR_N閂鎖在低準位。此時，信號轉換電路220會將輸出訊號OUT切換至高邏輯位準，以致使N型電晶體MN3與N型電晶體MN1相互並接。此外，隨著N型電晶體MN3與N型電晶體MN1的相互並接，流經P型電晶體MP1與MP3的電流將變大，進而致使第二觸發訊號TR_N的電壓位準被下拉至更低的位準。亦即，此時的第二觸發訊號TR_N將會更加地趨近於接地電壓，進而提高兩觸發訊號TR_P與TR_N之間的差值，並致使輸出訊號OUT可以更容易地維持在高邏輯位準。

相對地，當N型電晶體MN1無法導通，且N型電晶體MN2導通時，第一觸發訊號TR_P將被閂鎖在低準位， 且第二觸發訊號TR_N將被閂鎖在高準位。相對地，信號轉換電路220會將輸出訊號OUT切換至低邏輯位準，以致使N型電晶體MN4與N型電晶體MN2相互並接。此外，隨著N型電晶體MN4與N型電晶體MN2的相互並接，流經P型電晶體MP2與MP4的電流將變大，進而致使第一觸發訊號TR_P的電壓位準被下拉至更低的位準。如此一來，將可提高兩觸發訊號TR_P與TR_N之間的差值，進而致使輸出訊號OUT可以更容易地維持在低邏輯位準。

值得一提的是，對鎖存電路210而言，P型電晶體MP1與MP2可分別等效為一負載電阻，而P型電晶體MP3與MP4則是分別用以增加負載電阻的線性度。因此，在實際應用上，本領域具有通常知識者可依據設計所需，而決定是否配置P型電晶體MP3與MP4。此外，雖然圖2實施例列舉了鎖存電路210的實施型態，但其並非用以限定本發明。其中，依據本發明之示範性實施例的揭露，本領域具有通常知識者皆可明瞭，任何具有差動輸入級的鎖存電路，皆在本發明的應用範圍內。

綜上所述，本發明之控制電路會依據輸出訊號，而致使至少一N型電晶體與鎖存電路之差動輸入級中的一N型電晶體相互並接。藉此，鎖存電路所產生之兩觸發訊號的差值將可相對地被拉大，進而致使史密特觸發器的輸出訊號可以更容易地維持在高邏輯位準或是低邏輯位準。此外，還可擴張史密特觸發器的遲滯視窗，並可提升史密特 觸發器的判別速度。再者，隨著兩觸發訊號之差值的變大，將可致使操作在共模模式附近的史密特觸發器依舊具有抗雜訊的功能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

I11、I12‧‧‧輸入訊號

OT1‧‧‧輸出訊號

200‧‧‧史密特觸發器

210‧‧‧鎖存電路

211‧‧‧差動輸入級

212‧‧‧電流源

220‧‧‧信號轉換電路

230‧‧‧控制電路

MN1~MN4‧‧‧N型電晶體

MP1~MP4‧‧‧P型電晶體

SW1、SW2‧‧‧開關

VD‧‧‧電源電壓

IN‧‧‧差動輸入訊號

IN_P‧‧‧第一輸入訊號

IN_N‧‧‧第二輸入訊號

TR‧‧‧差動觸發訊號

TR_P‧‧‧第一觸發訊號

TR_N‧‧‧第二觸發訊號

OUT‧‧‧輸出訊號

310、320‧‧‧曲線

△IN‧‧‧兩輸入訊號的差值

TH1、TH1’‧‧‧高臨界電壓

TH2、TH2’‧‧‧低臨界電壓

圖1為現有之差動式史密特觸發器的模擬波形圖。

圖2為依據本發明一示範性實施例之史密特觸發器的電路示意圖。

圖3為依據本發明之一示範性實施例之史密特觸發器的轉移特性曲線圖。

圖4為依據本發明之一示範性實施例之史密特觸發器的模擬波形圖。

200‧‧‧史密特觸發器

210‧‧‧鎖存電路

211‧‧‧差動輸入級

212‧‧‧電流源

220‧‧‧信號轉換電路

230‧‧‧控制電路

MN1~MN4‧‧‧N型電晶體

MP1~MP4‧‧‧P型電晶體

SW1、SW2‧‧‧開關

VD‧‧‧電源電壓

IN_P‧‧‧第一輸入訊號

IN_N‧‧‧第二輸入訊號

TR‧‧‧差動觸發訊號

TR_P‧‧‧第一觸發訊號

TR_N‧‧‧第二觸發訊號

OUT‧‧‧輸出訊號

Claims (8)

1. 一種史密特觸發器，包括：一鎖存電路，透過一差動輸入級接收一差動輸入訊號，並據以產生一差動觸發訊號，且該差動輸入級包括：一第一N型電晶體，其閘極接收該差動輸入訊號中的一第一輸入訊號；以及一第二N型電晶體，其閘極接收該差動輸入訊號中的一第二輸入訊號；一信號轉換電路，依據該差動觸發訊號切換一輸出訊號的位準；以及一控制電路，包括至少一第三N型電晶體與至少一第四N型電晶體，其中該控制電路依據該輸出訊號將該至少一第三N型電晶體與該第一N型電晶體相互並接，或是將該至少一第四N型電晶體與該第二N型電晶體相互並接。
2. 如申請專利範圍第1項所述之史密特觸發器，其中該第二N型電晶體的汲極用以產生該差動觸發訊號中的一第一觸發訊號，該第一N型電晶體的汲極用以產生該差動觸發訊號中的一第二觸發訊號，且當該第一觸發訊號大於該第二觸發訊號時，該信號轉換電路將該輸出訊號切換至一高邏輯位準，當該第一觸發訊號小於該第二觸發訊號時，該信號轉換電路將該輸出訊號切換至一低邏輯位準。
3. 如申請專利範圍第2項所述之史密特觸發器，其中當該輸出訊號被切換至該高邏輯位準時，該控制電路將該至少一第三N型電晶體與該第一N型電晶體相互並接，當 該輸出訊號被切換至該低邏輯位準時，該控制電路將該至少一第四N型電晶體與該第二N型電晶體相互並接。
4. 如申請專利範圍第1項所述之史密特觸發器，其中當該第一輸入訊號與該第二輸入訊號之間的差值大於一高臨界電壓時，該信號轉換電路將該輸出訊號切換至一高邏輯位準，以致使該控制電路將該至少一第三N型電晶體與該第一N型電晶體相互並接，當該第一輸入訊號小於該第二輸入訊號之間的差值小於一低臨界電壓時，該信號轉換電路將該輸出訊號切換至一低邏輯位準，以致使該控制電路將該至少一第四N型電晶體與該第二N型電晶體相互並接。
5. 如申請專利範圍第1項所述之史密特觸發器，其中該控制電路更包括：至少一第一開關，與該至少一第三N型電晶體串接在該第一N型電晶體的汲極與源極之間，且該至少一第三N型電晶體的閘極電性連接該第一N型電晶體的閘極；以及至少一第二開關，與該至少一第四N型電晶體串接在該第二N型電晶體的汲極與源極之間，且該至少一第四N型電晶體的閘極電性連接該第二N型電晶體的閘極。
6. 如申請專利範圍第1項所述之史密特觸發器，其中該鎖存電路更包括：一第一P型電晶體，其源極接收一電源電壓，該第一P型電晶體的汲極電性連接該第一N型電晶體的汲極；一第二P型電晶體，其源極接收該電源電壓，該第二 P型電晶體的汲極電性連接該第二N型電晶體的汲極與該第一P型電晶體的閘極，該第二P型電晶體的閘極電性連接該第一P型電晶體的汲極；以及一電流源，其第一端電性連接該第一N型電晶體與該第二N型電晶體的源極，該電流源的第二端電性連接至一接地端。
7. 如申請專利範圍第6項所述之史密特觸發器，其中該鎖存電路更包括：一第三P型電晶體，其源極接收該電源電壓，該第三P型電晶體的閘極與汲極電性連接該第一P型電晶體的汲極；以及一第四P型電晶體，其源極接收該電源電壓，該第四P型電晶體的閘極與汲極電性連接該第二P型電晶體的汲極。
8. 如申請專利範圍第1項所述之史密特觸發器，其中該信號轉換電路是由一比較器所構成。