TWI517583B - 高壓位準轉換電路 - Google Patents
高壓位準轉換電路 Download PDFInfo
- Publication number
- TWI517583B TWI517583B TW103117750A TW103117750A TWI517583B TW I517583 B TWI517583 B TW I517583B TW 103117750 A TW103117750 A TW 103117750A TW 103117750 A TW103117750 A TW 103117750A TW I517583 B TWI517583 B TW I517583B
- Authority
- TW
- Taiwan
- Prior art keywords
- drain
- transistor
- pmos transistor
- nmos transistor
- voltage
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
本發明有關於一種高壓位準轉換電路,且特別是一種需要較少電路面積的高壓位準轉換電路。
請參照圖1,圖1是傳統的高壓位準轉換電路的電路圖。傳統的高壓位準轉換電路1具有第一級電壓位準轉換器110與第二級電壓位準轉換器120。第一級電壓位準轉換器110的輸入電壓為第一位準電壓VSS或第二位準電壓VDD,其中VDD>VSS。第一級電壓位準轉換器110包括NMOS電晶體111、112與PMOS電晶體113、114。第二級電壓位準轉換器120包括NMOS電晶體121、122與PMOS電晶體123、124。第一級電壓位準轉換器110與第二級電壓位準轉換器120的電路如圖1所示。
第一級電壓位準轉換器110將輸入訊號的第二位準電壓VDD或第一位準電壓VSS轉換並輸出為第三位準電壓VGH與第一位準電壓VSS,其中第三位準電壓VGH對應於第二位準電壓VDD。換句話說,第一電壓位準轉壓器110維持第一位準電壓VSS不變,而將輸入訊號的高位準電壓(第二位準電壓VDD)轉換至第三位準電壓VGH。
再者,第二級電壓位準轉換器120將來自第一級電壓位準轉換器110的輸入訊號的第一位準電壓VSS或第三位準電壓VGH轉換並輸出為第四位準電壓VGL與第三位準電壓VGH,其中第四位準電壓VGL對應於第一位準電壓VSS。換句話說,第二電壓位
準轉壓器120維持第三位準電壓VGH不變,而將輸入訊號的低位準電壓(第一位準電壓VSS)轉換至第四位準電壓VGL。
然而,為了符合所需的轉態能力與響應速度,NMOS電晶體111、112與PMOS電晶體123、124通常需要提供較大的通道以提供較大的電流,使得整體電路的面積主要受到NMOS電晶體111、112與PMOS電晶體123、124來決定。然而,較大的電路面積會增加電路的製造成本。
本發明實施例提供一種高壓位準轉換電路,以將低電壓的輸入訊號轉換為高電壓的訊號。
本發明實施例提供一種高壓位準轉換電路,其包括第一NMOS電晶體、第一PMOS電晶體、第二NMOS電晶體、第二PMOS電晶體、第三PMOS電晶體、第三NMOS電晶體、第四PMOS電晶體以及第四NMOS電晶體。第一NMOS電晶體的閘極連接輸入端用以接收輸入訊號,第一NMOS電晶體的源極連接至第一位準電壓,其中輸入訊號具有第一位準電壓及第二位準電壓。第一PMOS電晶體的閘極連接輸入端以接收輸入訊號,第一PMOS電晶體的源極連接至第二位準電壓。第二NMOS電晶體的汲極連接第一PMOS電晶體的汲極,第二NMOS電晶體的閘極與汲極相連接,以使第二NMOS電晶體導通時的跨壓至少為臨界電壓。第二PMOS電晶體的汲極連接第一NMOS電晶體的汲極,第二PMOS電晶體的閘極與汲極相連接,以使第二PMOS電晶體導通時的跨壓至少為臨界電壓。第三PMOS電晶體的汲極連接至第二PMOS電晶體的源極,第三PMOS電晶體的源極連接至第三位準電壓。
第三NMOS電晶體的汲極連接至第二NMOS電晶體的源極,第三NMOS電晶體的源極連接至第四位準電壓。第四PMOS電晶體的閘極連接至第一NMOS電晶體的汲極,第四PMOS電晶體的源極接收第三位準電壓,第四PMOS電晶體的汲極連接至第三NMOS
電晶體的閘極。第四NMOS電晶體的閘極連接至第一PMOS電晶體的汲極,第四NMOS電晶體的源極接收第四位準電壓,第四NMOS電晶體的汲極連接至第三PMOS電晶體的閘極。第四PMOS電晶體的汲極與第四NMOS電晶體的汲極的電壓用以產生高壓位準轉換訊號。
綜上所述,本發明實施例提供一種高壓位準轉換電路,利用較少的電晶體面積達成與傳統的高壓位準轉換電路相同的功能,其功能可以將低電壓的輸入訊號轉換為高電壓的訊號。依據本發明實施例所揭露的新穎的電路設計,本發明實施例的高壓位準轉換電路可減少電路面積,藉此減少電路的製造成本。
為使能更進一步瞭解本發明之特徵及技術內容,請參閱以下有關本發明之詳細說明與附圖,但是此等說明與所附圖式僅係用來說明本發明,而非對本發明的權利範圍作任何的限制。
1、2、3、4‧‧‧高壓位準轉換電路
31‧‧‧緩衝器
110‧‧‧第一級電壓位準轉換器
120‧‧‧第二級電壓位準轉換器
111、112、121、122‧‧‧NMOS電晶體
113、114、123、124‧‧‧PMOS電晶體
VSS‧‧‧第一位準電壓
VDD‧‧‧第二位準電壓
VGH‧‧‧第三位準電壓
VGL‧‧‧第四位準電壓
NM1‧‧‧第一NMOS電晶體
PM1‧‧‧第一PMOS電晶體
NM2‧‧‧第二NMOS電晶體
PM2‧‧‧第二PMOS電晶體
NM3‧‧‧第三NMOS電晶體
PM3‧‧‧第三PMOS電晶體
NM4‧‧‧第四NMOS電晶體
PM4‧‧‧第四PMOS電晶體
NM5、NM5’‧‧‧第五NMOS電晶體
PM5、PM5’‧‧‧第五PMOS電晶體
NM6‧‧‧第六NMOS電晶體
PM6‧‧‧第六PMOS電晶體
A1、B1、C1、A2、B2、C2、A3、B3、C3、D3‧‧‧節點
IN‧‧‧輸入端
OUT‧‧‧輸出端
|Vth|‧‧‧臨界電壓
圖1是傳統的高壓位準轉換電路的電路圖。
圖2A是本發明實施例提供的高壓位準轉換電路的電路圖。
圖2B是本發明實施例提供的高壓位準轉換電路的波形圖。
圖3A是本發明另一實施例提供的高壓位準轉換電路的電路圖。
圖3B是本發明另一實施例提供的高壓位準轉換電路的波形圖。
圖4A是本發明另一實施例提供的高壓位準轉換電路的電路圖。
圖4B是本發明另一實施例提供的高壓位準轉換電路的波形圖。
請參照圖2A,圖2A是本發明實施例提供的高壓位準轉換電路的電路圖。高壓位準轉換電路2包括第一NMOS電晶體NM1、第一PMOS電晶體PM1、第二NMOS電晶體NM2、第二PMOS電晶體PM2、第三PMOS電晶體PM3、第三NMOS電晶體NM3、第四PMOS電晶體PM4以及第四NMOS電晶體NM4。高壓位準轉換電路2連接四個電壓值,分別為第一位準電壓值VSS、第二位準電壓值VDD、第三位準電壓值VGH與第四位準電壓值VGL。第一位準電壓值VSS小於第二位準電壓值VDD,第二位準電壓值VDD小於第三位準電壓值VGH,第四位準電壓值VGL小於第一位準電壓值VSS。
第一NMOS電晶體NM1的閘極連接輸入端IN用以接收輸入訊號,第一NMOS電晶體NM1的源極連接至第一位準電壓VSS,來自輸入端IN的輸入訊號具有第一位準電壓VSS及第二位準電壓VDD。第一PMOS電晶體PM1的閘極連接輸入端IN以接收輸入訊號,第一PMOS電晶體PM1的源極連接至第二位準電壓VDD。
第二NMOS電晶體NM2的汲極連接第一PMOS電晶體PM1的汲極,第二NMOS電晶體NM2的閘極與汲極相連接,以使第二NMOS電晶體NM2導通時的跨壓至少為臨界電壓。第二PMOS電晶體PM2的汲極連接第一NMOS電晶體NM1的汲極,第二PMOS電晶體PM2的閘極與汲極相連接,以使第二PMOS電晶體PM2導通時的跨壓至少為臨界電壓。值得注意的是,在本實施例中,第二NMOS電晶體NM2導通時的跨壓與第二PMOS電晶體PM2導通時的跨壓可以相同,例如為相同的臨界電壓Vth。
第三PMOS電晶體PM3的汲極連接至第二PMOS電晶體PM2的源極,第三PMOS電晶體PM3的源極連接至第三位準電壓VGH。第三NMOS電晶體NM3的汲極連接至第二NMOS電晶體NM2的源極,第三NMOS電晶體NM3的源極連接至第四位準電
壓VGL。
第四PMOS電晶體PM4的閘極連接至第一NMOS電晶體NM1的汲極,第四PMOS電晶體PM4的源極接收第三位準電壓VGH,第四PMOS電晶體PM4的汲極連接至第三NMOS電晶體NM3的閘極。第四NMOS電晶體NM4的閘極連接至第一PMOS電晶體PM1的汲極,第四NMOS電晶體NM4的源極接收第四位準電壓VGL,第四NMOS電晶體NM4的汲極連接至第三PMOS電晶體PM3的閘極。
值得注意的是,第四PMOS電晶體PM4的汲極與第四NMOS電晶體NM4的汲極的電壓用以產生高壓位準轉換訊號。為了使第四PMOS電晶體PM4的汲極與第四NMOS電晶體NM4的汲極的電壓產生高壓位準轉換訊號,本發明提供三種電路的實現方式。
在本實施例中,第四PMOS電晶體PM4的源極連接至第三位準電壓VGH,第四NMOS電晶體NM4的源極連接至第四位準電壓VGL。第四NMOS電晶體NM4的汲極連接至第三NMOS電晶體NM3的閘極,第四NMOS電晶體NM4的汲極連接至第四PMOS電晶體PM4的汲極用以作為一輸出端OUT(即端點C1),輸出端OUT提供高壓位準轉換訊號。
請同時參照圖2B與圖2B,圖2B是本發明實施例提供的高壓位準轉換電路的波形圖。接著進一步說明,圖2A的高壓位準轉換電路2的操作方式。由於輸入端IN的輸入訊號可以是第一位準電壓VSS或第二位準電壓VDD,因此以下分成兩種操作情況來說明。
當輸入訊號由第一位準電壓VSS轉換到第二位準電壓VDD時,第一NMOS電晶體NM1開啟而第一PMOS電晶體PM1為關閉,第一NMOS電晶體NM1之汲極的電壓逐漸拉低至第一位準電壓VSS(即圖2B中,節點A1的電壓由較高的電壓降低至第一位準電壓VSS的情況),且第四PMOS電晶體PM4開啟,用以拉高輸出端OUT的電壓,導致第三NMOS電晶體NM3開啟,使得第
一PMOS電晶體PM1的汲極的電壓拉低至第四位準電壓VGL加上臨界電壓|Vth|(即圖2B中,節點B1的電壓由較高的電壓降低至VGL+|Vth|的情況),用以將第四NMOS電晶體NM4關閉,以使輸出端OUT的電壓拉高至第三位準電壓VGH。再者,當輸出端OUT的電壓拉高至第三位準電壓VGH時,第三PMOS電晶體PM3為關閉。輸出端OUT的電壓的波形可見於圖2B顯示的端點C1的波形。
另一方面,該輸入訊號由第二位準電壓VDD轉換到第一位準電壓VSS時,第一NMOS電晶體NM1為關閉而第一PMOS電晶體PM1為開啟,第三NMOS電晶體NM3的汲極的電壓逐漸拉高至第二位準電壓VDD(即圖2B中,節點B1的電壓由較低的電壓升高至第二位準電壓VDD的情況),且第四NMOS電晶體NM4開啟,用以拉低輸出端OUT的電壓,導致第三PMOS電晶體PM3開啟,使得第一NMOS電晶體NM1的汲極的電壓拉高至第三位準電壓VGH減去臨界電壓|Vth|(即圖2B中,節點A1的電壓由較低的電壓拉高至VGH-|Vth|的情況),並使第四PMOS電晶體PM4關閉,以使輸出端OUT的電壓拉低至第四位準電壓VGL。再者,當輸出端OUT的電壓拉低至第四位準電壓VGL時,第三NMOS電晶體NM3為關閉。
本實施例的電路可以減少輸入部分的第一NMOS電晶體NM1與第一PMOS電晶體PM1的所需面積,並使電路維持相近似的轉態能力與響應速度。同時,高壓位準轉換電路2的整體面積(各個電晶體所需使用的面積)也小於圖1的傳統的高壓位準轉換電路1的整體面積。
請同時參照圖3A與圖3B,圖3A是本發明另一實施例提供的高壓位準轉換電路的電路圖,圖3B是本發明另一實施例提供的高壓位準轉換電路的波形圖。圖3A的高壓位準轉換電路3與圖2A
的高壓位準轉換電路2的差異在於,高壓位準轉換電路3增加了第五PMOS電晶體PM5、第五NMOS電晶體NM5、第六PMOS電晶體PM6與第六NMOS電晶體NM6。第六PMOS電晶體PM6與第六NMOS電晶體NM6可作為輸出端的緩衝器(Buffer)31,因此輸出端OUT的訊號只是圖3A中的端點C2的反向訊號。
在本實施例中,為了使第四PMOS電晶體PM4的汲極與第四NMOS電晶體NM4的汲極的電壓產生高壓位準轉換訊號,與前一實施例相同的是,第四NMOS電晶體NM4的汲極連接至第四PMOS電晶體PM4的汲極用以產生高壓位準轉換訊號。
第五PMOS電晶體PM5的閘極連接至第四PMOS電晶體PM4的汲極,第五PMOS電晶體PM5的汲極連接至第四PMOS電晶體PM4的源極,第五PMOS電晶體PM5的源極連接至第三位準電VGH。值得注意的是,在本實施例中,第四PMOS電晶體PM4的源極不直接連接至第三位準電壓VGH,第四PMOS電晶體PM4的源極透過第五PMOS電晶體PM5接收第三位準電壓VGH。
第五NMOS電晶體NM5的閘極連接至第四NMOS電晶體NM4的汲極,第五NMOS電晶體NM5的汲極連接至第四NMOS電晶體NM4的源極,第五NMOS電晶體NM5的源極連接至第四位準電壓VGL。值得注意的是,在本實施例中,第四NMOS電晶體NM4的源極不直接連接至第四位準電壓VGL,第四NMOS電晶體NM4的源極透過第五NMOS電晶體NM5接收第四位準電壓VGL。
第六PMOS電晶體PM6的源極連接至第三位準電壓VGH,第六PMOS電晶體PM6的閘極連接至第四PMOS電晶體PM4的汲極。第六NMOS電晶體NM6的源極連接至第四位準電壓VGL,第六NMOS電晶體NM6的閘極連接至第四NMOS電晶體NM4的汲極,第六NMOS電晶體NM6的汲極連接至第六PMOS電晶體
PM6的汲極用以作為輸出端OUT。第六PMOS電晶體PM6與第六NMOS電晶體NM6用以作為輸出級的緩衝器(Buffer)31。
相較於前一實施例的圖2A的電路,本實施例的電路可以進一步減少第一NMOS電晶體NM1與第一PMOS電晶體PM1的面積,並使電路維持相近似的轉態能力與響應速度。同時,本實施例的高壓位準轉換電路3的整體面積(各個電晶體所需使用的面積)也小於圖2A的高壓位準轉換電路2的整體面積,也就是說,所增加的第五NMOS電晶體NM5、第五PMOS電晶體PM5、第六NMOS電晶體NM6與第六PMOS電晶體PM6所占用的電路面積可以少於第一NMOS電晶體NM1與第一PMOS電晶體PM1所減少的面積。
請同時參照圖4A與圖4B,圖4A是本發明另一實施例提供的高壓位準轉換電路的電路圖,圖4B是本發明另一實施例提供的高壓位準轉換電路的波形圖。圖3A的高壓位準轉換電路4與圖2A的高壓位準轉換電路2的差異在於,高壓位準轉換電路4增加了第五PMOS電晶體PM5’、第五NMOS電晶體NM5’、第六PMOS電晶體PM6與第六NMOS電晶體NM6。第六PMOS電晶體PM6與第六NMOS電晶體NM6可作為輸出端的緩衝器(Buffer)31,因此輸出端OUT的訊號只是圖4A中的端點C3與端點D3的反向訊號。值得注意的是,與圖2的高壓位準轉換電路2相同的是,高壓位準轉換電路4的第四PMOS電晶體PM4的汲極連接至第三NMOS電晶體NM3的閘極,且第四NMOS電晶體NM4的汲極連接至第三PMOS電晶體PM3的閘極。
在本實施例中,為了使第四PMOS電晶體PM4的汲極與第四NMOS電晶體NM4的汲極的電壓產生高壓位準轉換訊號,與前兩個實施例不同的是,第四NMOS電晶體NM4的汲極與第四PMOS電晶體PM4的汲極不相連接,第四NMOS電晶體NM4的汲極(節
點C3)與第四PMOS電晶體PM4的汲極(節點D3)之間設置了第五PMOS電晶體PM5’與第五NMOS電晶體NM5’。另外,在本實施例中,與圖2A實施例相同的是,第四PMOS電晶體PM4的源極直接連接至第三位準電壓VGH,第四NMOS電晶體NM4的源極直接連接至第四位準電壓VGL。
第五PMOS電晶體PM5’的閘極與汲極連接至第四NMOS電晶體NM4的汲極(節點C3),第五PMOS電晶體PM5’的源極連接至第四PMOS電晶體PM4的汲極。第五NMOS電晶體NM5’的閘極與汲極連接至第四PMOS電晶體PM4的汲極(節點D3),第五NMOS電晶體NM5’的源極連接至第四NMOS電晶體NM4的汲極。
第六PMOS電晶體PM6的源極連接至第三位準電壓VGH,第六PMOS電晶體PM6的閘極連接至第四PMOS電晶體PM4的汲極。第六NMOS電晶體NM6的源極連接至第四位準電壓VGL,第六NMOS電晶體NM6的閘極連接至第四NMOS電晶體NM4的汲極,第六NMOS電晶體NM6的汲極連接至第六PMOS電晶體PM6的汲極用以作為輸出端OUT。第六PMOS電晶體PM6與第六NMOS電晶體NM6用以作為輸出級的緩衝器(Buffer)31。
相較於圖2A實施例的高壓位準轉換電路2,本實施例的電路可以進一步減少第一NMOS電晶體NM1與第一PMOS電晶體PM1的面積,並使電路維持相近似的轉態能力與響應速度。同時,本實施例的高壓位準轉換電路4的整體面積也小於圖2A的高壓位準轉換電路2的整體面積,也就是說,所增加的第五NMOS電晶體NM5’、第五PMOS電晶體PM5’、第六NMOS電晶體NM6與第六PMOS電晶體PM6所占用的電路面積可以少於第一NMOS電晶體NM1與第一PMOS電晶體PM1所減少的面積。
綜上所述,本發明實施例所提供的高壓位準轉換電路,利用較少的電晶體面積達成與傳統的高壓位準轉換電路相同的功能,
其功能可以將低電壓的輸入訊號轉換為高電壓的輸出訊號。依據本發明實施例所揭露的新穎的電路設計,透過減少輸入部分的第一NMOS電晶體NM1與第一PMOS電晶體PM1的面積,本發明實施例的高壓位準轉換電路可減少電路面積,藉此減少電路的製造成本。
以上所述僅為本發明之實施例,其並非用以侷限本發明之專利範圍。
2‧‧‧高壓位準轉換電路
VSS‧‧‧第一位準電壓
VDD‧‧‧第二位準電壓
VGH‧‧‧第三位準電壓
VGL‧‧‧第四位準電壓
NM1‧‧‧第一NMOS電晶體
PM1‧‧‧第一PMOS電晶體
NM2‧‧‧第二NMOS電晶體
PM2‧‧‧第二PMOS電晶體
NM3‧‧‧第三NMOS電晶體
PM3‧‧‧第三PMOS電晶體
NM4‧‧‧第四NMOS電晶體
PM4‧‧‧第四PMOS電晶體
A1、B1、C1‧‧‧節點
IN‧‧‧輸入端
OUT‧‧‧輸出端
Claims (8)
- 一種高壓位準轉換電路,包括:一第一NMOS電晶體,該第一NMOS電晶體的閘極連接一輸入端用以接收一輸入訊號,該第一NMOS電晶體的源極連接至一第一位準電壓,其中,該輸入訊號具有該第一位準電壓及一第二位準電壓;一第一PMOS電晶體,該第一PMOS電晶體的閘極連接該輸入端以接收該輸入訊號,該第一PMOS電晶體的源極連接至該第二位準電壓;一第二NMOS電晶體,該第二NMOS電晶體的汲極連接該第一PMOS電晶體的汲極,該第二NMOS電晶體的閘極與汲極相連接,以使該第二NMOS電晶體導通時的跨壓至少為一臨界電壓;一第二PMOS電晶體,該第二PMOS電晶體的汲極連接該第一NMOS電晶體的汲極,該第二PMOS電晶體的閘極與汲極相連接,以使該第二PMOS電晶體導通時的跨壓至少為該臨界電壓;一第三PMOS電晶體,該第三PMOS電晶體的汲極連接至該第二PMOS電晶體的源極,該第三PMOS電晶體的源極連接至一第三位準電壓;一第三NMOS電晶體,該第三NMOS電晶體的汲極連接至該第二NMOS電晶體的源極,該第三NMOS電晶體的源極連接至一第四位準電壓;一第四PMOS電晶體,該第四PMOS電晶體的閘極連接至該第一NMOS電晶體的汲極,該第四PMOS電晶體的源極接收該第三位準電壓,該第四PMOS電晶體的汲極連接至該第三NMOS電晶體的閘極;以及一第四NMOS電晶體,該第四NMOS電晶體的閘極連接至該第一PMOS電晶體的汲極,該第四NMOS電晶體的源極接收該第 四位準電壓,該第四NMOS電晶體的汲極連接至該第三PMOS電晶體的閘極;其中該第一位準電壓值小於該第二位準電壓值,該第二位準電壓值小於該第三位準電壓值,該第四位準電壓值小於該第一位準電壓值;以及其中該第四PMOS電晶體的源極連接至該第三位準電壓;該第四NMOS電晶體的源極連接至該第四位準電壓;該第四NMOS電晶體的汲極連接至該第四PMOS電晶體的汲極用以作為一輸出端,該輸出端產生一高壓位準轉換訊號。
- 根據請求項第1項之高壓位準轉換電路,其中當該輸入訊號由該第一位準電壓轉換到該第二位準電壓時,該第一NMOS電晶體開啟而該第一PMOS電晶體為關閉,該第一NMOS電晶體之汲極的電壓逐漸拉低至該第一位準電壓,且該第四PMOS電晶體開啟,用以拉高該輸出端的電壓,導致該第三NMOS電晶體開啟,使得該第一PMOS電晶體的汲極的電壓拉低至該第四位準電壓加上該臨界電壓,用以將該第四NMOS電晶體關閉,以使該輸出端的電壓拉高至該第三位準電壓。
- 根據請求項第2項之高壓位準轉換電路,其中當該輸出端的電壓拉高至該第三位準電壓時,該第三PMOS電晶體為關閉。
- 根據請求項第1項之高壓位準轉換電路,其中當該輸入訊號由該第二位準電壓轉換到該第一位準電壓時,該第一NMOS電晶體為關閉而該第一PMOS電晶體為開啟,該第三NMOS電晶體的汲極的電壓逐漸拉高至該第二位準電壓,且該第四NMOS電晶體開啟,用以拉低該輸出端的電壓,導致該第三PMOS電晶體開啟,使得該第一NMOS電晶體的汲極的電壓拉高至該第三位準電壓減去該臨界電壓,並使該第四PMOS電晶體關閉,以使該輸出端的電壓拉低至該第四位準電壓。
- 根據請求項第4項之高壓位準轉換電路,其中當該輸出端的電 壓拉低至該第四位準電壓時,該第三NMOS電晶體為關閉。
- 一種高壓位準轉換電路,包括:一第一NMOS電晶體,該第一NMOS電晶體的閘極連接一輸入端用以接收一輸入訊號,該第一NMOS電晶體的源極連接至一第一位準電壓,其中,該輸入訊號具有該第一位準電壓及一第二位準電壓;一第一PMOS電晶體,該第一PMOS電晶體的閘極連接該輸入端以接收該輸入訊號,該第一PMOS電晶體的源極連接至該第二位準電壓;一第二NMOS電晶體,該第二NMOS電晶體的汲極連接該第一PMOS電晶體的汲極,該第二NMOS電晶體的閘極與汲極相連接,以使該第二NMOS電晶體導通時的跨壓至少為一臨界電壓;一第二PMOS電晶體,該第二PMOS電晶體的汲極連接該第一NMOS電晶體的汲極,該第二PMOS電晶體的閘極與汲極相連接,以使該第二PMOS電晶體導通時的跨壓至少為該臨界電壓;一第三PMOS電晶體,該第三PMOS電晶體的汲極連接至該第二PMOS電晶體的源極,該第三PMOS電晶體的源極連接至一第三位準電壓;一第三NMOS電晶體,該第三NMOS電晶體的汲極連接至該第二NMOS電晶體的源極,該第三NMOS電晶體的源極連接至一第四位準電壓;一第四PMOS電晶體,該第四PMOS電晶體的閘極連接至該第一NMOS電晶體的汲極,該第四PMOS電晶體的源極接收該第三位準電壓,該第四PMOS電晶體的汲極連接至該第三NMOS電晶體的閘極;一第四NMOS電晶體,該第四NMOS電晶體的閘極連接至該第一PMOS電晶體的汲極,該第四NMOS電晶體的源極接收該第 四位準電壓,該第四NMOS電晶體的汲極連接至該第三PMOS電晶體的閘極;其中該第一位準電壓值小於該第二位準電壓值,該第二位準電壓值小於該第三位準電壓值,該第四位準電壓值小於該第一位準電壓值;以及其中該第四NMOS電晶體的汲極連接至該第四PMOS電晶體的汲極用以產生一高壓位準轉換訊號,該高壓位準轉換電路更包括:一第五PMOS電晶體,該第五PMOS電晶體的閘極連接至該第四PMOS電晶體的汲極,該第五PMOS電晶體的汲極連接至該第四PMOS電晶體的源極,該第五PMOS電晶體的源極連接至該第三位準電壓,其中該第四PMOS電晶體的源極透過該第五PMOS電晶體接收該第三位準電壓;以及一第五NMOS電晶體,該第五NMOS電晶體的閘極連接至該第四NMOS電晶體的汲極,該第五NMOS電晶體的汲極連接至該第四NMOS電晶體的源極,該第五NMOS電晶體的源極連接至該第四位準電壓,其中該第四NMOS電晶體的源極透過該第五NMOS電晶體接收該第四位準電壓。
- 根據請求項第6項之高壓位準轉換電路,更包括:一第六PMOS電晶體,該第六PMOS電晶體的源極連接至該第三位準電壓,該第六PMOS電晶體的閘極連接至該第四PMOS電晶體的汲極;以及一第六NMOS電晶體,該第六NMOS電晶體的源極連接至該第四位準電壓,該第六NMOS電晶體的閘極連接至該第四NMOS電晶體的汲極,該第六NMOS電晶體的汲極連接至該第六PMOS電晶體的汲極用以作為一輸出端。
- 一種高壓位準轉換電路,包括: 一第一NMOS電晶體,該第一NMOS電晶體的閘極連接一輸入端用以接收一輸入訊號,該第一NMOS電晶體的源極連接至一第一位準電壓,其中,該輸入訊號具有該第一位準電壓及一第二位準電壓;一第一PMOS電晶體,該第一PMOS電晶體的閘極連接該輸入端以接收該輸入訊號,該第一PMOS電晶體的源極連接至該第二位準電壓;一第二NMOS電晶體,該第二NMOS電晶體的汲極連接該第一PMOS電晶體的汲極,該第二NMOS電晶體的閘極與汲極相連接,以使該第二NMOS電晶體導通時的跨壓至少為一臨界電壓;一第二PMOS電晶體,該第二PMOS電晶體的汲極連接該第一NMOS電晶體的汲極,該第二PMOS電晶體的閘極與汲極相連接,以使該第二PMOS電晶體導通時的跨壓至少為該臨界電壓;一第三PMOS電晶體,該第三PMOS電晶體的汲極連接至該第二PMOS電晶體的源極,該第三PMOS電晶體的源極連接至一第三位準電壓;一第三NMOS電晶體,該第三NMOS電晶體的汲極連接至該第二NMOS電晶體的源極,該第三NMOS電晶體的源極連接至一第四位準電壓;一第四PMOS電晶體,該第四PMOS電晶體的閘極連接至該第一NMOS電晶體的汲極,該第四PMOS電晶體的源極接收該第三位準電壓,該第四PMOS電晶體的汲極連接至該第三NMOS電晶體的閘極;以及一第四NMOS電晶體,該第四NMOS電晶體的閘極連接至該第一PMOS電晶體的汲極,該第四NMOS電晶體的源極接收該第四位準電壓,該第四NMOS電晶體的汲極連接至該第三PMOS電晶體的閘極; 其中該第一位準電壓值小於該第二位準電壓值,該第二位準電壓值小於該第三位準電壓值,該第四位準電壓值小於該第一位準電壓值;其中該第四PMOS電晶體的源極連接至該第三位準電壓,該第四NMOS電晶體的源極連接至該第四位準電壓,該高壓位準轉換電路更包括:一第五PMOS電晶體,該第五PMOS電晶體的閘極與汲極連接至該第四NMOS電晶體的汲極,該第五PMOS電晶體的源極連接至該第四PMOS電晶體的汲極;一第五NMOS電晶體,該第五NMOS電晶體的閘極與汲極連接至該第四PMOS電晶體的汲極,該第五NMOS電晶體的源極連接至該第四NMOS電晶體的汲極;以及一第六PMOS電晶體,該第六PMOS電晶體的源極連接至該第三位準電壓,該第六PMOS電晶體的閘極連接至該第四PMOS電晶體的汲極;以及一第六NMOS電晶體,該第六NMOS電晶體的源極連接至該第四位準電壓,該第六NMOS電晶體的閘極連接至該第四NMOS電晶體的汲極,該第六NMOS電晶體的汲極連接至該第六PMOS電晶體的汲極用以作為一輸出端。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103117750A TWI517583B (zh) | 2014-05-21 | 2014-05-21 | 高壓位準轉換電路 |
US14/464,741 US9190990B1 (en) | 2014-05-21 | 2014-08-21 | High-voltage level conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103117750A TWI517583B (zh) | 2014-05-21 | 2014-05-21 | 高壓位準轉換電路 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201545479A TW201545479A (zh) | 2015-12-01 |
TWI517583B true TWI517583B (zh) | 2016-01-11 |
Family
ID=54434703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103117750A TWI517583B (zh) | 2014-05-21 | 2014-05-21 | 高壓位準轉換電路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9190990B1 (zh) |
TW (1) | TWI517583B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109616071A (zh) * | 2019-01-23 | 2019-04-12 | 常州欣盛微结构电子有限公司 | 用于集成电路可调整临界电压值的电压位准移位器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100000140A (ko) * | 2008-06-24 | 2010-01-06 | 삼성전자주식회사 | 레벨 쉬프팅 회로, 구동 전압 발생 회로 및 액정 표시장치 |
US7741882B1 (en) | 2008-07-15 | 2010-06-22 | Suvolta, Inc. | Current-limited output buffer |
KR101204670B1 (ko) * | 2010-11-26 | 2012-11-26 | 에스케이하이닉스 주식회사 | 레벨 시프터 |
TWI416875B (zh) | 2011-06-10 | 2013-11-21 | Orise Technology Co Ltd | 寬輸出範圍之轉壓系統 |
-
2014
- 2014-05-21 TW TW103117750A patent/TWI517583B/zh not_active IP Right Cessation
- 2014-08-21 US US14/464,741 patent/US9190990B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US9190990B1 (en) | 2015-11-17 |
US20150341022A1 (en) | 2015-11-26 |
TW201545479A (zh) | 2015-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI433442B (zh) | 電壓轉換電路 | |
JP4870391B2 (ja) | レベルシフタ及びレベルシフティング方法 | |
JP4958434B2 (ja) | 電圧選択回路 | |
JP4978094B2 (ja) | 出力バッファ回路 | |
JP5141393B2 (ja) | レベルアップ変換回路 | |
JP2018042077A (ja) | レベルシフト回路および半導体装置 | |
TWI517583B (zh) | 高壓位準轉換電路 | |
WO2019033340A1 (zh) | 一种可输出正负电压的电平转换器 | |
JP2006279203A (ja) | レベル変換回路 | |
JP6540290B2 (ja) | レベルコンバータ回路 | |
JP2007235815A (ja) | レベル変換回路 | |
TW200913446A (en) | Level shifting circuit | |
KR20130096495A (ko) | 반도체 장치의 버퍼 회로 | |
JP6610223B2 (ja) | 半導体集積回路 | |
TWI502892B (zh) | 輸入緩衝器 | |
JP2006025085A (ja) | Cmos駆動回路 | |
TWM586017U (zh) | 低功率電位轉換器 | |
TWM565921U (zh) | 電壓位準移位器 | |
JP2017153095A (ja) | 半導体回路及び半導体装置 | |
TWI475806B (zh) | 晶片輸出驅動電路 | |
TWM531694U (zh) | 電壓位準轉換器 | |
JP2006135384A (ja) | レベルシフタ | |
TWM517481U (zh) | 電壓位準轉換器 | |
JP2015002507A (ja) | スイッチ回路 | |
JP6113489B2 (ja) | 半導体回路及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |