TWI483263B - 記憶裝置以及操作其之方法 - Google Patents

記憶裝置以及操作其之方法 Download PDF

Info

Publication number
TWI483263B
TWI483263B TW100116749A TW100116749A TWI483263B TW I483263 B TWI483263 B TW I483263B TW 100116749 A TW100116749 A TW 100116749A TW 100116749 A TW100116749 A TW 100116749A TW I483263 B TWI483263 B TW I483263B
Authority
TW
Taiwan
Prior art keywords
line
bit line
string selection
stacks
string
Prior art date
Application number
TW100116749A
Other languages
English (en)
Other versions
TW201232554A (en
Inventor
Shih Hung Chen
Hang Ting Lue
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW201232554A publication Critical patent/TW201232554A/zh
Application granted granted Critical
Publication of TWI483263B publication Critical patent/TWI483263B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

記憶裝置以及操作其之方法
本發明是有關於一種高密度之記憶裝置，且特別是有關於一種設置多個記憶單元之平面以提供三維陣列記憶裝置。
當積體電路中裝置之關鍵尺寸縮小至普通記憶單元技術之極限時，設記者需尋找堆疊多平面之記憶單元的技術以達到較大的儲存容量，且達到每比特(bit)較低成本。
因此，發展出低製造成本三維結構積體電路記憶體，包括可靠度高、且極小之記憶元件且改善與鄰近具有閘極結構之記憶單元之堆疊的處理窗。
本發明係有關於一種記憶裝置，三維記憶裝置之閘極結構係設置以使間距加倍。
根據本發明之第一方面，提出一種記憶裝置。記憶裝置包括一積體電路基板、複數個堆疊、複數個字元線、複數個記憶體元件與複數個串選擇閘結構。複數個堆疊係複數個半導體材料條紋(strip)的此些堆疊。此些堆疊延伸出積體電路基板。此些堆疊係脊形且包括被絕緣材料分離為複數個平面位置中不同的平面位置的至少二半導體材料條紋。複數個字元線正交設置於此些堆疊之上且具有與此些堆疊共形的複數個表面，以在此些堆疊與此些字元線的表面之間的複數個交錯點建立複數個界面區的一三維陣列(3D array)。複數個記憶體元件，在此些界面區中，此些記憶體元件建立複數個記憶單元的一三維陣列可經由此些半導體材料條紋與此些字元線存取。此些記憶單元在複數個位元線結構與複數個源極線結構之間設置成串。複數個串選擇閘結構，不同的此些串選擇閘結構耦合不同的此些半導體材料條紋的此些堆疊至不同的複數個串選擇線，此些串選擇閘結構耦合至此些半導體材料條紋之此些堆疊之交替端，以使此些串選擇閘結構之串選擇閘結構耦合至此些半導體材料條紋之該些堆疊的每隔一之一第一端，以及耦合至此些半導體材料條紋之此些堆疊的每隔一之一第二端。
根據本發明之第二方面，提出一種記憶裝置。記憶裝置包括一積體電路基板、複數個堆疊、複數個字元線、複數個記憶體元件。多個堆疊係複數個半導體材料條紋(strip)的此些堆疊。此些堆疊延伸出積體電路基板。此些堆疊係脊形且包括被絕緣材料分離為複數個平面位置中不同的平面位置的至少二半導體材料條紋。複數個字元線正交設置於此些堆疊之上且具有與此些堆疊共形的複數個表面，以在此些堆疊與此些字元線的表面之間的複數個交錯點建立複數個界面區的一三維陣列(3D array)。多個記憶體元件在此些界面區中，此些記憶體元件建立複數個記憶單元的一三維陣列可經由此些半導體材料條紋與此些字元線存取，此些記憶單元在複數個位元線結構與複數個源極線結構之間設置成串。其中此些串的一第一串與一第二串係鄰近且具有相反位向，以使得第一串具有一位元線端到源極線端位向且第二串具有一源極線端到位元線端位向，以使得第一串之位元線端接近第二串之源極線端，且第二串之位元線端接近第一串之源極線端。
根據本發明之第三方面，提供一種記憶裝置。記憶裝置包括一積體電路基板、複數個記憶單元之一三維陣列、複數個串選擇閘結構。複數個記憶單元之一三維陣列位於積體電路基板上，三維陣列包括此些記憶單元之複數個反及閘(NAND)串之複數個堆疊。不同的此些串選擇閘結構耦合不同的此些反及閘串之此些堆疊至不同的複數個串選擇線。此些串選擇閘結構耦合至此些反及閘串之此些堆疊之交替端，以使此些串選擇閘結構之串選擇閘結構耦合至此些堆疊的每隔一之一第一端，以及耦合至此些堆疊的每隔一之一第二端。
根據本發明之第四方面，提供一種記憶裝置。記憶裝置包括一積體電路基板以及複數個記憶單元之一三維陣列。複數個記憶單元之一三維陣列位於積體電路基板上，三維陣列包括此些記憶單元之複數個反及閘(NAND)串之複數個堆疊。其中此些堆疊的一第一堆疊與一第二堆疊係鄰近且具有相反位向，以使得第一堆疊之此些反及閘串具有一位元線端到源極線端位向且第二堆疊之此些反及閘串具有一源極線端到位元線端位向，以使得第一堆疊之此些反及閘串之此些位元線端接近第二堆疊之此些反及閘串之此些源極線端，且第二堆疊之此些反及閘串之此些位元線端接近第一堆疊之此些反及閘串之此些源極線端。
根據本發明之第五方面，提供一種操作一三維記憶陣列之方法。操作一三維記憶陣列之方法包括加偏壓於在三維記憶之複數個半導體材料條紋之複數個堆疊之複數個交替端上的複數個串選擇裝置，不同之此些堆疊之此些串選擇裝置耦合於不同之複數個串選擇線。其中複數個位元線之一特定位元線、此些串選擇線之一特定串選擇線與此些字元線之一特定字元線的一結合選擇，定義此些記憶單元之三維陣列之一特定記憶單元。
根據本發明之第六方面，提供一種操作一三維記憶陣列之方法。操作一三維記憶陣列之方法包括加偏壓於具有相反偏壓位向之反及閘(NAND)串之相鄰的複數個堆疊，以使得一第一相鄰堆疊之此些反及閘串具有一位元線端到源極線端偏壓位向，且一第二相鄰堆疊之此些反及閘串具有一源極線端到位元線端偏壓位向，以使得第一堆疊之此些反及閘串之此些位元線端接近第二堆疊之此些反及閘串之此些源極線端。且第二堆疊之此些反及閘串之此些位元線端接近第一堆疊之此些反及閘串之此些源極線端。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下提供一些實施例之詳細說明，並請參照圖示。
第1圖繪示三維可程式化電阻記憶陣列之2X2部分的示意圖。三維可程式化電阻記憶陣列移除圖式中的填充材料，以提供構成三維陣列之半導體條紋與正交的字元線之視角。在本圖式中，僅顯示兩平面。然而，平面之數量可延伸至很多。如第1圖所示，記憶陣列形成於積體電路基板上，積體電路基板具有絕緣層10於半導體或其他裝置(未繪示)之下層。記憶陣列包括多個被絕緣材料21、22、23與24分離之多個半導體條紋11、12、13與14的堆疊。堆疊係脊形且如圖式中在Y軸上延伸，以使半導體條紋11-14可構為記憶單元串。半導體串11與13可作為在第一記憶平面中之記憶單元串。半導體串12與14可作為在第二記憶平面中之記憶單元串。記憶材料的層15，例如是反熔絲(anti-fuse)材料，在本實施例中塗佈於多個半導體條紋之堆疊，且在其他實施例中至少在半導體條紋之側牆上。多個字元線16、17正交設置於多個半導體條紋之堆疊之上。字元線16、17具有與此些半導體條紋之堆疊共形之表面，填充被此些堆疊定義之溝(例如為20)，並在堆疊與字元線16、17上的半導體條紋11-14之側表面之間的交錯點定義介面區的多層陣列。矽化物層18、19(例如為矽化鎢、矽化估或矽化鈦)可形成於字元線16、17之上表面之上。
記憶材料之層15可由反熔絲材料，例如是二氧化矽、氮氧化矽或其他氧化矽所組成。例如具有大約1到5奈米之厚度。亦可使用其他反熔絲材料例如為氮化矽。半導體條紋11-14可為具有第一導電材料(例如為P型)之半導體材料。字元線16、17可為具有第二導電材料(例如為n型)之半導體材料。舉例來說，半導體材料11-14可使用P型多晶矽製成，而字元線16、17可使用相對n+型重摻雜製成。半導體條紋之寬度應提供足夠之空間給空乏區(depletion region)以支持二極體操作。結果，記憶單元包括整流器形成係藉由在陽極與陰極之間具有可程式化反熔絲層之p-n介面形成，陽極與陰極形成於界在多晶矽條紋與線之間的交錯點的三維陣列中。在其他實施例中，可使用不同的可程式化電阻記憶材料，包括過渡金屬氧化物，例如氧化鎢於鎢之上或摻雜金屬氧化半導體條紋。如此的材料可被程式化與消除，且可實施於每單元之儲存多層比特(bits)操作。
第2圖繪示記憶單元的X-Z平面的剖面圖，記憶單元形成於字元線16與半導體條紋14之交錯處。主動區域25、26形成於條紋14之兩側壁上，條紋位於字元線16與條紋14之間交錯處。在原始狀態，反熔絲層材料之層15具有高電阻。在程式化後，反熔絲材料崩潰，造成在反熔絲材料中之主動區域25、26兩者或其中之一假設為低電阻狀態。在本實施例中，每個記憶單元具有二主動區域25、26，各位於半導體條紋14之各側。第3圖繪示記憶單元的X-Y平面的剖面圖，記憶單元形成於字元線16、17與半導體條紋14之交錯處。從字元線之電流路徑係被藉由字元線16經過反熔絲材料之層15且下至半導體條紋14所定義。
電子電流如第3圖中藉由實箭頭繪製。電流從n+字元線16至p型半導體條紋，且沿半導體條紋(--箭號)至感應放大器，感應放大器所在可測量以指出選擇記憶單元之狀態。再依典型實施例中，使用大約1奈米氧化矽層做為反熔絲材料，程式化脈衝可包括5至7伏特脈衝具有大約1百萬分之一秒之脈衝寬度，應用於片上(on-chip)控制電路之控制，如第18圖所示。讀取脈衝可包括1至2伏特脈衝具有之伏特寬度係依據組態，應用於片上控制電路之控制，請參照第18圖。讀取脈衝可大幅小於程式化脈衝。
第4圖繪示各具有6單元之記憶單元之2平面。記憶單元藉由二極體符號表示，且虛線表示介於陽極與陰極之間的反熔絲材料之層。記憶單元之2平面定義在字元線60、61之交錯處，字元線60、61做為第一字元線WLn與第二字元線WLn+1具有半導體條紋51、52之第一堆疊、半導體條紋53、54之第二堆疊、半導體條紋55、56之第三堆疊做為在陣列之第一與第二層中的記憶單元串n、n+1與n+2。記憶單元之第一平面包括在半導體條紋52上的記憶單元30、31，在半導體條紋54上的記憶單元32、33，在半導體條紋56上的記憶單元34、35。記憶單元之第二平面包括在半導體條紋51上的記憶單元40、41，在半導體條紋53上的記憶單元42、43，在半導體條紋55上的記憶單元44、45。如圖式中所示，字元線60做為字元線WLn，包括重直延伸60-1、60-2、60-3對應於如第1圖中在堆疊之間之溝20中的材料，以沿著在每一平面中繪示之3半導體條紋耦合字元線60至記憶單元。一陣列具有許多層可被如本文說明實施，可使各個晶片有非常高的記憶密度，且每個晶片接近或達到兆比特(terabits)。
第5圖繪示三維電荷捕捉記憶陣列之2X2部分的示意圖。三維電荷捕捉記憶陣列有填滿之材料從圖式中移除，以提供半導體條紋之堆疊以及正交字元線以構成三維陣列。在此圖式中，僅顯示2層。然而，層之數目可變為非常大之數目。如第5圖所示，記憶陣列形成於積體電路基板上，積體電路基板具有絕緣層110位於下層的半導體或其他結構(未繪示)之上。記憶陣列包括多個被絕緣材料121、122、123、124隔離之半導體條紋111、112、113、114之堆疊(圖式中繪示2個)。如圖式中，堆疊係脊形且延伸於Y軸上，以使半導體材料111-114可組為記憶單元串。半導體條紋111與113在第一記憶平面可做為記憶單元串。半導體條紋112與114在第二記憶平面可做為記憶單元串。
在第一堆疊中介於半導體條紋111與112之間的絕緣材料121，與在第二堆疊中介於半導體條紋113與114之間的絕緣材料123具有大約或大於40奈米之有效氧化厚度(effective oxide thickness,EOT)，有效氧化厚度係為絕緣材料之厚度，此厚度根據二氧化矽之介電常數與選擇之絕緣材料之介電常數之比例標準化。詞彙”大約40奈米”在此處說明大約可有10%之變化，典型上用於製造此類型之結構。絕緣材料之厚度可扮演一關鍵角色於減少結構中鄰近層之單元的干擾。在一些實施例中，當層之間達到充分的分離，絕緣材料之有效氧化厚度可大約為30奈米。
在本實施例中，記憶材料之層115，例如是介電電荷捕捉結構，塗佈於半導體條紋之多個堆疊上。多個字元線116、117正交設置於半導體條紋之多個堆疊之上，填充被此些堆疊定義之溝(例如為120)，並在堆疊與字元線116、117上的半導體條紋111-114之側表面之間的交錯點定義介面區的多層陣列。矽化物層118、119(例如為矽化鎢、矽化鈷或矽化鈦)可形成於字元線116、117上表面之上。
奈米導線金屬氧化物半導體場效應管型單元亦可以此方式配置，藉由提供奈米導線或奈米管結構於字元線111-114上之通道區域中，如Paul等人在IEEE Transactions on Electron Devices,Vol. 54,No. 9,September 2007在“Impact of a Process Variation on Nanowire and Nanotube Device Performance”所描述，此文章將納入做為參考。
結果，矽氧化氮氧化矽型(SONOS-type)記憶單元之三維陣列設置在反及閘(NAND)快閃陣列中可被形成。源極、汲極與通道係形成在矽半導體條紋111-114中，記憶材料之層115包括穿隧介電層97、電荷儲存層98與阻擋介電層99。穿隧介電層97其可由氧化矽形成。電荷儲存層98其可由氮化矽形成。阻擋介電層(blocking dielectric layer)99可由氧化矽形成，且閘極包括字元線116、117之多晶矽。
半導體條紋111-114可為p型半導體材料。字元線116、117可為具有相同或不同的導電類型(例如為p+型)之半導體材料。舉例來說，半導體條紋111-114可使用p型多晶矽或p型磊晶單結晶矽，而字元線116、117可使用相對重摻雜p+型多晶矽製成。
可選擇地，半導體條紋111-114可為n型半導體材料。字元線116、117可為相同或不同導電類型(例如為P+型)之半導體材料。n型條紋之設置造成內埋通道，空乏型電荷捕捉記憶單元。舉例來說，半導體條紋111-114可使用n型多晶矽或n型磊晶單結晶矽製成，而字元線116、117可使用相對重摻雜p+多晶矽。典型於n型半導體條紋之摻雜濃度可大約為1018 /cm3 ，有用之實施例可能在1017 到1019 /cm3 之範圍內。n型半導體條紋之使用特別在無介面(junction-free)實施例有利，以沿著反及閘(NAND)串改善導電率，藉以允許較高之讀取電流。
因此，記憶單元包括場效電晶體，場效電晶體具有電荷儲存結構，電荷儲存結構形成在交錯點之三維陣列中。半導體條紋與字元線之寬度大約為25奈米，脊形堆疊之間的間隙大約為25奈米，裝置具有幾十層(例如為32層)可在單一晶片達到兆比特容量。
記憶材料之層115可包括其他電荷儲存結構。舉例來說，帶隙工程矽氧化氮氧化矽(BE-SONOS)電荷儲存結構可使用在包括一穿隧介電層97，穿隧介電層97包括之材料組成形成倒轉之”U”型價帶於零偏壓下。在一實施例中，穿隧介電層組成包括第一層、第二層與第三層。第一層被稱為穿隧層，第二層被稱為帶偏移層(band offset layer)，第三層被稱為分離層。在本實施例中之層115的孔洞穿隧層包括二氧化矽於半導體條紋之側表面上，其形成舉例來說使用現場蒸汽產生(in-situ steam generation,ISSG)具有選擇性的氮化(nitridation)，於沈積期間藉由一後沈積一氧化氮退火或藉由一氧化氮之加成至環境。二氧化矽之第一層之厚度係小於20，較佳為15或更小。代表之實施例之厚度可為10或12。
在本實施例中，帶偏移層包括氮化矽於孔洞穿隧層上，其形成舉例來說使用低壓化學氣相沈積，在680℃使用例如是二氯矽烷與氨前趨物。在另一可選擇的程序，帶偏移層包括氮氧化矽，以使用具有一氧化二氮(N2O)前趨物之相似程序製成。氮化矽之帶偏移層厚度小於30，較佳為25或更少。
在本實施例中，隔離層包括二氧化矽，位在氮化矽之帶偏移層上，其形成舉例來說使用低壓化學氣相沈積高溫氧化沈積。二氧化矽之隔離層之厚度係小於35，較佳為25或更少。三層穿隧層造成倒轉”U”型價帶能量水準。在第一位置之價帶能量水準(valence band energy level)使得電場足以誘導孔洞穿隧經過薄區域，薄區域介於半導體與第一位置之介面。在第一位置之價帶能量水準亦足以在第一位置，有效消去在第一位置之後的組成穿隧介電中之孔洞穿隧屏障後提昇價帶能量水準。此結構在三層穿隧介電層中建立倒轉U型價帶能量水準，且在沒有電場或為其他操作目的誘發較小之電場下，例如從單元讀取資料或程式化相鄰單元，當有效避免電荷經過混合穿隧介電質洩漏時，結構使電場輔助孔洞(electric field assisted hole)在高速下穿隧。
在本裝置中，記憶材料之層115包括帶隙工程混合穿隧介電層(bandgap engineered composite tunneling dielectric layer)，帶隙工程混合穿隧介電層包括二氧化矽層的厚度小於2奈米，氮化矽層的厚度小於3奈米，且二氧化矽層小於4奈米。在一實施例中，混合穿隧介電層由超薄氧化矽層O1(例如小於等於15)、超薄氮化矽層N1(例如小於等於30)以及超薄氧化矽層O2(例如為小於等於35)所組成，造成在15之位移或小於與半導體之介面下於價帶能量水準中增加大約2.6電子伏特。藉由較低價帶能量水準與較高導電帶能量水準，在第二位移(例如大約為從介面30到45)，O2層從電荷捕捉層分離N1層。電場足以誘導孔洞穿隧提昇價帶能量水準，在第二位置有效地消除孔洞穿隧屏障，因為第二位置與介面有較大的距離。因此，當於低電場期間改善工程穿隧介電質的能力以阻擋洩漏，O2層不會嚴重干擾電場輔助孔洞穿隧。
在本實施例中，記憶材料之層115中的電荷捕捉層包括具有大於50之氮化矽，包括例如大約70於本實施例中，例如使用低壓化學氣相沈積形成。其他電荷捕捉材料與結構亦可實施，包括例如氮氧化矽(Six Oy Nz )、富矽氮化矽(silicon-rich nitride)、富矽氧化矽(silicon-rich oxide)，捕捉層包括內置奈米粒子之類。
在本實施例中，記憶材料之層115中的阻擋介電層包括具有大於50之二氧化矽，包括例如大約90於本實施例中，例如利用濕爐氧化程序(wet furnace oxidation process)從氮化物藉由濕轉換形成。其他實施例可使用高溫氧化(high temperature oxide,HTO)或低壓化學氣相沈積二氧化矽實施。其他阻擋介電質可包括高κ材料例如是氧化鋁。
在一實施例中，孔洞穿隧層可為13之二氧化矽、帶位移層可為20之氮化矽、隔離層可為25之二氧化矽、電荷捕捉層可為70之氮化矽、與阻擋介電層可為90之氧化矽。閘極材料為p+多晶矽(功函數大約為5.1電子伏特)使用於字元線116、117中。
第6圖繪示形成於字元線116與半導體條紋114的交界處之電荷捕捉記憶單元於X-Z平面之剖面圖。主動電荷捕捉區域125、126形成在介於字元線116與條紋114之間的條紋114的二側面上。本文說明之實施例中，如第6圖所示，各記憶單元係具有主動電荷存取區域125、126之雙閘極場效電晶體，各位於半導體條紋114之各側邊。電流如圖式所繪之實箭頭沿著p型半導體條紋流動，以感應放大器，放大器可被測量以顯示選擇的記憶單元之狀態。
第7圖繪示形成於字元線116、117與半導體條紋114的交界處之電荷捕捉記憶單元於X-Y平面之剖面圖。繪示電流於半導體條紋114向下。位於字元線116、117之間之源極/汲極區域128、129、130可為”無介面(junction-free)”，源極與汲極摻雜沒有具有相反於字元線之下的通道區域之導電類型的導電類型。在無介面實施例中，電荷捕捉場效電晶體可具有p型通道結構。同樣地，在字元線定義之後於自我對準植佈中，源極與汲極摻雜可實施於一些實施例中。
在另一實施例中，半導體條紋111-114可使用無介面設置之輕摻雜n型半導體實施，造成內埋通道場效電晶體可操作於空乏模式(depletion mode)，自然偏移低於用以電荷捕捉單元之臨界分佈。
第8圖繪示設置於反及閘組態中具有9電荷捕捉單元之記憶單元之2平面。反及閘組態以立方體(cube)表示，立方體可包括許多平面與許多字元線。記憶單元之2平面定義在字元線160、161之交錯點做為半導體條紋之第一堆疊、半導體條紋之第二堆疊、半導體條紋之第三堆疊之字元線WLn-1、WLn。
記憶單元之第一平面包括記憶單元70、71在半導體條紋上之反及閘串中，記憶單元73、74在半導體條紋上之反及閘串中，記憶單元76、77在半導體條紋上之反及閘串中。各反及閘串連接於一接地選擇電晶體之其一側(例如為接地選擇裝置90、72於反及閘串70、71之其一側上)。
在一實施例中，記憶單元之第二平面對應於一立方體之底面，且包括記憶單元(例如為80、82、84)設置於反及閘串中相似於第一平面中之方法。
如圖所示，字元線161做為字元線WLn包括垂直延伸對應於第5圖中在溝120中介於堆疊間的材料，為了耦合字元線161至所有平面中之半導體條紋之間的溝之介面區中的記憶單元(第一平面中的單元71、74、77)。
記憶單元串在相鄰堆疊之交替端，位於位元線端到源極線端位向與源極線端到位元線端位向之間。
位元線BLn與BLn-1終止記憶單元串，鄰接於串選擇裝置。舉例來說，在最高記憶平面中，位元線BLn終止記憶單元串，記憶單元串具有串選擇電晶體96與98。相較之下，位元線未連接於接觸線(trace)97，因為相鄰堆疊交替端之串，位於位元線端到源極線端位向與源極線端到位元線端位向之間。因此取代此串，對應之位元線連接於串之另一端。在記憶平面之底，位元線BLn-1終止具有對應串選擇電晶體之記憶單元串。
串選擇電晶體96、98連接於各別的反及閘串與串選擇線SSLn-1與SSLn之間的設置。類似地，相似之串選擇電晶體在立方體中之底面上且連接於此設置之各反及閘串與串選擇線SSLn-1與SSLn之間。串選擇線106、108連接於不同之脊與各記憶單元串中串選擇電晶體之閘極，且在本實施例中提供選擇訊號SSLn-1、SSLn與SSLn+1。
相反地，因為位於位元線端到源極線端位向與源極線端到位元線端位向之間的相鄰堆疊交替端的串，串選擇電晶體並非連接接觸線97。因此取代此串，對應串選擇電晶體連接於串之另一端。具有記憶單元73、74之反及閘串亦具有串選擇裝置於串之另一端上，但未顯示。接觸線97藉由源極線107終止。
接地選擇電晶體90-95設置於反及閘串的第一端。接地選擇電晶體72、75、78與對應第二平面接地選擇電晶體係設置在反及閘串的第二端。因此，接地選擇電晶體位於記憶串之兩端上。依據記憶串之特別端，接地選擇電晶體耦合記憶串至源極線或至串選擇裝置及位元線。
在本實施例中，接地選擇訊號159係耦合至接地選擇電晶體90-95的閘極，且可以如字元線160、161之相同方式實施。在一些實施例中，串選擇電晶體與接地選擇電晶體可使用相同介電堆疊，作為閘極氧化物作為記憶單元。在其他實施例中，使用典型的閘極氧化物代替。同樣地，通道長度與寬度調整至設計者的需求以提供電晶體開關函數(switching function)。
第9圖係相似於第5圖之另一結構。在圖中相似結構之符號再次使用於圖式中，且不再說明。第9圖相異於第5圖在絕緣層110之表面110A以及半導體條紋113、114之側表面113A與114A係暴露於作為字元線的字元線116之間，由蝕刻製程形成字元線。因此，記憶材料層115在無傷害操作下完全地或部分地於字元線間蝕刻。然而，在一些結構中沒有必要如上所述之蝕刻穿越記憶層115形成介電電荷捕捉結構。
第10圖係類似於第6圖於X-Z平面中之記憶單元之剖面圖。第10圖與第6圖一樣，繪示類似第9圖之結構形成記憶單元，記憶單元與第5圖實施之剖面圖之結構相同。第11圖繪示相似於第7圖於X-Y平面中之記憶單元之剖面圖。第11圖相異於第7圖在沿半導體條紋114之側表面(例如為114A)的區域128a、129a與130a中可移除記憶材料。
第12-16圖繪示用以實施如上所述之三維記憶陣列之基本程序流程之階段，僅利用二用以形成陣列之關鍵對準步驟之圖案化光罩步驟。在第12圖中，繪示之結構係由絕緣層210、212、214與半導體層211、213交替沈積，半導體層211、213使用摻雜半導體例如在晶片之陣列面積之毯沈積(blanket deposition)中。依據植佈，半導體層211、213可使用具有n型或p型摻雜之多晶矽或磊晶單層結晶矽實施。內層絕緣層210、212、214舉例來說使用二氧化矽、其他氧化矽或氮化矽以實施。此些層可以不同之方式形成，包括低壓化學沈積程序可用在此工藝。
第13圖繪示第一光蝕刻圖案化步驟之結果，用以定義多個半導體條紋之脊型堆疊250，半導體條紋使用半導體層211、213之材料實施，且被絕緣層212、214隔開。深且高的高寬比(aspect ratio)溝可被形成於堆疊中，支撐許多層，應用碳硬罩幕(hard mask)以及反應離子蝕刻以使用光蝕刻基底程序。
雖然未繪示，在步驟中記憶串的交替位向定義位元線端到源極線端位向以及源極線端到位元線端位向。
第14A與第14B圖分別繪示一實施例中的下一個步驟，包括程式化電阻記憶結構，例如反熔絲單元結構，與一實施例包括程式化電荷捕捉記憶裝置，例如矽氧化氮氧化矽型記憶單元結構。
在實施例中，第14A圖繪示記憶材料層215之毯沈積的結果，其中記憶材料由單層例如相似於第1圖所繪示反熔絲結構之例子所組成。在另一實施例中，相較於毯沈積，可實施一氧化程序以形成氧化物於半導體條紋暴露之側邊，氧化物作為記憶材料。
第14B圖顯示層315之毯沈積結果，包括多層電荷捕捉結構，包括穿遂層397、電荷捕捉層398以及阻擋層399，如第4圖所述。如第14A與第14B圖繪示，記憶層215、315以共形之方式沈積於半導體條紋之脊形堆疊之上(第13圖之250)。
第15圖繪示高的高寬比填充步驟的結果，其中導電材料例如是具有n型或p型摻雜多晶矽，用於字元線作為字元線沈積以形成層225。同樣地，矽化物226之層可在實施例中形成於層225之上，其中利用多晶矽。如圖式所繪示，高的高寬比沈積技術例如是於實施例中多晶矽的低壓化學沈積用來完整地填充脊形堆疊之間的溝220。甚至是非常窄的溝例如10奈米寬之高的高寬比。
第16圖繪示第二光蝕刻圖案化步驟的結果，第二光蝕刻圖案化步驟用以定義多個位元線260作為3維記憶陣列之位元線。使用多晶矽對氧化矽或氮化矽高蝕刻比之蝕刻製程蝕刻多晶矽。因此，使用交替蝕刻程序，依靠相同光罩蝕刻半導體與絕緣體層，程序停止於下層絕緣層210上。
在此步驟，接地選線亦可被定義，在此步驟中，雖然閘極結構共形於個別半導體條紋堆疊，閘極結構可被串選擇線控制亦可被定義。
選擇性製造步驟包括形成硬罩幕於多個字元線之上，且硬罩幕於閘極結構之上。硬罩幕可使用可阻擋離子植佈程序的相對厚之氮化矽或其他材料層形成。在硬罩幕形成後，可施加植佈以增加半導體條紋中的摻雜濃度，且在階梯結構中，因而減少沿半導體條紋電流路徑的電阻。藉由利用控制植佈能量，植佈可穿透到半導體條紋的底，與在堆疊中各疊加的半導體條紋。
隨後，移除硬罩幕，沿著字元線之上表面與閘極結構之上，暴露矽化物。在一層間介電體形成於陣列之頂部之上後，打通接觸拴塞之孔洞(vias)，例如以鎢填滿，形成以抵達至閘極結構之上表面。上覆金屬線被圖案化以連接串選擇線至行解碼器電路。建立三平面解碼網路使用一字元線、一位元線與一串選擇線存取選擇單元。可參照美國專利號碼6,906,940，Plane Decoding Method and Device for Three Dimensional Memories。
第17圖係由透射電子顯微鏡顯示製作與測試8層垂直閘極、薄膜電晶體、帶隙工程矽氧化氮氧化矽電荷捕捉反及閘裝置之一部份的剖面圖。裝置具有75奈米之半間距。通道係n型多晶矽大約18奈米厚。無使用額外交界植佈，形成無介面結構。介於條紋之間的絕緣材料用以隔絕在z軸方向中的通道係大約40奈米厚之二氧化矽。閘極藉由p+多晶矽線提供。串選擇線與接地選擇線裝置具有之通道長度長於記憶單元。測試裝置實施32字元線，無介面反及閘串。第30圖中下條紋之寬度大於上條紋之寬度，因為用溝蝕刻形成結構造成錐形側牆，漸漸地當溝變深條紋就變寬，且介於條紋之間的絕緣材料比多晶矽被蝕刻的多。
第18圖係依據本發明之一實施例之簡單的積體電路之方塊圖。積體電路線875包括三維程式化電阻記憶陣列(RRAM)860如本文說明實施，在一半導體基板上，具有位元線端到源極線端位向與源極線端到位元線端位向之交替記憶串位向，且每隔一堆疊上堆疊之其一端具有串選擇線閘極結構。列解碼器861耦合至多個字元線862，且在記憶陣列860中沿著列設置。行解碼器863耦合多個串選擇線864沿著行設置，此些行對應於記憶陣列860中的堆疊，用以從陣列860中之記憶單元讀取及程式化資料。平面解碼器858耦合多個在位元線859上之記憶陣列860中的平面。存取係應用於匯流排865至行解碼器863、列解碼器861與平面解碼器858。在本實施例中，感應放大器與數據輸入結構於集區866中經由資料匯流排867耦合行解碼器863。資料經由資料輸入線871從積體電路875上的輸入/輸出埠或從其他內部於或外部於積體電路875資料之資料源至集區866中之資料輸入結構提供。在一實施例中，其他電路系統874包括於積體電路上，例如為通用處理器(general purpose processor)或特用應用電路系統，或藉由程式化電阻單元陣列支援提供系統單晶片(system-on-a-chip)功能的模組之組合。資料經由資料輸出線872從集區(block)866中之感應放大器至在積體電路875上之輸入/輸出埠，或至其他內部或外部於積體電路875之資料終點。
在一實施例中，控制器之實施使用偏壓設置狀態機器(bias arrangement state machine)869控制偏壓設置提供電壓之應用，此應用經由在集區868中之電壓提供或提供器以產生或提供，例如為讀取或程式化電壓。控制器可使用該領域之一般知識者所知的特用邏輯電路系統實施。在另一實施例中，控制器包括一通用處理器，其可實施於相同的積體電路上，此積體電路執行電腦程式化以控制或操作裝置。再一實施例中，可利用特用邏輯電路系統與通用處理器之組合於控制器的實施。
第19圖係依據本發明之一實施例之簡單的積體電路之方塊圖。積體電路線975包括三維反及閘快閃記憶體960如本文說明實施，在一半導體基板上，具有位元線端到源極線端位向與源極線端到位元線端位向之交替記憶串位向，且每隔一堆疊上堆疊之其一端具有串選擇線閘極結構。列解碼器961耦合至多個字元線962，且在記憶陣列960中沿著列設置。行解碼器963耦合多個串選擇線964沿著行設置，此些行對應於記憶陣列960中的堆疊，用以從陣列960中之記憶單元讀取及程式化資料。平面解碼器958耦合多個經由位元線959上之記憶陣列860中的平面。存取係應用於匯流排965至行解碼器963、列解碼器961與平面解碼器958。在本實施例中，感應放大器與數據輸入結構於集區966中經由資料匯流排967耦合行解碼器963。資料經由資料輸入線971從積體電路975上的輸入/輸出埠或從其他內部於或外部於積體電路975資料之資料源至集區966中之資料輸入結構提供。在一實施例中，其他電路系統974包括於積體電路上，例如為通用處理器(general purpose processor)或特用應用電路系統，或藉由反及閘快閃記憶單元陣列支援提供系統單晶片(system-on-a-chip)功能的模組之組合。資料經由資料輸出線972從集區966中之感應放大器至在積體電路975上之輸入/輸出埠，或至其他內部或外部於積體電路975之資料終點。
在一實施例中，控制器之實施使用偏壓設置狀態機器(bias arrangement state machine)969控制偏壓設置提供電壓之應用，此應用經由在集區968中之電壓提供或提供器以產生或提供，例如為讀取、消去、程式化、消除確認或程式化確認電壓。控制器可使用該領域之一般知識者所知的特用邏輯電路系統實施。在另一實施例中，控制器包括一通用處理器，其可實施於相同的積體電路上，此積體電路執行電腦程式化以控制或操作裝置。再一實施例中，可利用特用邏輯電路系統與通用處理器之組合於控制器的實施。
第20-22圖繪示第一三維反及閘快閃記憶體陣列結構，具有連續較高之串選擇線之金屬層，具有縱長位向平行於半導體材料條紋，串選擇線具有橫向位向平行於字元線，且位元線具有縱向位向平行於半導體材料條紋。
第20圖係第一三維反及閘快閃記憶體陣列結構之示意圖。絕緣材料從圖式中移除以暴露出額外的結構。舉例來說，移除介於半導體條紋之間、脊形堆疊中以及介於半導體條紋之脊形堆疊之間的絕緣層。
多層陣列形成於絕緣層之上，且包括多個字元線425-1、...、425-n-1、425-n共形於多個脊形堆疊，且作為字元線WLn、WLn-1、...、WL1。多個脊形堆疊包括半導體條紋412、413、414與415。在相同平面中之半導體條紋藉由階梯結構電性耦合。
顯示之字元線符號從1增加至N係從整體結構之後面到前面，施予雙數記憶頁數。對於單數記憶頁數，字元線符號從N減少到1係從整體結構之後面到前面。
階梯結構412A、413A、414A、415A終止半導體條紋，例如為半導體條紋412、413、414、415。如圖所示，階梯結構412A、413A、414A、415A係電性連接於不同的位元線用以連接至解碼電路系統以在陣列中選擇平面。階梯結構412A、413A、414A、415A可在同時間被圖案化以定義多個脊形堆疊。
階梯結構402B、403B、404B、405B終止半導體條紋，例如為半導體條紋402、403、404、405。如圖所示，階梯結構402B、403B、404B、405B係電性連接於不同的位元線用以連接至解碼電路系統以在陣列中選擇平面。階梯結構402B、403B、404B、405B可在同時間被圖案化以定義多個脊形堆疊。
任何半導體條紋之堆疊係耦合階梯結構412A、413A、414A、415A或階梯結構402B、403B、404B、405B，並非耦合兩者。半導體條紋之堆疊具有二相反位向其中之一，二相反位向為位元線端至源極線端位向或源極線端到位元線端位向。舉例來說，半導體條紋412、413、414、415之堆疊具有位元線端至源極線端位向，且半導體條紋402、403、404、405之堆疊具有源極線端至位元線端位向。
半導體條紋412、413、414、415之堆疊係藉由階梯結構412A、413A、414A、415A終止於一端，並通過串選擇線閘極結構419、閘極選擇線426、字元線425-1WL至425-NWL、閘極選擇線427以及藉由源極線428終止於另一端。半導體條紋412、413、414、415之堆疊未抵達階梯結構402B、403B、404B、405B。
半導體條紋402、403、404、405之堆疊係藉由階梯結構402B、403B、404B、405B終止於一端，並通過串選擇線閘極結構409、閘極選擇線427、字元線425-N至425-1、閘極選擇線426以及藉由源極線428終止於另一端(被圖式中其他部分遮蓋)。半導體條紋402、403、404、405之堆疊未抵達階梯結構412A、413A、414A、415A。
記憶材料層分離字元線425-1至425-n，從半導體條紋412-415以及402-405，如上述之圖式所詳細說明。接地選擇線426與427共形於多個脊形堆疊，相似於字元線。
各半導體之堆疊藉由階梯結構終止於一端，且藉由源極線終止於另一端。舉例來說，半導體條紋412、413、414、415之堆疊藉由階梯結構412A、413A、414A、415A終止，且藉由源極線428終止另一端。在圖式之近端，每隔一半導體條紋之堆疊係藉由階梯結構402B、403B、404B、405B終止，且每隔一半導體結構藉由分離源極線終止。在圖式之遠端，每隔一半導體條紋之堆疊係藉由階梯結構412A、413A、414A、415A終止，且每隔一半導體結構藉由分離源極線終止。
位元線與串選擇線形成於金屬層ML1、ML2與ML3，且以下以較佳視角之圖式顯示。
電晶體形成於階梯結構412A、413A、414A與字元線425-1之間。在電晶體中，半導體條紋(例如為413)作為裝置之通道區域。串選擇線閘極結構(例如為419、409)係在定義字元線425-1至425-n之相同步驟中圖案化。矽化物426之層可沿字元線與接地選擇線之上表面、且於閘極結構429之上形成。記憶材料415之層可作為電晶體之閘極介電層。電晶體作為串選擇閘耦合於解碼電路系統用以於陣列中選擇特別脊形堆疊。
第21圖與第22圖中係第20圖中第一三維反及閘快閃記憶體陣列結構之側面示意圖。第21圖繪示所有的三金屬層ML1、ML2與ML3。第22圖繪示較低之二金屬層ML1與ML2，移除ML3以使視角更清楚。
第一金屬層ML1包括串選擇線具有縱向位向平行於半導體材料條紋。此些ML1串選擇線藉由短孔洞連接至不同的串選擇線閘極結構(例如為409、419)。
第二金屬層ML2包括串選擇線具有縱向位向平行於字元線。此些ML2串選擇線藉由短孔洞連接至不同的ML1串選擇線。
在組合上，此些ML1串選擇線與ML2串選擇線允許串選擇線訊號去選擇一特定之半導體條紋之堆疊。
第一金屬層ML1亦包括二源極線，具有縱向位向平行於字元線
最後，第三金屬層ML3包括位元線具有縱向位向平行於半導體材料條紋。不一樣的位元線電性連接於不一樣之階梯結構412A、413A、414A、415A與402B、403B、404B、405B之步階。此些ML3位元線允許位元線訊號去選擇一特定半導體條紋之水平平面。
因為特定字元線允許字元線去選擇一特定記憶單元之列平面，此字元線訊號之三倍組合，位元線訊號、以及串選擇線訊號係足以從記憶單元之三維陣列選擇一特定記憶單元。
第23-26圖繪示第二三維反及閘快閃記憶體陣列結構，具有連續較高之串選擇線之金屬層，具有橫向位向平行於字元線，具有縱相位向平行於半導體材料條紋且位元線具有縱向位向平行於半導體材料條紋。
第二三維反及閘快閃記憶體陣列繪示於第23-26圖大幅相似於第一三維反及閘快閃記憶體陣列繪示於第20-22圖。第26圖更移除所有三金屬層ML1、ML2、ML3以得到更佳視角。
然而，當第一三維反及閘快閃記憶體陣列繪示於第20-22圖顯示八字元線，第二三維反及閘快閃記憶體陣列繪示於第23-26圖顯示三十二字元線。其他實施例具有不同之字元線、位元線與串選擇線的標號，且對應不同半導體條紋堆疊之不同標號等等。
同樣地，儘管第一三維反及閘快閃記憶體陣列繪示於第20-22圖顯示金屬接觸拴塞連接ML3位元線至階梯結構之不同步階，第二三維反及閘快閃記憶體陣列繪示於第23-26圖顯示連接金屬接觸拴塞至階梯結構之不同步階，伴隨多晶矽拴塞。
更進一步，儘管第一三維反及閘快閃記憶體陣列繪示於第20-22圖顯示具有在ML2引導至解碼器之串選擇線，以及於ML1上引導至串選擇線閘極結構之串選擇線。第二三維反及閘快閃記憶體陣列繪示於第23-26圖顯示具有在ML1引導至解碼器之串選擇線，以及於ML2上引導至串選擇線閘極結構之串選擇線。
第27-31圖係第20-22圖之第一三維反及閘快閃記憶體陣列結構之設計示意圖，具有不同之偏壓設置。
在第27圖之設計示意圖中，半導體條紋之堆疊顯示為具有點破折號邊界之垂直條紋。半導體條紋之相鄰堆疊交替於相反位向之間，相反位向有位元線端到源極線端位向與源極線端到位元線端位向。每隔一半導體條紋之堆疊從在頂處之位元線結構到在底處之源極線結構。每隔一半導體條紋之堆疊從在頂處之源極線結構到在底處之位元線結構。
覆蓋於半導體條紋之堆疊係水平字元線與水平接地選擇線(雙)與接地選擇線(單)。亦覆蓋於半導體條紋之堆疊係串選擇線閘極結構。串選擇線閘極結構在半導體條紋之底端覆蓋每隔一半導體條紋之堆疊。在另一案例中，串選擇線閘極結構控制電性連接任何半導體條紋堆疊與堆疊的對應位元線接觸結構。
顯示之字元線標號，從1增加至N係從圖式之頂處到底處，施予雙數記憶頁數。對於單數記憶頁數，字元線符號從N減少到1係從圖式之底處到頂處。
覆蓋字元線、接地選擇線與串選擇線閘極結構係垂直地ML1 SSL串選擇線。覆蓋ML1 SSL串選擇線係水平地ML2 SSL串選擇線。雖然ML2 SSL串選擇線顯示終止於對應之ML1 SSL串選擇線用以更易看清結構，ML2 SSL串選擇線可在水平上更長。ML2 SSL串選擇線從解碼器傳輸訊號，且ML1 SSL串選擇線耦合此些解碼器訊號至特定串選擇線閘極結構以選擇特定之半導體條紋之堆疊。
亦覆蓋ML1 SSL串選擇線係源極線，雙數與單數。
更進一步，覆蓋ML2 SSL串選擇線係ML3位元線(未繪示)，其連接於於頂處與底處之步階接觸結構。經過步階接觸結構，位元線選擇特定半導體條紋之平面。
在一實施例中，第28圖繪示之設計示意圖中程式化偏壓設置。特定位元線係偏壓於Vcc(阻止)(inhibit)或0伏特(程式)(program)，特定位元線依序電性連接於不同之半導體條紋之不同平面。半導體條紋之選擇堆疊之串選擇線係Vcc，且其他串選擇線係0伏特。為了程式化在單數堆疊中之半導體條紋，閘極選擇線(雙)打開在Vcc以使位元線偏壓通過，且接地選擇線(單)關閉於0伏特以斷線於源極線(單)。源極線係在Vcc是為了自我提升(self-boosting)以避免相鄰雙頁數的干擾。除了選擇的字元線遭受增量步階脈衝編程(Incremental Step Pulse Programming,ISPP)至20伏特以外，字元線為Vpass電壓。
顯示之記憶單元係重複於上也重複於下，分享相同的位元線。重複之單元亦在相同的時點程式化，一般而言顯示之記憶單元的平面係相同平面。
如果改為記憶體條紋在雙堆疊中被程式化，則單與雙訊號互相交換。
在一實施例中，第29圖繪示之設計示意圖中讀取偏壓設置。特定位元線係在讀取偏壓，例如為先充至1伏特，特定位元線依序電性連接於不同之半導體條紋之不同平面。半導體條紋之選擇堆疊之串選擇線係Vcc，且其他串選擇線係0伏特。為了讀取在單數堆疊中之半導體條紋，閘極選擇線(雙)打開在Vcc以使位元線偏壓通過，且接地選擇線(單)打開於Vcc以連接於源極線(單)。源極線(雙)與源極線(單)兩者係關閉在0伏特。字元線在Vpass電壓，除了選擇的字元線在Vref之外。
顯示之記憶單元係重複於上也重複於下，分享相同的位元線。重複之單元亦在相同的時點讀取。
第30圖繪示之設計示意圖繪示第一實施例中消去偏壓設置。源極線，單與雙，係13伏特。位元線係浮動且提高到13伏特，特定位元線依序電性連接於不同之半導體條紋之不同平面。字元線全都0伏特。所有串選擇線與雙與單接地選擇線兩者係中間電壓，例如為6伏特以避免干擾。
顯示之記憶單元係重複於上也重複於下，分享相同的位元線。其他非選擇的記憶單元具有浮動字元線以提供自我提升消去抑制。
第31圖繪示之設計示意圖繪示第二實施例中消去偏壓設置。字元線全都在-13伏特，且源極線係浮動的。
第32-36圖係第23-26圖之第二三維反及閘快閃記憶體陣列結構之設計示意圖，具有不同之偏壓設置。在第32-36圖中繪示之第二三維反及閘快閃記憶體陣列結構大幅與第27-31圖中繪示之第一三維反及閘快閃記憶體陣列結構相似。然而，儘管第27-31圖中繪示之第一三維反及閘快閃記憶體陣列具有在ML2引導至解碼器之串選擇線，以及於ML1上引導至串選擇線閘極結構之串選擇線。二三維反及閘快閃記憶體陣列繪示於第32-36圖顯示具有在ML1引導至解碼器之串選擇線，以及於ML2上引導至串選擇線閘極結構之串選擇線。
在一實施例中，第33圖繪示之設計示意圖中程式化偏壓設置。特定位元線係偏壓於Vcc(阻止)(inhibit)或0伏特(程式)(program)，特定位元線依序電性連接於不同之半導體條紋之不同平面。半導體條紋之選擇堆疊之串選擇線係Vcc，且其他串選擇線係0伏特。為了程式化在單數堆疊中之半導體條紋，閘極選擇線(雙)打開在Vcc以使位元線偏壓通過，且接地選擇線(單)關閉於0伏特以斷線於源極線(單)。源極線係在Vcc是為了自我提升(self-boosting)以避免相鄰雙頁數的干擾。字元線在Vpass電壓，除了選擇的字元線遭受增量步階脈衝編程(Incremental Step Pulse Programming,ISPP)至22伏特。顯示之記憶單元係重複於上也重複於下，分享相同的位元線。重複之單元亦在相同的時點程式化，一般而言顯示之記憶單元的平面係相同平面。
如果改為記憶體條紋在雙堆疊中被程式化，則單與雙訊號互相交換。
在一實施例中，第34圖繪示之設計示意圖中讀取偏壓設置。特定位元線係在讀取偏壓，例如為先充至1伏特，特定位元線依序電性連接於不同之半導體條紋之不同平面。半導體條紋之選擇堆疊之串選擇線係Vcc，且其他串選擇線係0伏特。為了讀取在單數堆疊中之半導體條紋，閘極選擇線(雙)打開在Vcc以使位元線偏壓通過，且接地選擇線(單)打開於Vcc以連接於源極線(單)。源極線(雙)與源極線(單)兩者係關閉在0伏特。字元線在Vpass電壓，除了選擇的字元線在Vref之外。
顯示之記憶單元係重複於上也重複於下，分享相同的位元線。重複之單元亦在相同的時點讀取。
第35圖繪示之設計示意圖繪示第一實施例中消去偏壓設置。源極線，單與雙，係+13伏特。位元線係浮動且提高到13伏特，特定位元線依序電性連接於不同之半導體條紋之不同平面。字元線全都0伏特。所有串選擇線與雙與單接地選擇線兩者係中間電壓，例如為6伏特以避免干擾。
顯示之記憶單元係重複於上也重複於下，分享相同的位元線。其他非選擇的記憶單元具有浮動字元線以提供自我提升消去抑制。
第36圖繪示之設計示意圖繪示第二實施例中消去偏壓設置。字元線全都在-13伏特，且源極線係浮動的。
雖然為顯示，亦簡單討論反熔絲偏壓設置。為了程式化選擇反熔絲型單元，在本實施例中選擇字元線可偏壓為-7伏特，未選擇字元線可設置為0伏特，選擇的位元線可設置為0伏特，未選擇的位元線可設置為0伏特，選擇串選擇線可設置-3.3伏特，未選擇串選擇線可設置0伏特，選擇串選擇線可設置-3.3伏特且未選擇串選擇線可設置0伏特。讀取選擇單元，在實施例中選擇字元線之偏壓為-1.5伏特，未選擇字元線可設置為0伏特，選擇的位元線可設置為0伏特，未選擇的位元線可設置為0伏特，選擇串選擇線可設置-3.3伏特，未選擇串選擇線可設置0伏特。
第37圖係三維記憶陣列之平面圖。在繪示之陣列中，Y半間距=32奈米且X半間距=43奈米。有4記憶層於3維垂直閘極反及閘(VG NAND)中。陣列中之核心效率係大約67%(66 WLn，在串選擇線閘極、接地選擇線、串選擇線與比特線接觸之上)。在單層單元(Single Level Cell,SLC)(lb/c)操作之密度為32Gb。晶片的尺寸大約76平方公釐。
第38-39圖繪示干擾之不同型態的示意圖，對應程式化操作之程式化電壓與標號。
第38圖係干擾之不同型態的示意圖，因在增量步階脈衝編程程式化其間增加程式化電壓。請參照第8圖理解。第8圖繪示程式化干擾影響記憶單元B，其接收相同的字元線電壓作為選擇記憶單元A，但位於鄰近之半導體條紋中。第8圖繪示干擾通過會影響記憶單元E，其接收不同的字元線電壓作為相鄰選擇記憶單元A，但位於相同之記憶體條紋。
第39圖係干擾之不同型態的示意圖，因重複程式化操作(程式化次數，NOP)。在程式化次數為64之壓力下，干擾強度大約為0.5伏特到大約1伏特，大於Vt平移，相較於程式化次數為1。幸運地，程式化次數之強度誘導Vt平移係程式化次數之對數函數。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、110、210、212、214．．．絕緣層
11、12、13、14、51、52、53、54、55、56、111、112、113、114、402、403、404、405、412、413、414、415．．．半導體條紋
15、115、215．．．記憶材料層
16、17、60、61、116、117、118、119、160、161、425-1...425-N、862、962．．．字元線
18、19、118、119、226．．．矽化物層
20、120、220．．．溝
21、22、23、24、121、122、123、124．．．絕緣材料
25、26．．．主動區域
30、31、32、33、34、35、40、41、42、43、44、45、70、71、73、74、76、77、80、82、84．．．記憶單元
60-1、60-2、60-3．．．垂直延伸
72、75、78、90、91、92、93、94、95．．．接地選擇電晶體
96、98．．．串選擇電晶體
97．．．穿隧介電層
98．．．電荷儲存層
99．．．阻擋介電層
106、108、864、964．．．串選擇線
107．．．源極線
110A．．．表面
113A、114A．．．側表面
125、126．．．主動電荷捕捉區域
128、129、130．．．源極/汲極區域
128a、129a、130a．．．區域
159、162．．．接地選擇訊號
211、213．．．半導體層
225、315．．．層
250．．．脊型堆疊
260、859、959．．．位元線
397．．．穿遂層
398．．．電荷捕捉層
399．．．阻擋層
402B、403B、404B、405B、412A、413A、414A、415A．．．階梯結構
419．．．串選擇線閘極結構
425-1、...、425-n．．．字元線
426、427．．．閘極選擇線
428．．．源極線
858、958．．．平面解碼器
860、960．．．記憶陣列
861、961．．．列解碼器
863、963．．．行解碼器
866、868、966、968．．．集區
867、967．．．匯流排
869、969．．．偏壓設置狀態機器
871、971．．．資料輸入線
872、972．．．資料輸出線
874、974．．．電路系統
875、975．．．積體電路線
ML1、ML2、ML3．．．金屬層
第1圖繪示依照本發明實施例的三維記憶結構之示意圖。本文說明之三維記憶結構包括多個半導體條紋之平面平行於Y軸設置於多個脊形堆疊中，記憶層位於半導體條紋之側表面上，且多個字元線共形於底表面設置於多個脊形堆疊之上。
第2圖繪示第1圖中結構之記憶單元於X-Z平面之剖面圖。
第3圖繪示第1圖中結構之記憶單元於X-Y平面之剖面圖。
第4圖繪示具有第1圖中結構的反熔絲基底記憶體之示意圖。
第5圖繪示三維反及閘快閃記憶體結構之示意圖。本文說明之三維反及閘快閃記憶體結構包括多個半導體條紋之平面平行於Y軸設置於多個脊形堆疊中，電荷捕捉記憶層位於半導體條紋之側表面上，且多個字元線共形於底表面設置於多個脊形堆疊之上。
第6圖繪示第5圖中結構之記憶單元於X-Z平面之剖面圖。
第7圖繪示第5圖中結構之記憶單元於X-Y平面之剖面圖。
第8圖繪示具有第5圖及第23圖中結構的反及閘快閃記憶體之示意圖。
第9圖繪示相似於第5圖之另一三維反及閘快閃記憶體結構之示意圖。
第10圖繪示第9圖中結構之記憶單元於X-Z平面之剖面圖。
第11圖繪示第9圖中結構之記憶單元於X-Y平面之剖面圖。
第12圖繪示用以製造相似於第1、5與9圖中之記憶裝置之程序中的第一階段。
第13圖繪示用以製造相似於第1、5與9圖中之記憶裝置之程序中的第二階段。
第14A圖繪示用以製造相似於第1圖中之記憶裝置之程序中的第三階段。
第14B圖繪示用以製造相似於第5圖中之記憶裝置之程序中的第三階段。
第15圖繪示用以製造相似於第1、5與9圖中之記憶裝置之程序中的第三階段。
第16圖繪示用以製造相似於第1、5與9圖中之記憶裝置之程序中的第四階段。
第17圖繪示三維反及閘快閃記憶體陣列之透射式電子顯微鏡影像。
第18圖繪示包括具有列、行與平面解碼電路之三維可程式化電阻記憶陣列的積體電路。
第19圖繪示包括具有列、行與平面解碼電路之反及閘快閃記憶體的積體電路。
第20到22圖繪示第一三維反及閘快閃記憶體陣列結構，具有連續較高之串選擇線之金屬層，具有縱長位向平行於半導體材料條紋，串選擇線具有橫向位向平行於字元線，且位元線具有縱向位向平行於半導體材料條紋。
第23到26圖繪示第二三維反及閘快閃記憶體陣列結構，具有連續較高之串選擇線之金屬層，具有橫向位向平行於字元線，具有縱相位向平行於半導體材料條紋且位元線具有縱向位向平行於半導體材料條紋。
第27到31圖係第20-22圖之第一三維反及閘快閃記憶體陣列結構之設計示意圖，具有不同之偏壓設置。
第32到36圖係第23-26圖之第二三維反及閘快閃記憶體陣列結構之設計示意圖，具有不同之偏壓設置。
第37圖係三維記憶陣列之平面圖。
第38到39圖繪示干擾之不同型態的示意圖，對應程式化操作之程式化電壓與標號。
402B、403B、404B、405B．．．階梯結構
419．．．絕緣層
425-1、...、425-n．．．字元線
426、427．．．閘極選擇線
428．．．源極線
ML1、ML2、ML3．．．金屬層

Claims (28)

  1. 一種記憶裝置，包括：一積體電路基板；複數個堆疊(stacks)，係複數個半導體材料條紋(strip)的該些堆疊，該些堆疊延伸出該積體電路基板，該些堆疊係脊形且包括被絕緣材料分離為複數個平面位置中不同的平面位置的至少二半導體材料條紋；複數個字元線，正交設置於該些堆疊之上且具有與該些堆疊共形的複數個表面，以在該些堆疊與該些字元線的表面之間的複數個交錯點建立複數個界面區的一三維陣列(3D array)；複數個記憶體元件，在該些界面區中，該些記憶體元件建立複數個記憶單元的一三維陣列可經由該些半導體材料條紋與該些字元線存取，該些記憶單元在複數個位元線結構與複數個源極線結構之間設置成串；以及複數個串選擇閘結構，不同的該些串選擇閘結構耦合不同的該些半導體材料條紋的該些堆疊至不同的複數個串選擇線，該些串選擇閘結構耦合至該些半導體材料條紋之該些堆疊之交替端，以使該些串選擇閘結構之串選擇閘結構耦合至該些半導體材料條紋之該些堆疊的每隔一之一第一端，以及耦合至該些半導體材料條紋之該些堆疊的每隔一之一第二端。
  2. 如申請專利範圍第1項所述之記憶裝置，其中複數個位元線之一特定位元線、該些串選擇線之一特定串選擇線與該些字元線之一特定字元線的一結合選擇，定義該些記憶單元之該三維陣列之一特定記憶單元。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該些串選擇閘結構包括複數個導電共形結構，該些導電共形結構在該些堆疊與該些導電共形結構的表面之間的複數個交錯點建立複數個串選擇裝置。
  4. 如申請專利範圍第1項所述之記憶裝置，更包括：一第一接地選擇線，正交設置於該些堆疊之上且具有複數個表面與該些堆疊共形；以及一第二接地選擇線，正交設置於該些堆疊之上且具有複數個表面與該些堆疊共形；其中該第一接地選擇線與該第二接地選擇線在該些堆疊的相對端上；且其中複數個接地選擇裝置係在該些堆疊與該第一接地選擇線的表面之間，以及該些堆疊與該第二接地選擇線的表面之間之複數個交錯點建立。
  5. 如申請專利範圍第1項所述之記憶裝置，更包括：一第一位元線結構，在該些堆疊的一第一端且耦合至具有一位元線端到源極線端位向之該些串的位元線端；以及一第二位元線結構，在該些堆疊的一第二端且耦合至具有一源極線端到位元線端位向之該些串的位元線端。
  6. 如申請專利範圍第1項所述之記憶裝置，更包括：一第一位元線結構，在該些堆疊的一第一端且耦合至具有一位元線端到源極線端位向之該些串的位元線端；以及 一第二位元線結構，在該些堆疊的一第二端且耦合至具有一源極線端到位元線端位向之該些串的位元線端；其中具有該位元線端到源極線端位向之該些串的該些源極線端在抵達該第二位元線結構之前終止；且其中具有該源極線端到位元線端位向之該些串的該些源極線端在抵達該第一位元線結構之前終止。
  7. 如申請專利範圍第1項所述之記憶裝置，更包括：一第一位元線結構，在該些堆疊的一第一端且耦合至具有一位元線端到源極線端位向之該些串的位元線端；一第二位元線結構，在該些堆疊的一第二端且耦合至具有一源極線端到位元線端位向之該些串的位元線端；以及複數個間隙，該些間隙鄰近至該些串選擇閘結構，該些間隙位於具有該位元線端到源極線端位向之該些串的該些源極線端與該第二位元線結構之間，且位於具有該源極線端到位元線端位向之該些串的該些源極線端與該第一位元線結構之間。
  8. 如申請專利範圍第1項所述之記憶裝置，更包括：複數個第一串選擇線，設置於該些堆疊之上且平行於該些半導體材料條紋，該些第一串選擇線之該些串選擇線電性耦合於不同之該些串選擇閘結構之該些串選擇閘結構；以及複數個第二串選擇線，設置於該些字元線之上且平行於該些字元線，該些第二串選擇線耦合於該些第一串選擇線與一串選擇線解碼器； 其中該些第一串選擇線所在之一層係高於該些第二串選擇線。
  9. 如申請專利範圍第1項所述之記憶裝置，更包括：複數個第一串選擇線，設置於該些堆疊之上且平行於該些半導體材料條紋，該些第一串選擇線之串選擇線電性耦合於不同之該些串選擇閘結構之串選擇閘結構；以及複數個第二串選擇線，設置於該些字元線之上且平行於該些字元線，該些第二串選擇線耦合於該些第一串選擇線與一串選擇線解碼器；其中該些第一串選擇線所在之一層係低於該些第二串選擇線。
  10. 如申請專利範圍第1項所述之記憶裝置，其中該些記憶體元件包括複數個電荷捕捉結構，該些電荷捕捉結構包括一穿隧層、一電荷捕捉層與一阻擋層。
  11. 一種記憶裝置，包括：一積體電路基板；複數個堆疊(stacks)，係複數個半導體材料條紋(strip)的該些堆疊，該些堆疊延伸出該積體電路基板，該些堆疊係脊形且包括被絕緣材料分離為複數個平面位置中不同的平面位置的至少二半導體材料條紋；複數個字元線，正交設置於該些堆疊之上且具有與該些堆疊共形的複數個表面，以在該些堆疊與該些字元線的表面之間的複數個交錯點建立複數個界面區的一三維陣列(3D array)；複數個記憶體元件，在該些界面區中，該些記憶體元 件建立複數個記憶單元的一三維陣列可經由該些半導體材料條紋與該些字元線存取，該些記憶單元在複數個位元線結構與複數個源極線結構之間設置成串；其中該些串的一第一串與一第二串係鄰近且具有相反位向，以使得該第一串具有一位元線端到源極線端位向且該第二串具有一源極線端到位元線端位向，以使得該第一串之該位元線端接近該第二串之該源極線端，且該第二串之該位元線端接近該第一串之該源極線端。
  12. 如申請專利範圍第11項所述之記憶裝置，其中複數個位元線之一特定位元線、複數個串選擇線之一特定串選擇線耦合於該些串的相反位向，及該些字元線之一特定字元線的一結合選擇，定義該些記憶單元之該三維陣列之一特定記憶單元。
  13. 如申請專利範圍第11項所述之記憶裝置，更包括：一第一接地選擇線，正交設置於該些堆疊之上且具有與該些堆疊共形的複數個表面；一第二接地選擇線，正交設置於該些堆疊之上且具有與該些堆疊共形的複數個表面；其中該第一接地選擇線與該第二接地選擇線在該些堆疊的相對端上；以及其中複數個接地選擇裝置係在該些堆疊與該第一接地選擇線的表面之間，以及該些堆疊與該第二接地選擇線的表面之間之複數個交錯點建立。
  14. 如申請專利範圍第11項所述之記憶裝置，更包 括：一第一位元線結構，在該些堆疊的一第一端且耦合至具有該位元線端到源極線端位向之該些串的該些位元線端；以及一第二位元線結構，在該些堆疊的一第二端且耦合至具有該源極線端到位元線端位向之該些串的該些位元線端。
  15. 如申請專利範圍第11項所述之記憶裝置，更包括：一第一位元線結構，在該些堆疊的一第一端且耦合至具有該位元線端到源極線端位向之該些串的該位元線端；以及一第二位元線結構，在該些堆疊的一第二端且耦合至具有該源極線端到位元線端位向之該些串的該位元線端；其中具有該位元線端到源極線端位向之該些串的該些源極線端在抵達該第二位元線結構之前終止；且其中具有該源極線端到位元線端位向之該些串的該些源極線端在抵達該第一位元線結構之前終止。
  16. 如申請專利範圍第11項所述之記憶裝置，更包括：複數個第一串選擇線，設置於該些堆疊之上且平行於該些半導體材料條紋，該些第一串選擇線之該些串選擇線電性耦合於該些堆疊之不同堆疊；以及複數個第二串選擇線，設置於該些字元線之上且平行於該些字元線，該些第二串選擇線耦合於該些第一串選擇 線與一串選擇線解碼器；其中該些第一串選擇線所在之一層係高於該些第二串選擇線。
  17. 如申請專利範圍第11項所述之記憶裝置，更包括：複數個第一串選擇線，設置於該些堆疊之上且平行於該些半導體材料條紋，該些第一串選擇線之該些串選擇線電性耦合於該些堆疊之不同堆疊；以及複數個第二串選擇線，設置於該些字元線之上且平行於該些字元線，該些第二串選擇線耦合於該些第一串選擇線與一串選擇線解碼器；其中該些第一串選擇線所在之一層係低於該些第二串選擇線。
  18. 如申請專利範圍第11項所述之記憶裝置，其中該些記憶體元件包括複數個電荷捕捉結構，該些電荷捕捉結構包括一穿隧層、一電荷捕捉層與一阻擋層。
  19. 一種記憶裝置，包括：一積體電路基板；複數個記憶單元之一三維陣列，位於該積體電路基板上，該三維陣列包括該些記憶單元之複數個反及閘(NAND)串之複數個堆疊；複數個串選擇閘結構，不同的該些串選擇閘結構耦合不同的該些反及閘串之該些堆疊至不同的複數個串選擇線，該些串選擇閘結構耦合至該些反及閘串之該些堆疊之交替端，以使該些串選擇閘結構之串選擇閘結構耦合至該 些堆疊的每隔一之一第一端，以及耦合至該些堆疊的每隔一之一第二端。
  20. 如申請專利範圍第19項所述之記憶裝置，其中複數個位元線之一特定位元線、該些串選擇線之一特定串選擇線與複數個字元線之一特定字元線的一結合選擇，定義該些記憶單元之該三維陣列之一特定記憶單元。
  21. 如申請專利範圍第19項所述之記憶裝置，更包括：複數個接地選擇裝置，在該些反及閘(NAND)串之源極線端與位元線端兩者。
  22. 如申請專利範圍第19項所述之記憶裝置，其中該些記憶單元包括複數個記憶體元件，該些記憶體元件包括複數個電荷捕捉結構，該些電荷捕捉結構包括一穿隧層、一電荷捕捉層與一阻擋層。
  23. 一種記憶裝置，包括：一積體電路基板；以及複數個記憶單元之一三維陣列，位於該積體電路基板上，該三維陣列包括該些記憶單元之複數個反及閘(NAND)串之複數個堆疊；其中該些堆疊的一第一堆疊與一第二堆疊係鄰近且具有相反位向，以使得該第一堆疊之該些反及閘串具有一位元線端到源極線端位向且該第二堆疊之該些反及閘串具有一源極線端到位元線端位向，以使得該第一堆疊之該些反及閘串之該些位元線端接近該第二堆疊之該些反及閘串之該些源極線端，且該第二堆疊之該些反及閘串之該 些位元線端接近該第一堆疊之該些反及閘串之該些源極線端。
  24. 如申請專利範圍第23項所述之記憶裝置，其中複數個位元線之一特定位元線、該些串之複數個串選擇線相反位向之一特定串選擇線與複數個字元線之一特定字元線的一結合選擇，定義該些記憶單元之該三維陣列之一特定記憶單元。
  25. 如申請專利範圍第23項所述之記憶裝置，更包括：複數個接地選擇裝置，在該些反及閘(NAND)串之該源極線端與該位元線端兩者。
  26. 如申請專利範圍第23項所述之記憶裝置，其中該些記憶單元包括複數個記憶體元件，該些記憶體元件包括複數個電荷捕捉結構，該些電荷捕捉結構包括一穿隧層、一電荷捕捉層與一阻擋層。
  27. 一種操作一三維記憶陣列之方法，包括：加偏壓於在該三維記憶之複數個半導體材料條紋之複數個堆疊之複數個交替端上的複數個串選擇裝置，不同之該些堆疊之該些串選擇裝置耦合於不同之複數個串選擇線；其中複數個位元線之一特定位元線、該些串選擇線之一特定串選擇線與複數個字元線之一特定字元線的一結合選擇，定義該些記憶單元之該三維陣列之一特定記憶單元。
  28. 一種操作一三維記憶陣列之方法，包括： 加偏壓於具有相反偏壓位向之反及閘(NAND)串之相鄰的複數個堆疊，以使得相鄰之一第一堆疊之該些反及閘串具有一位元線端到源極線端偏壓位向，且相鄰之一第二堆疊之該些反及閘串具有一源極線端到位元線端偏壓位向，以使得該第一堆疊之該些反及閘串之該些位元線端接近該第二堆疊之該些反及閘串之該些源極線端，且該第二堆疊之該些反及閘串之該些位元線端接近該第一堆疊之該些反及閘串之該些源極線端。
TW100116749A 2011-01-19 2011-05-12 記憶裝置以及操作其之方法 TWI483263B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201161434173P 2011-01-19 2011-01-19
US13/078,311 US8503213B2 (en) 2011-01-19 2011-04-01 Memory architecture of 3D array with alternating memory string orientation and string select structures

Publications (2)

Publication Number Publication Date
TW201232554A TW201232554A (en) 2012-08-01
TWI483263B true TWI483263B (zh) 2015-05-01

Family

ID=46490655

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100116749A TWI483263B (zh) 2011-01-19 2011-05-12 記憶裝置以及操作其之方法

Country Status (3)

Country Link
US (1) US8503213B2 (zh)
CN (1) CN102610259B (zh)
TW (1) TWI483263B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706516B (zh) * 2019-08-30 2020-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其形成方法
TWI740013B (zh) * 2017-06-13 2021-09-21 南韓商三星電子股份有限公司 半導體裝置
US11557631B2 (en) 2017-06-13 2023-01-17 Samsung Electronics Co., Ltd. Semiconductor device having first memory section and second memory section

Families Citing this family (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120107336A (ko) * 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
US8891328B2 (en) 2011-06-27 2014-11-18 International Business Machines Corporation Low voltage metal gate antifuse with depletion mode MOSFET
US8507920B2 (en) 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US8587998B2 (en) 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
US8951862B2 (en) * 2012-01-10 2015-02-10 Macronix International Co., Ltd. Damascene word line
US8643078B2 (en) 2012-04-10 2014-02-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US8704205B2 (en) 2012-08-24 2014-04-22 Macronix International Co., Ltd. Semiconductor structure with improved capacitance of bit line
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9136277B2 (en) 2012-10-16 2015-09-15 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
CN103824814B (zh) * 2012-11-16 2016-06-15 旺宏电子股份有限公司 半导体结构及其制造方法
US9196315B2 (en) 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
TWI487071B (zh) * 2012-12-11 2015-06-01 Macronix Int Co Ltd 具有二極體搭接之熱輔助快閃記憶體
US9502349B2 (en) 2014-01-17 2016-11-22 Macronix International Co., Ltd. Separated lower select line in 3D NAND architecture
US9219073B2 (en) 2014-01-17 2015-12-22 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3D NAND memory
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
US8916924B2 (en) 2012-12-28 2014-12-23 Macronix International Co., Ltd. Method for manufacturing semiconductor device using thin hard mask and structure manufactured by the same
US8659949B1 (en) 2012-12-28 2014-02-25 Macronix International Co., Ltd. Three-dimensional memory structure and method of operating the same hydride
TWI496249B (zh) * 2013-01-09 2015-08-11 Macronix Int Co Ltd 三維反及快閃記憶體
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US9007834B2 (en) 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
US20140198576A1 (en) 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
US8987914B2 (en) * 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US8976600B2 (en) 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
US8928149B2 (en) 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9536611B2 (en) * 2013-03-13 2017-01-03 Macronix International Co., Ltd. 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
CN104051466B (zh) * 2013-03-13 2017-01-11 旺宏电子股份有限公司 3d nand存储器装置及其操作方法
US9123778B2 (en) 2013-03-13 2015-09-01 Macronix International Co., Ltd. Damascene conductor for 3D array
CN104051467B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 具有增强的接触区的三维集成电路装置
US8981567B2 (en) 2013-03-13 2015-03-17 Macronix International Co., Ltd. 3-D IC device with enhanced contact area
US9025382B2 (en) 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
KR101995910B1 (ko) * 2013-03-26 2019-07-03 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
US9214235B2 (en) 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
JP2015015287A (ja) 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9076535B2 (en) 2013-07-08 2015-07-07 Macronix International Co., Ltd. Array arrangement including carrier source
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
CN104347635B (zh) * 2013-08-07 2017-07-14 旺宏电子股份有限公司 包括载子供应的半导体阵列排列
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
US9047953B2 (en) 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US9041077B2 (en) 2013-09-03 2015-05-26 Macronix International Co., Ltd. Semiconductor device and manufacturing method of the same
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US9041068B2 (en) 2013-10-01 2015-05-26 Macronix International Co., Ltd. 3D semiconductor device and 3D logic array structure thereof
US9202578B2 (en) 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
TW201528439A (zh) 2013-10-07 2015-07-16 Conversant Intellectual Property Man Inc 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列
CN104517964B (zh) * 2013-10-08 2018-01-09 旺宏电子股份有限公司 三维半导体装置及其三维逻辑阵列结构
US9236127B2 (en) * 2013-10-11 2016-01-12 Conversant Intellectual Property Management Inc. Nonvolatile semiconductor memory device
US9019768B1 (en) 2013-10-24 2015-04-28 Macronix International Co., Ltd. Split page 3D memory array
US9202750B2 (en) 2013-10-31 2015-12-01 Macronix International Co., Ltd. Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
KR102063530B1 (ko) * 2013-11-22 2020-01-08 매크로닉스 인터내셔널 컴퍼니 리미티드 적층형 3차원 메모리
US9455265B2 (en) * 2013-11-27 2016-09-27 Macronix International Co., Ltd. Semiconductor 3D stacked structure and manufacturing method of the same
US9368507B2 (en) 2013-11-29 2016-06-14 Macronix International Co., Ltd. Semiconductor structure
WO2015081413A1 (en) * 2013-12-05 2015-06-11 Conversant Intellectual Property Management Inc. A three dimensional non-volatile memory with charge storage node isolation
CN104701321B (zh) * 2013-12-09 2017-12-08 旺宏电子股份有限公司 具有存储器阵列的集成电路及其操作方法
US9293348B2 (en) * 2013-12-30 2016-03-22 Macronix International Co., Ltd. Semiconductor structure including stacked structure and method for forming the same
US9679849B1 (en) 2014-01-17 2017-06-13 Macronix International Co., Ltd. 3D NAND array with sides having undulating shapes
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US9331204B2 (en) * 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9196628B1 (en) * 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US9721964B2 (en) * 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
CN105206610B (zh) * 2014-06-10 2017-11-24 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
CN105185776B (zh) * 2014-06-11 2018-08-31 旺宏电子股份有限公司 天线效应放电回路及其制造方法
US9324728B2 (en) 2014-07-07 2016-04-26 Macronix International Co., Ltd. Three-dimensional vertical gate NAND flash memory including dual-polarity source pads
US9356037B2 (en) 2014-07-07 2016-05-31 Macronix International Co., Ltd. Memory architecture of 3D array with interleaved control structures
US9373409B2 (en) * 2014-07-08 2016-06-21 Macronix International Co., Ltd. Systems and methods for reduced program disturb for 3D NAND flash
CN105304634B (zh) * 2014-07-18 2018-05-11 旺宏电子股份有限公司 三维存储装置
US9087736B1 (en) 2014-08-01 2015-07-21 Macronix International Co., Ltd. Three-dimensional memory device
US9589642B2 (en) 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9349745B2 (en) 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
JP6199835B2 (ja) * 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
US9484356B2 (en) 2014-09-02 2016-11-01 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI584442B (zh) * 2014-09-09 2017-05-21 旺宏電子股份有限公司 半導體元件
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6266479B2 (ja) 2014-09-12 2018-01-24 東芝メモリ株式会社 メモリシステム
US9224473B1 (en) 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
US9202581B1 (en) 2014-09-25 2015-12-01 Macronix International Co., Ltd. Sensing method for a flash memory and memory device therewith
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9455007B2 (en) 2014-12-01 2016-09-27 Macronix International Co., Ltd. Word line driver circuitry and compact memory using same
US9741569B2 (en) * 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
US9356105B1 (en) 2014-12-29 2016-05-31 Macronix International Co., Ltd. Ring gate transistor design for flash memory
KR102333743B1 (ko) 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
CN105990354B (zh) * 2015-01-28 2019-05-31 旺宏电子股份有限公司 存储器元件及其制作方法
US9418743B1 (en) 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
US9530503B2 (en) 2015-02-19 2016-12-27 Macronix International Co., Ltd. And-type SGVC architecture for 3D NAND flash
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9490017B2 (en) 2015-03-10 2016-11-08 Macronix International Co., Ltd. Forced-bias method in sub-block erase
US9466610B1 (en) * 2015-03-24 2016-10-11 Macronix International Co., Ltd. Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
TWI570729B (zh) * 2015-04-10 2017-02-11 旺宏電子股份有限公司 記憶體裝置與其讀取方法
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US9478259B1 (en) 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
US9508446B1 (en) 2015-06-24 2016-11-29 Macronix International Co., Ltd. Temperature compensated reverse current for memory
US9373403B1 (en) * 2015-07-02 2016-06-21 Macronix International Co., Ltd. 3D NAND memory device and operation thereof
TWI578318B (zh) * 2015-08-05 2017-04-11 旺宏電子股份有限公司 三維反及閘記憶體元件及其操作方法
CN106449642B (zh) * 2015-08-05 2019-06-14 旺宏电子股份有限公司 三维与非门存储器元件及其操作方法
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
TWI574387B (zh) * 2015-10-06 2017-03-11 旺宏電子股份有限公司 記憶體元件
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
TWI582964B (zh) 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
KR102664184B1 (ko) 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
US10318378B2 (en) * 2016-02-25 2019-06-11 Micron Technology, Inc Redundant array of independent NAND for a three-dimensional memory array
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10700004B2 (en) 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
CN109285838B (zh) * 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11069704B2 (en) * 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
JP6770140B1 (ja) * 2019-06-20 2020-10-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその動作方法
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US20240008249A1 (en) * 2022-07-04 2024-01-04 Macronix International Co., Ltd. Memory structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115967B2 (en) * 2002-06-27 2006-10-03 Sandisk 3D Llc Three-dimensional memory
US20090184360A1 (en) * 2008-01-18 2009-07-23 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
TWI318407B (en) * 2002-07-23 2009-12-11 Hewlett Packard Development Co Cubic memory array, method of creating a memory circuit, and circuit including a memory device
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
TWI326883B (en) * 2005-03-31 2010-07-01 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
US20100270593A1 (en) * 2009-04-27 2010-10-28 Macronix International Co., Ltd. Integrated circuit 3d memory array and manufacturing method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
AU2001286432A1 (en) 2000-08-14 2002-02-25 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7459715B2 (en) * 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US7995371B2 (en) * 2007-07-26 2011-08-09 Unity Semiconductor Corporation Threshold device for a memory array
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR101065140B1 (ko) * 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
JP5288877B2 (ja) * 2008-05-09 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR20100083566A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
US8488381B2 (en) * 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
KR101635504B1 (ko) * 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115967B2 (en) * 2002-06-27 2006-10-03 Sandisk 3D Llc Three-dimensional memory
TWI318407B (en) * 2002-07-23 2009-12-11 Hewlett Packard Development Co Cubic memory array, method of creating a memory circuit, and circuit including a memory device
TWI326883B (en) * 2005-03-31 2010-07-01 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20090184360A1 (en) * 2008-01-18 2009-07-23 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
US20100270593A1 (en) * 2009-04-27 2010-10-28 Macronix International Co., Ltd. Integrated circuit 3d memory array and manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI740013B (zh) * 2017-06-13 2021-09-21 南韓商三星電子股份有限公司 半導體裝置
US11557631B2 (en) 2017-06-13 2023-01-17 Samsung Electronics Co., Ltd. Semiconductor device having first memory section and second memory section
TWI706516B (zh) * 2019-08-30 2020-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其形成方法

Also Published As

Publication number Publication date
US20120182806A1 (en) 2012-07-19
US8503213B2 (en) 2013-08-06
CN102610259B (zh) 2014-09-17
TW201232554A (en) 2012-08-01
CN102610259A (zh) 2012-07-25

Similar Documents

Publication Publication Date Title
TWI483263B (zh) 記憶裝置以及操作其之方法
TWI447855B (zh) 具有二極體在記憶串中的三維陣列記憶體結構
TWI582964B (zh) 記憶體元件及其製作方法
US10211218B2 (en) U-shaped vertical thin-channel memory
TWI570895B (zh) U型垂直薄通道記憶體
TWI493545B (zh) 三維ｎｏｒ型陣列之記憶體架構
US8811077B2 (en) Memory architecture of 3D array with improved uniformity of bit line capacitances
TWI490862B (zh) 改良位元線電容單一性之３ｄ陣列記憶體結構
US9024374B2 (en) 3D memory array with improved SSL and BL contact layout
US8208279B2 (en) Integrated circuit self aligned 3D memory array and manufacturing method
TWI580087B (zh) 記憶裝置及其製造方法
US9379129B1 (en) Assist gate structures for three-dimensional (3D) vertical gate array memory structure
CN106558591A (zh) 三维半导体器件
TWI462116B (zh) 具有改良串列選擇線和位元線接觸佈局的三維記憶陣列
CN109037227A (zh) 3d存储器件及其制造方法
TW201712912A (zh) 記憶體元件及其之製造方法
CN109346473A (zh) 3d存储器件及其制造方法
CN109273453A (zh) 3d存储器件的制造方法及3d存储器件
TW201603229A (zh) 接觸結構及形成方法以及應用其之回路
US9741569B2 (en) Forming memory using doped oxide
TW201943059A (zh) 低電阻垂直通道立體記憶體元件
CN109273457A (zh) 3d存储器件及其制造方法
CN208690260U (zh) 3d存储器件