TW201528439A - 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列 - Google Patents

用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列 Download PDF

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Abstract

三維積體電路非揮發性記憶體陣列包含具備具有相反定向之第一及第二NAND記憶體胞元串的記憶體陣列，其中各NAND記憶體胞元串含複數個電晶體及源極線接點，串聯連接於位元線與串延伸區之間，該串延伸區延伸自源極線接點且經過設在該NAND記憶體胞元串的周邊末端上之第一自對準之SSL閘極電極，且亦包含串選擇電晶體，形成有串聯連接於該位元線與該複數個電晶體之間的第二自對準之SSL，其中該第一及第二自對準之SSL閘極電極共用於具有相反定向的鄰近NAND記憶體胞元串之間。

Description

用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列
大致地，本發明係針對積體電路裝置及其製造方法。在一觀點中，本發明有關諸如NAND快閃記憶體及其他類型快閃記憶體之非揮發性記憶體裝置。
隨著對於諸如視頻或音頻播放器、數位相機、及其他電腦化裝置之具有大量儲存的消費者電子裝置中之非揮發性資料儲存的漸增需求，在朝向具有更小尺寸、更大記憶體容量、及增進之性能的時間中，持續著令人感興趣於非揮發性記憶體裝置的進展。快閃記憶體係非揮發性記憶體之一般使用類型，其可採取記憶卡或USB類型隨身碟之形式，而各具有至少一記憶體裝置及記憶體控制器被形成於其中。例如，為了要降低每資料位元之製造成本的需求正驅使NAND快閃產業持續縮減胞元電晶體之尺寸。惟，由於製造處理限度(例如，由光微影術工具所給予之限度) 限制了縮減實體電晶體尺寸之能力，已提出有諸如結構性及/或設計的方案以增加記憶體密度，例如，以與晶片表面垂直的方向堆疊NAND胞元，藉以減少每資料位元之有效晶片區域而無需實體胞元電晶體尺寸的縮減。然而，持續存在有與設計、製造、及操作垂直NAND快閃記憶體裝置相關聯的挑戰。
2‧‧‧胞元本體節點
3,3A,3B,3C‧‧‧源極/汲極區
4A,4B‧‧‧通道
5,405‧‧‧隧道電介質
6,6A,6B,406‧‧‧電荷儲存節點
7,407‧‧‧耦接電介質
8A,8B‧‧‧控制閘極
11,12‧‧‧NAND快閃胞元電晶體
20,30,40‧‧‧NAND快閃記憶體胞元陣列
20A,42-45,52-55‧‧‧NAND串
20B,34‧‧‧NAND頁
20C,32‧‧‧NAND快閃區塊
36‧‧‧資料欄
38‧‧‧備用欄
41,51‧‧‧晶片基板
100‧‧‧垂直閘極NAND快閃記憶體
102A-F‧‧‧堆疊胞元串
108A,108B‧‧‧字線閘極結構
110A,110B‧‧‧島型串選擇電晶體
150-154‧‧‧接點
180A,180B‧‧‧金屬線導體
131A,131B,231A,231B‧‧‧位元線墊
210A-210E,410A-410D‧‧‧自對準SSL閘極
209A,209B‧‧‧接地選擇電晶體
250A-250D,450,452,454‧‧‧隔離條
231A,231B‧‧‧位元線節點
232A,232B,313C-316C,313D-316D‧‧‧串延伸區
304A/B-306A/B‧‧‧島SSL閘極
323-326,333-336‧‧‧串
451,453‧‧‧電介質層
當連同以下圖式而考慮下文之詳細說明時，可瞭解本發明以及其許許多多的目的、特性、及所獲得之優點，其中：第1a圖描繪兩個串聯連接之NAND快閃記憶體胞元電晶體的簡化電路示意圖；第1b圖描繪第1a圖中所示之NAND快閃記憶體胞元電晶體的簡化橫剖面視圖；第2圖描繪其中資料的串、頁、及區塊被識別出之NAND快閃記憶體胞元陣列的簡化電路示意圖；第3圖描繪使用區塊及頁定址以支援讀取、編程、及拭除操作的多重區塊NAND快閃胞元陣列記憶體；第4圖描繪形成於基板上的垂直通道NAND快閃胞元串之垂直堆疊陣列之簡化橫剖面示意圖；第5圖描繪形成於基板上之垂直閘極NAND快閃胞元串之垂直堆疊陣列的簡化橫剖面示意圖；第6圖描繪使用相鄰島型串選擇電晶體於垂直閘極 NAND快閃胞元串的相鄰堆疊之三維垂直閘極NAND快閃記憶體陣列構造的簡化示意圖；第7A圖描繪依據本發明選擇的實施例之垂直閘極NAND快閃記憶體胞元陣列的部分平面視圖；第7B圖描繪簡化電路示意圖，其描繪第7A圖中所示的垂直閘極NAND快閃記憶體胞元陣列中之單層的電性連接性；第8圖描繪第7A圖所示之垂直閘極NAND快閃記憶體結構在串選擇線位置處的部分橫剖面視圖；第9圖描繪第7A圖中所示之垂直閘極NAND快閃記憶體結構在共用字線或接地選擇線位置處的部分橫剖面視圖；第10圖描繪第7A圖中所示之垂直閘極NAND快閃記憶體結構在源極接點位置處的部分橫剖面視圖；第11圖至12圖顯示依據本發明選擇的實施例之用以在垂直閘極NAND快閃記憶體中形成共用字線或接地選擇線結構及自對準串選擇結構的製造順序之連續相期間之實例半導體裝置的橫剖面視圖；第13圖描繪使用具有被定位以界定串之頭及延伸部分的自對準串選擇結構之偶數-奇數記憶體串定向之第一交變串結構的簡化示意圖；第14圖描繪使用具有被定位以界定串之頭及延伸部分的自對準串選擇結構之偶數-偶數-奇數-奇數記憶體串定向之第二交變串結構的簡化示意圖； 第15圖描繪依據本發明選擇的實施例之具有以薄矽本體側壁層形成的堆疊串之垂直閘極NAND快閃記憶體的部分橫剖面視圖；以及第16圖描繪第15圖中所示之垂直閘極NAND快閃記憶體胞元陣列的部分平面視圖。
將被理解的是，為繪圖的簡明性及清晰度之緣故，在圖式中所描繪之元件無需一定要按比例予以繪製。例如，該等元件之若干者的尺寸係相對其他元件而被誇大，以供增進及改善清晰度及瞭解之用。進一步地，當適當觀察時，在圖式中之參考符號被重複以顯示對應的或類似的元件。
【發明內容與實施方式】
在三維垂直閘極NAND快閃記憶體裝置中，堆疊記憶體構造及胞元陣列結構係提供以致能使用自對準的串選擇線(SSL)閘極的節點隔離，該等自對準的串選擇線(SSL)閘極係定位具有交變或相反的串定向之複數個NAND串的第一及第二周邊末端上。在選擇的實施例中，自對準SSL閘極被圖案化且定位在具有相反定向之相鄰串的相對末端上，以致使具有第一位元線末端至源極線末端定向之第一串包含被設在第一串的位元線末端上之一或多個第一自對準SSL閘極，而具有相反位元線末端至源極線末端定向之第二相鄰串包含被設在第二串的位元線末端上之一或多個第二自對準SSL閘極。藉由定位各串之源極接點於用於各 相鄰串的自對準SSL閘極位置內部，使得用於串之源極接點被緃向地設在串的字線與相鄰串的SSL閘極位置之間，各串包含電性浮接串區段或頭，其延伸經過用於各相鄰串的自對準SSL閘極，且可被使用於自對準SSL閘極的形成中。在用於各相鄰串的自對準SSL閘極位置內部之源極接點的定位亦提供各串以自源極接點延伸至位元線的電晶體胞元區段。因而，所施加至第一自對準SSL閘極的串選擇線信號將選擇第一串，而無需亦選擇第二串。同樣地，所施加至第二自對準SSL閘極的串選擇線信號將選擇第二串，而無需亦選擇第一串。
在此發明中，係敘述用以製造具有自對準SSL閘極之垂直閘極NAND快閃記憶體裝置的改良系統、裝置、及製造方法，該等自對準SSL閘極係定位在具有交變的串定向之相鄰NAND串的相反末端上，其解決本項技藝中之種種問題，其中習知之解決方法及技術的種種限制及缺點將在參閱本文所提供之圖式及詳細說明而檢查本申請案的剩餘部分後，呈明顯於熟習本項技藝之人士。例如，存在有由於所使用以形成分離之島型SSL閘極的光微影術圖案化之限度所給予之隔離相鄰SSL閘極的製造問題。雖然已企圖藉由使用自對準圖案化以形成SSL閘極而解決該等限制，但因為相同的SSL選擇信號亦可選擇相鄰的串而與所打算之串共用共同的自對準SSL閘極節點，所以當施加SSL選擇信號以選擇特定的串時，該等SSL閘極結構引入其他的 技術問題。現將參照附圖而詳細敘述本發明之種種描繪性的實施例。雖然種種細節係陳述於以下說明中，但將理解的是，本發明可無需該等特定的細節而予以實施，且許許多多實施特定之修正可對本文所敘述的發明而予以做成，以達成諸如與處理技術或設計相關約束一致之裝置設計者的特定目標，其將自一實施例變化至另一實施例。雖然該進展的作業可係複雜且耗時的，但其將係確保熟習本項技藝之該等人士受益於本發明的常式。例如，為了要避免限制或混淆本發明，所選擇的觀點係參照快閃記憶體裝置之簡化的圖式及表示予以陳明，而不包含每個裝置之特徵、幾何形狀、或電路細節。該等說明及表示係由熟習本項技藝之該等人士所使用，以敘述及傳遞其作功的內容至熟習本項技藝之其他人士。此外，雖然特定的實例材料被敘述於此，但熟習本項技藝之該等人士將認知的是，具有相似性質的其他材料可替換而不會損失功能。而且，應注意的是，在此詳細說明中，某些材料將被形成及去除以製造半導體結構。當用以形成或去除該等材料的特定程序並未被詳細敘述於下文時，熟習本項技藝之人士應朝向習知技術，用以成長、沉積、去除等層或以適當厚度形成該等層。該等細節係熟知的，且無需一定要被考慮以教示熟習本項技藝之人士如何做成或使用本發明。
為提供用於本發明之所選擇實施例的相關聯框架 ，現請參閱第1a圖，其描繪兩個串聯連接之NAND快閃胞元電晶體11，12的簡化電路示意圖1。電晶體11，12各包含控制閘極8A，8B及浮接節點(或儲存節點)6A，6B。源極/汲極節點3A，3B，3C及胞元本體節點2亦被顯示。NAND快閃記憶體胞元電晶體11，12可根據胞元中所儲存之資料(0或1)而藉由施加適當的電壓至指示之節點以執行拭除、編程、及讀取操作，藉以俘獲電子於電荷儲存節點6A，6B中，而修正各胞元電晶體的臨限電壓至不同的位準。各胞元電晶體的臨限電壓決定對應通道4A，4B的電阻。在其中各NAND快閃記憶體胞元儲存兩個邏輯狀態(資料‘1’及資料‘0’)之選擇的實施例中，各記憶體胞元對應一位元，但在其中NAND快閃記憶體胞元可被編程至四或更多個臨限位準的其他實施例中，多重位元可被儲存於各實體胞元中，其係稱作多位準胞元(MLC)。具有NAND快閃記憶體胞元，資料係典型地使用福勒-諾德漢(F-N)穿隧而藉由施加適當大的電壓至控制閘極8A，8B(例如，20V)且保持基板2及源極/汲極區3至較低的電壓(例如，接地或0V)，而在隧道電介質5之下感應通道4A，4B的形成以注入電子至浮接閘極/電荷儲存節點6A，6B之內，而自浮接閘極/電荷儲存節點6A，6B傳遞或去除電荷，以予以拭除及編程。因而，所編程之胞元的胞元臨限電壓Vth係以正方向偏移。
為了要讀取胞元資料，控制閘極8A，8B係偏壓至 較低電壓(例如，Vss=0V)。若胞元係在拭除的狀態中，則拭除之胞元具有負的臨限電壓，以致使胞元電流(Icell)在給定的讀取偏壓情形下，自汲極3B流至源極3A。另一方面，若胞元係在編程的狀態中，則編程之胞元具有正的臨限電壓，使得在讀取偏壓情形下並無胞元電流自汲極3B流至源極3A。因此，拭除之胞元(開啟之胞元)係讀取或感測為資料‘1’，且編程之胞元(關閉之胞元)係讀取或感測為資料‘0’。
在拭除操作之期間，胞元的控制閘極8A，8B係偏壓至低電壓(例如，Vss=0V)，而胞元本體2係偏壓至拭除電壓V_erase(例如，18V)且胞元的源極/汲極3A/3B係浮接的。在拭除偏壓情形中，n型導電性之導電反轉層通道4A，4B並不存在，因為胞元電晶體被強烈地關閉，其中在浮接節點6A，6B中之俘獲的電子係透過隧道電介質5而被均勻發射至基板2。因而，拭除之胞元的胞元臨限電壓(Vth)變負。換言之，若控制閘極的閘極偏壓係0V時，拭除之胞元電晶體係在導通狀態中。因為用於拭除偏壓情形之胞元本體偏壓需求，拭除操作不被施加至個別的NAND快閃記憶體胞元，而取代地，被施加以拭除整個區塊的胞元。
為了要進一步描繪本發明之所選擇實施例的相關聯框架，現請參閱第1b圖，其描繪形成於半導體基板或串結構中之第1a圖中所示之NAND快閃記憶體胞元電晶體11，12的簡化橫剖面視圖。所描繪的NAND快 閃胞元包含諸如巨塊半導體基板、半導體在絕緣體上(SOI)基板、或多晶矽層之以具有第一極性類型(例如，p型矽)之適當半導體材料(例如，單晶或多晶矽)所形成的半導體本體或阱層2。多重半導體基板或串結構可被垂直堆疊於巨塊或SOI基板上，且藉由層間電介質層而予以彼此互相分離。
在半導體本體或阱層2之上或周圍，多層之記憶體膜結構5至7係形成用於各電晶體11，12，包含形成(例如，沉積或成長)於半導體本體/阱層2之上的隧道電介質層5、形成於隧道電介質5之上的電荷儲存層6、及形成(例如，沉積)於電荷儲存層6之上的耦接電介質7(亦即，阻隔電介質)。***於隧道電介質層5與耦接電介質層7之間的電荷儲存層6藉由包含其中俘獲電子的電荷儲存節點或位置6A，6B，而執行電荷俘獲功能。在選擇的實施例中，電荷儲存節點6A，6B可被形成為SONOS(矽-氧化物-氮化物-氧化物-矽)結構，雖然可使用其他的電荷儲存節點結構。如將被理解地，電荷儲存節點6A，6B係形成以諸如藉由以電介質電荷俘獲材料或以導電材料形成電荷儲存層6於與相鄰胞元隔離的各胞元中(例如，藉由使用相鄰俘接閘極間之圖案化的電介質層)，而防止相鄰胞元間之非故意的電荷流動。在選擇的浮接閘極實施例(未顯示)中，電荷儲存層6係圖案化成為個別的浮接閘極，其係彼此互相隔離。然而，在其中電荷儲存層6及儲存節點6A， 6B係形成為單一連續層的實施例中，多層記憶體膜結構5至7可被製造成為連續薄膜，而無圖案化的、隔離的分節。在多層記憶體膜結構5至7上，圖案化的控制閘極8A，8B係諸如藉由沉積多晶矽層或其他導電性控制閘極層於耦接電介質7之上，而予以形成。
在半導體本體/阱層2中，源極/汲極區3A至3C係使用任何所欲的技術而予以形成。例如，源極/汲極區3可藉由以適當的極性摻雜物佈植或擴散區域(例如，n型摻雜)，而被形成。在其他實施例中，源極/汲極區3不被形成為永久導電佈植區，而取代地，具有藉由自控制閘極8A，8B施加邊緣電場所控制之其導電性。例如，施加在控制閘極8A，8B之大的偏壓可以以與當電晶體導通時通道反轉層形成之相同方式，感應導電反轉層於源極/汲極區3A至3C之中。該等類型之胞元係稱為“無接面的”或“無接面式”胞元。在該等無接面胞元中，通道區4A，4B及源極/汲極區3A，3B，3C係僅若電荷儲存節點6A，6B與基板2之間的電場係足夠大以感應出反轉層時，才導電。此電場係由儲存於電荷儲存層6A，6B中之電荷與施加至控制閘極8A，8B之外部偏壓的結合所造成。
現請翻閱第2圖，顯示有被組織及排列成為多重列及行之複數個NAND快閃記憶體胞元的簡化電路示意圖，其中各行係連接至個別的位元線導體(例如，BL0至BL(j+k)×8-1)，以及各別係連接至個別的字線 導體(例如，WL(0)至WL(15))。如所描述地，NAND快閃記憶體胞元陣列20可被細分成為資料串、資料頁、及資料區塊，如資料串20A、資料頁20B、及資料區塊20C之實例所描繪地。
在所敘述的NAND串20A中，胞元係以預定數目之胞元(例如，16、32、或64)的組群而予以串聯連接。為了要連接各串至其對應的源極線(SL)及位元線(例如，BL(j+k)×8-2)，選擇電晶體係設置在該串的邊緣處。例如，NAND胞元串20A包含至少一個串選擇電晶體(SST，SSL閘極，或SSL電晶體)以及至少一個接地選擇電晶體(GST，GSL閘極，或GSL電晶體)。串選擇電晶體(SST)的閘極係連接至串選擇線(SSL)，而串選擇電晶體(SST)的汲極係連接至用於該串的位元線(例如，BL(j+k)×8-2)。接地選擇電晶體(GST)的閘極係連接至接地選擇線(GSL)，而接地選擇電晶體(GST)的源極係連接至用於該串的源極線(SL或CSL)。串聯連接於串選擇電晶體SST與接地選擇電晶體GST之間者係複數個記憶體胞元電晶體CT(i)，各具有被連接至個別字線WL(i)的控制閘極。在所描述的組態中，NAND串20A與另一串共用位元線接點，且任何所欲數目的記憶體胞元電晶體可被連接於串中，以致使每串的胞元數目可以以每串4胞元、每串8胞元、每串16胞元、每串32胞元、每串64胞元、每串128胞元、等等而變化。為指明串20A內的 方向，朝向串之串選擇線SSL的方向係稱作“汲極方向”或“汲極側”，以及朝向串之接地選擇線GSL的方向係稱作“源極方向”或“源極側”。
在所描述的NAND頁20B中，胞元係由列位址所定址，以指明其中可執行讀取或編程操作之胞元的最小單元。在選擇的實施例中，頁20B包含被連接至相同的字線(例如，WL(2))之胞元。在其他實施例中，每字線之頁的數目根據記憶體胞元的儲存能力而定。例如，被連接至某字線的胞元可被細分成為多重子群，以致使陣列20包含每字線多重頁，因而一字線中之多重頁的各者具有不同的列位址。在一實體胞元中之多重位元儲存的情況中，不同的位元可邏輯地屬於不同的頁，雖然它們係實體地設置於相同的胞元電晶體中，且因此，被連接至相同的字線。
NAND快閃陣列20亦可被組群成為區塊之系列(例如，20C)。例如，所描述之NAND快閃區塊20C包含共用相同的字線、串選擇線、及接地選擇線之所有的串。換言之，區塊20C包含共用相同的串選擇線及接地選擇線之所有的頁。在其他實施例中，不同組群的NAND快閃胞元可被使用於快閃拭除區塊。在選擇的實施例中，用以執行拭除操作之最小單元係一胞元區塊，其常係因此而被稱作“拭除區塊”。
為了要描繪用於NAND快閃陣列之區塊基礎的拭除操作，現請參閱第3圖，其顯示使用區塊及頁定址 以支援讀取、編程、及拭除操作的多重區塊NAND快閃記憶體30。如所描繪地，快閃記憶體30係以區塊32及頁34予以組織性地畫分。所描述之快閃記憶體30包含2M個區塊，雖然更概括地，可在任一快閃記憶體內具有二的乘方之區塊。各區塊(例如，區塊7)包含多重頁34，其係典型地8的倍數(例如，64、128)，雖然更概括地，可在各區塊中具有2N個頁。再者，頁係用於讀取及寫入之最小的可定址單元，且可包含主區域以供儲存資料之用以及備用區域以供誤差校正、系統指標、及/或有關儲存於主區域中之資料的其他資訊之用。假定列位址包含用於區域位址之M位元及用於頁位址之N位元，則多重區塊NAND快閃記憶體30包含2M拭除區塊，而各區塊被細分成為2N可編程之頁。各頁(例如，頁0)包含(j+k)位元組(乘8位元)，其係畫分成為j位元組資料儲存區或資料欄36，以及分離之k位元組區或備用欄38(其係典型地使用於誤差管理功能)。如在第3圖之實施例中所見到地，一頁=(j+k)位元組，一區塊=2M頁=(j+k)位元組×2M，以及總記憶體陣列尺寸=2N區塊=(j+k)位元組×2M+N。
當記憶體陣列尺寸增加時，為降低每資料位元之製造成本的需求正驅動NAND快閃產業持續縮減胞元電晶體之尺寸。由於光微影術工具所給予的限制以及縮減實體電晶體尺寸的限度，方案已被提出，而 NAND胞元係藉以堆疊於與晶片表面垂直的方向中。因此，可減少每資料位元之有效的晶片區域，而無需依賴實體胞元電晶體尺寸的縮減。一般而言，具有兩個主要類型之堆疊NAND快閃記憶體裝置構造。第一，且如第4圖中之簡化的橫剖面示意形式中所描繪地，垂直堆疊陣列40可以以形成在基板41上之垂直通道NAND快閃胞元串42至45予以製造，而以與晶片基板41垂直或正交之方向延伸。在垂直通道NAND構造中，屬於相同串之記憶體胞元46係垂直地堆疊於彼此的頂部上，且不同的串42至45係配置成為柱，其係彼此互相鄰接地側向定位。習知地，用於垂直堆疊陣列40之裝置構造可被稱作垂直通道NAND或VC NAND。第二，且如第5圖中之簡化的橫剖面示意形式中所描繪地，垂直堆疊陣列50可以以形成在基板51上之垂直閘極NAND快閃胞元串52至55予以製造，而以與晶片基板51平行之方向延伸。在該VG NAND構造中，屬於相同串(例如，52)之記憶體胞元56係如習知NAND胞元中似地以與晶片基板平行的方向對準，但另外的串(例如，53至55)係垂直地堆疊於彼此的頂部上。習知地，用於垂直堆疊陣列50之裝置構造可被稱作垂直閘極NAND或VG NAND。
現請翻閱第6圖，顯示有垂直閘極NAND快閃記憶體100的三維陣列構造，具有島型串選擇電晶體 110A，110B，用以選擇不同的串堆疊102A至C，102D至F。在VG NAND快閃記憶體100中，複數個堆疊胞元串102A至F係形成於晶片基板101上，以伸展穿過個別的字線閘極結構108A，108B，而各胞元串延伸於與晶片基板101平行的方向中。VG NAND100的佈局相似於習知的NAND記憶體，但具有組群於各平面中的字線及位元線，且具有連接各串至對應位元線墊131的串選擇電晶體。如所顯示地，各NAND串係形成有矽條(例如，圖案化之多層102A)，其中通道係形成以與晶片表面平行的方向延伸，而不同的NAND串(例如，圖案化之多層102B，102C)堆疊於彼此的頂部上。在所描繪的實例中，沿著各矽條(例如，102A至C)所形成之胞元電晶體係藉由以多層記憶體膜結構形成字線閘極結構108A，108B，用於以其中形成各胞元通道之相對閘極包圍矽條，而被形成為雙閘極裝置。雖然並未被個別地顯示，但將理解的是，形成在用於各記憶體胞元電晶體之各串周圍的各多層記憶體膜結構可包含形成以包圍矽條之通道區的隧道電介質層、形成在隧道電介質層周圍的電荷儲存層(例如，ONO)、以及形成在電荷儲存層周圍的耦接電介質。在各多層記憶體膜結構的周圍，字線閘極結構108A，108B可以以一或多個圖案化之多層形成，而伸展跨越多重串。為了要增進多字線閘極結構108A，108B的導電性，例如，矽化鎢層的 矽化物層(未圖示)可被形成於接點表面處。此外，形成於各矽條中之電晶體可包含佈植的及/或擴散的源極/汲極區(例如，n+區)於至少串選擇電晶體及接地選擇電晶體上(若不能也在記憶體胞元電晶體之上時)。在其他的實施例中，記憶體胞元電晶體可被形成為具有虛擬源極/汲極區的無接面胞元，該虛擬源極/汲極區係形成以具有根據鄰近源極/汲極區的閘極與源極/汲極矽本身之間的邊緣電場存在之導電性。
除了界定多重記憶體胞元之個別的字線閘極結構108A，108B之外，各串包含額外的閘極結構於串的各末端處，用以界定接地及串選擇線電晶體。如所顯示地，接地選擇線電晶體可以以多閘極結構109(及選擇的矽化物層)予以形成，其連接各堆疊的串102A至F之源極節點至共用的或共同的源極線150，而串選擇電晶體可以以個別的多閘極結構110A，110B予以形成，其各自地在經由金屬線導體180A，180B及接點150，151所施加之串選擇信號的控制下，連接垂直堆疊的串102A至F之汲極節點至對應的位元線墊131A至C。在此方式中，各串的源極節點係使用共同源極線150而經由源極接點，與在垂直方向中被設在其上或其下之相鄰的串共用，但各串(例如，102C)的汲極節點係經由位元線墊(例如，131C)而僅與其他的串(例如，102F)水平地，且非垂直地共用。視所欲地，接地及串選擇電晶體可如上述地被實質地形成為 雙閘極裝置。例如，在各串之汲極節點處的串選擇電晶體可以以形成於多層記憶體膜結構周圍之多閘極結構(例如，110A，110B)及選擇的矽化物層(未顯示)予以形成，而在各串之源極節點處的接地選擇電晶體可以以形成在多層記憶體膜結構周圍之多閘極結構109予以形成。
藉由形成各字線閘極結構108A至B於多層記憶體膜結構之周圍以水平地延伸跨越個別之垂直堆疊的矽條(例如，102A至C及102D至F)，個別的字線(WLi)信號可在水平或側向方向中被連接至胞元電晶體的各多閘極節點108A至B。此外，各胞元電晶體與在其上被垂直堆疊之所有胞元電晶體共用其多閘極節點108A至B(及所施加之字線WLi信號)。位元線亦可藉由連接串至共用的位元線墊(例如，131A)而由形成在相同層中之一或多個串(例如，102A，102D)所共用，該共用的位元線墊(例如，131A)係使用以透過一或多個通孔接點或導體152而建立自所連接之串至共同位元線(例如，170A)的電性連接。以相似之方式，形成在另一層中之串(例如，102B，102D)可被連接至共用的位元線墊(例如，131B)，該共用的位元線墊(例如，131B)係透過一或多個通孔接點或導體153而被電性連接至第二共同位元線(例如，170B)，而形成在另外層中之串(例如，102C，102E)可被連接至共用的位元線墊(例如，131C)，該共用的位元線墊(例如 ，131C)係透過一或多個通孔接點或導體154而被電性連接至另一共同位元線(例如，170C)。
延伸跨越所有堆疊的胞元串102A至C及102D至F，用於共用之接地選擇電晶體的多閘極結構109連接堆疊的串102A至C及102D至F的源極節點至共同源極線接點150。對照地，用於給定之串選擇電晶體的各多閘極結構110A，110B並不延伸跨越相同平面中之多重串，而係取代地形成為島SSL閘極(例如，110A)，以致使各串(例如，102A)與垂直堆疊的串(例如，102B，102C)，但不與相同平面中之任何串(例如，102D)，共用共同SSL閘極(例如，110A)。
所描述之垂直閘極NAND快閃記憶體100描繪用於垂直閘極NAND快閃記憶體之三維陣列結構的選擇實例實施例，其允許個別的頁被選擇用於讀取及編程操作，且其可拭除VG NAND結構中之選擇的區塊。然而，將被理解的是，垂直閘極NAND快閃記憶體可以以不同的特徵及結構而予以實施。例如，共同源極線接點150可以以不同的形狀或結構予以實施，諸如使用以水平方向伸展的板形層及/或導線，且垂直地連接至以水平方向伸展之額外的金屬線。此外，堆疊之胞元串102A至F的配置及連接可被定向而全部地伸展於相同方向中，伸展交變的串於相反方向中，或以不同串之任何所欲的定向。此外，島型串選擇多閘極結構(例如，110A或110B)及/或位元線墊(例如， 131A至C)之任何所欲的配向、形狀、及定位可被使用以建立透過個別通孔接點152至154至金屬層170A至C的電性連接。
如將被理解地，第6圖中所示之垂直閘極NAND快閃記憶體100顯示諸如互連、接點、串本體、及閘極材料之導電元件，以強調構成元件的連接性，但不顯示諸如閘極電介質、層間電介質、金屬間電介質、等等之隔離材料。熟習本項技藝之人士將瞭解的是，電介質層係設在導體元件的周圍，以提供電性隔離。
具有三維垂直閘極NAND快閃記憶體陣列構造，用以定址個別胞元之習知解碼途徑(在一維字線及位元線的交叉處)由於種種理由而無法被立即施加。例如，VG NAND字線節點無法在使用以形成字線之一步驟的光微影術處理上被垂直隔離，而無實質的處理成本增加。此外，垂直閘極NAND快閃記憶體陣列構造典型地需要位元線被共用於來自不同層的NAND串之間，以便降低處理複雜度且節省晶片區域，在該情況中，字線及位元線的交叉並不足以定址個別的胞元。而且，由於光微影術圖案化的限度，亦存在有形成彼此互相隔離之島型串選擇電晶體110A，110B的製造挑戰。且，當企圖藉由使用自對準圖案化以形成SSL閘極而解決該等限制時，該等自對準的SSL閘極結構將由於以下事實而引入其他的技術挑戰，亦即，各自對準的SSL閘極係實際地畫分成為兩個空間分 離的閘極元件，各係位於兩個相鄰的串堆疊之間且藉由該等串堆疊而被電性隔離自相鄰的SSL閘極。因而，所施加以選擇串之SSL選擇信號係施加至將被選擇之串的各側上的SSL閘極元件。結果，若兩個分離的SSL閘極元件被選擇以選擇其間之串時，則在該等實體的另一側上之相鄰的串會被半選擇。為防止該半選擇之企圖已造成複雜的偏壓方案。其施加不同的電壓於手於半選擇串之各分離的SSL閘極元件上，以致使該等電壓以除了在選擇的串中之外，無串電流流動之方式彼此互相補償。結果，對於具有多重NAND串堆疊之垂直閘極NAND快閃記憶體陣列，需要胞元陣列結構及相關聯的製造方法，而該多重NAND串堆疊共用一或多個鰭形之多閘極字線，且使用自對準的串選擇線電晶體，以自不同垂直層中之垂直堆疊串中獨一地選擇NAND串堆疊。
依據在此所揭示之選擇的實施例，改良的垂直閘極NAND快閃記憶體陣列構造及操作之相關聯的方法被揭示，其使用以交變或相反定向形成於相鄰的NAND串之間的自對準SSL電晶體閘極，而提供選擇個別的串及頁以供讀取及編程操作之用的能力。垂直閘極NAND快閃記憶體胞元陣列的選擇實例實施例係以平面視圖200A及示意視圖200B描繪於第7A及7B圖中。在第7A圖中，顯示有沿著水平之晶片表面的縱向剖面之垂直閘極NAND快閃記憶體胞元陣列 200A的部分平面視圖，以描繪自對準SSL閘極210A、210B、210C、210D如何圖案化及定位於具有交變定向且彼此互相間條之相鄰串(串A、串B、串C、串D)的相反末端上。特別地，其係連接於共用位元線墊231A與對應源極線接點240A、240C之間的一或多個第一串(串A、串C)具有第一位元線末端至源極線末端定向，而一或多個第一自對準SSL閘極210A，210C係設在各第一串之位元線末端上。與第一串間條者係連接於共用位元線墊231B與對應源極線接點240B、240D之間的一或多個第二的相鄰串(串B、串D)，以提供相反的位元線末端至源極線末端定向，而一或多個第二自對準SSL閘極210B，210D係設在各第二串之位元線末端上。
如第7A圖中所描繪地，垂直閘極NAND快閃記憶體胞元陣列200A包含具有側向設置之串本體(例如，第8至9圖中所示之202A至202D)的多重串(例如，串A至D)，由可包含隧道電介質層、電荷儲存層(例如，ONO)、及阻隔電介質層之多層記憶體膜結構205至207包圍於相反側上。額外的串本體(例如，第8至9圖中所示之202E至F)可被堆疊於側向設置之串本體202A至D上面及/或下面，且相似地，由多層記憶體膜結構及圖案化之電晶體閘極結構所包圍。在具有交變定向的各層中之串係分別連接至位元線墊231A，213B，其依序地透過垂直接點(未顯示)而連接 至位元線。此外，各串包含設在各串之個別位元線末端上之自對準的串選擇線電晶體閘極210A至210D，連接至字線WL0至WLn之複數個胞元電晶體閘極208A至208D，及設在各串之個別源極線末端上且連接至接地選擇線GSL0，GSL1之接地選擇電晶體閘極209A，209B。在此組態中，由各串中之胞元電晶體閘極208A至208D所界定之胞元係串聯連接於源極線接點240A至D與對應的自對準串選擇線電晶體閘極210A至210D之間，以致使該等串胞元的汲極端子跨越自對準的串選擇線電晶體閘極210A至210D而被連接至對應的位元線墊231A，231B，且同時，使該等串胞元的源極端子跨越接地選擇電晶體209A，209B而被連接至源極線接點240A至D。藉由連接多重串(例如，串A及串C)至共用的位元線墊(例如，231A)，該等串可被定向以共用位元線(例如，BL0)，而連接至第二共用的位元線墊(例如，231B)的其他串(例如，串B及串D)係定向以共用不同的位元線(例如，BL1)。在選擇的實施例中，各位元線墊231A，231B可以以摻雜有n型雜質而在永久導電狀態中之圖案化的多晶矽層形成，而諸如由電晶體閘極所覆蓋之通道區及在電晶體間之源極/汲極區的所有其他串區域則可以或不能在永久導電狀態中。在後者之情況中，其導電性可由電晶體閘極所控制，雖然電晶體源極/汲極區可以以雜質摻雜而在導電狀態中。具有 被分別連接至串選擇線、字線、及接地選擇線的自對準串選擇線電晶體閘極210A至D、胞元電晶體閘極208A至208D、及接地選擇電晶體閘極209A，209B，各胞元可由所施加至該等線之信號所選擇及開啟。
現請翻閱第7B圖，顯示有簡化的電路示意圖200B，其描繪來自第7A圖中所示之垂直閘極NAND快閃記憶體胞元陣列中的多重堆疊層之單一層的電連接性。在電路示意圖200B中，第7A圖中所示之各元件的對應功能係以被表示為虛線的導線互連顯示於第7B圖中。例如，與位元線BL0相關聯之虛線互連表示一或多個金屬線(例如，鋁或銅)，形成於位在堆疊胞元層上面之一或多個互連位準中，其係如所示地透過垂直通孔接點而被電性連接至胞元層中之各個個別的節點。在相似的式樣中，用於源極線SL的虛線互連亦延伸為一或多個導電互連線，其係透過源極接點240A至240D而被連接至串的源極節點，以致使第一串(例如，串A)的源極節點透過源極接點240A而被連接至與第一串垂直堆疊之所有其他串的源極節點。
為了要提供用以較佳地瞭解本發明的選擇實施例之額外的細節，現請參閱第8圖，其描繪以第7A圖中所示之虛觀視線A(第7A圖描繪沿著第8圖之虛觀視線E的縱向平面視圖)所指示的串選擇線位置處之垂直閘極NAND快閃記憶體結構200A的部分橫剖面 視圖。在第8圖之橫剖面視圖中，複數個自對準之SSL閘極210A，210C，210E係形成於複數個串堆疊之周圍，該複數個串堆疊各包含彼此互相垂直地堆疊於頂部上之兩層的串。例如，第一串堆疊包含堆疊之半導體串本體層202A，202E，其係藉由頂部及底部隔離條層250A，251A，252A而彼此互相分離。在相似的式樣中，第二串堆疊包含藉由頂部及底部隔離條層250B，251B，252B而彼此互相分離的堆疊之半導體串本體層202B，202F，第三串堆疊包含藉由頂部及底部隔離條層250C，251C，252C而彼此互相分離的堆疊之半導體串本體層202C，202G，等等。因此，形成於不同層中之半導體串本體層202A至D，202E至H係藉由隔離條251A至251D而彼此互相垂直地隔離。此外，下方半導體串本體層202E至202H係藉由可被圖案化之條的隔離層252A至252D，或可取代地被形成為覆蓋晶片基板201之未圖案化之空的隔離層(未顯示)，而被隔離自晶片基板201。上方半導體串本體層202A至D係顯示成由頂部隔離條250A至250D所覆蓋，雖然在其他實施例中可不包含最頂部的隔離條。半導體串本體層之各者可以以諸如多晶矽之一或多個半導體材料之圖案化的層形成，而隔離條層可以以諸如氧化矽之一或多個電介質材料之圖案化的層形成。
在各串堆疊之周圍，係形成多層薄記憶體膜205 至207，諸如藉由順序形成隧道電介質層、電荷儲存層、及阻隔電介質(或耦接電介質)層於複數個串堆疊之上。雖然多層薄記憶體膜205至207可被形成為連續的未圖案化之層，諸如藉由使用SONOS型電荷俘獲NAND胞元，但在其他實施例中，多層薄記憶體膜205至207可使用其他材料而被形成為複數個圖案化之層，以製作浮接閘極胞元或其他記憶體膜結構。
自對準的串選擇線閘極結構210A，210C，210E係設在交變串堆疊周圍，而各自對準的SSL閘極係形成以兩個空間分離的閘極元件，其係各設在兩個相鄰的串堆疊之間且藉由該等串堆疊而與相鄰的SSL閘極元件電性隔離。因此，第一自對準的SSL閘極結構210A包含一對SSL閘極元件210A1及210A2，形成鄰近於第一串堆疊252A/202E/251A/202A/250A且包圍多層薄記憶體膜205至207，藉以形成包含串A之第一堆疊SSL結構。此外，第三自對準的SSL閘極結構210C包含一對SSL閘極元件210C1及210C2，形成鄰近於第三串堆疊252C/202G/251C/202C/250C且包圍多層薄記憶體膜205至207，藉以形成包含串C之第三堆疊SSL結構。在第一與第三堆疊SSL結構之間，設有第二串堆疊252B/202F/251B/202B/250B且包圍多層薄記憶體膜205至207。由於具有相反的定向(未明顯於第8圖)，在此位置處圍繞第二串堆疊252B/202F/251B/202B/250B所形成之自對準SSL閘極201A2，210C1並不提供 任何有效的串選擇功能，因為其係沿著用於第三串堆疊的源極線接點240B與串延伸區232B的周邊末端之間的第二串堆疊而被定位，以半選擇串延伸區232B，如第7A至7B圖中所示。請翻閱第7A圖，在第二串堆疊中之串本體的任何潛在的“半選擇”(當用於第一串堆疊之第一自對準SSL閘極結構210A導通時所造成)係藉由定位用於第二串堆疊之源極線接點240B，以致使第二串堆疊的半選擇部分232B不影響第二串堆疊的電性性能，而予以防止。在選擇的實施例中，自對準SSL閘極結構210A，210C，210E係藉由沉積一或多個摻雜的半導體閘極層(例如，n型多晶矽)至至少部分地填充串堆疊之間的區域，且然後，研磨及/或蝕刻該等半導體閘極層，而予以形成。且，所形成之自對準SSL閘極結構210A，210C面向各堆疊之串本體(例如，202A，202E)的側壁二者及其相鄰的記憶體膜205至207，而在各串本體中形成雙閘極電晶體。
為了要提供用以較佳地瞭解本發明的選擇實施例之額外的細節，現請參閱第9圖，其描繪以第7A圖中所示之虛觀視線B或C所指示之共用字線或接地選擇線位置處之垂直閘極NAND快閃記憶體結構200A的部分橫剖面視圖。在第9圖之橫剖面視圖中，相同的複數個串堆疊202A至H，250A至D，251A至D，252A至D及包圍之多層薄記憶體膜205至207係顯示為被形成於基板201，但在共用的字線位 置，單一字線閘極結構208係形成於多層記憶體膜結構205至207上，以延伸跨越多重串。同樣地，在接地選擇線位置處，接地選擇線閘極結構209係形成於多層記憶體膜結構205至207上，以延伸跨越多重串。在選擇的實施例中，共用的閘極結構208，209係藉由沉積一或多個摻雜之半導體閘極層(例如，n型多晶矽)以完全覆蓋複數個串堆疊，而予以形成，以致使半導體閘極層208，209沿著字線(或GSL線)方向形連續的導線。在串中之胞元電晶體於字線位置的其中一者處之情況中，雙閘極結構的各側係透過共用的閘極結構208而連接至相同的共同字線節點，且藉以被同時控制，以致使雙閘極之兩側屬於相同電晶體。同樣地，在串中之GSL電晶體於接地選擇線位置處的情況中，雙閘極結構的各側係透過共用的閘極結構209而連接至相同的共同GSL線節點，且藉以被同時控制，以致使雙閘極之兩側屬於相同電晶體。
為了要提供用以較佳地瞭解本發明的選擇實施例之額外的細節，現請參閱第10圖，其描繪以第7A圖中所示之虛觀視線D所指示之源極接點位置處之垂直閘極NAND快閃記憶體結構200A的部分橫剖面視圖。在第10圖之橫剖面視圖中，源極接點240A，240C係形成以電性連接第一及第三堆疊串的串本體(例如，202A，202E，202C，202G)至金屬源極線241。如將被理解地，在第一及第三堆疊串中之源極接點 240A，240C的定位產生電性連接於源極接點240A，240C與所有層的串之間，以致使源極接點240A建立電性連接於源極線與串250A，251A之間，以及源極接點240C建立電性連接於源極線與串250C，251C之間。在選擇的實施例中，源極接點240A，240C係在使用以形成金屬源極線241的金屬沉積處理之前或在做為該金屬沉積處理的一部分時，藉由圖案化及蝕刻通孔或接點開口穿過一或多個互連層以暴露出下方層串本體(例如，202E，202G)，且然後，以一或多個導電層(例如，金屬)填充該等開口，而予以形成。如將被理解地，可形成其他的源極接點結構以電性連接該等堆疊串至金屬源極線241。
依據本發明之選擇的實施例，SSL閘極可被形成為島形的或凹進的閘極，其係局限至具有交變的或相對的串定向之複數個NAND串的第一及第二周邊末端上的相鄰串之間的空間。例如，第7A圖中所示之SSL閘極結構210A可被形成在第一串堆疊252A/202E/251A/202A/250A周圍，而相鄰的SSL閘極210A1及210A2係藉由第一串堆疊而被彼此互相側向地分離。該兩部件之閘極結構可使用與被使用以形成共用字線或接地選擇線閘極之製造處理集成的自對準處理技術，而予以立即製造。為了要描繪實例製造順序，現請參閱第11至12圖，其顯示在用以形成共用字線或接地選擇線結構及自對準串選擇結構於垂 直閘極NAND快閃記憶體中的連續製造步驟期間之實例半導體裝置的橫剖面視圖。特別地，第11圖顯示在藉由沉積一或多個摻雜半導體閘極層(例如，n型多晶矽)而形成第一連續導電閘極電極結構210，以在中間階段完全覆蓋複數個串堆疊202A至H，250A至D，251A至D，252A至D之後的第一階段時之串選擇線位置處的第一實例橫剖面視圖。藉由以適當的遮罩及蝕刻順序使第一連續導電閘極電極結構210圖案化，分離的閘極電極結構可被界定於除了SSL位置210A，B之外的字線208A至D及接地選擇線209A，209B位置上，其均具有如第11圖中所示之相同的橫剖面結構。因而，字線及接地選擇線閘極(諸如在第9圖中所顯示地)係在製造自對準串選擇結構之此中間階段形成，且可在完成該等自對準串選擇結構的製造之前，被選擇性地保護或遮罩於隨後之處理。
只要在串堆疊中之個別的SSL閘極節點202A至H在被連接至第11圖中所描繪的第一連續導電閘極電極結構210時尚未被彼此互相隔離，可施加一或多個蝕刻及/或平面化處理以提供節點隔離於相鄰的島SSL閘極元件之間。例如，第12圖描繪在使用選擇性蝕刻及/或平面化處理(例如，化學機械研磨)以自串堆疊之頂部回蝕或平面化第一連續導電閘極電極結構210後的第11圖之後的半導體裝置之處理，而無需去除被使用以形成串堆疊202A至H，250A至D，251A 至D，252A至D或包圍之多層薄記憶體膜205至207的材料。由於第12圖中所示之平面化處理的結果，SSL閘極元件210A1至2，210C1至2，210E1係相對於串堆疊而凹進，且由串堆疊所電性隔離。視需要地，可施加額外的凹進蝕刻處理，以使串堆疊下面之SSL閘極元件210A1至2，210C1至2，210E1選擇性地凹進。在其中施加平面化處理至第一連續導電閘極電極結構210的全部而無選擇性之保護或遮罩的其他實施例中，可使用額外的互連處理，用以再連接用於字線及接地選擇線閘極電極之閘極電極。
如此處所揭示地，儘管凹進的SSL閘極係設置於兩個相鄰串之間，在具有交變配向之間條串的相反末端上之凹進的SSL閘亟電極之形成及設置僅允許屬於選擇之串的SSL閘極，在用於該選擇之串且非半選擇之相鄰串的讀取及編程操作期間被開啟。串之此目標的選擇可參照第7A圖而予以描繪，其中串A具有串選擇島型閘極210A1及210A2，其係形成於串的各側上且被共同地控制以形成SSL電晶體210A之共同閘極節點。只要SSL閘極元件210A2係由兩個相鄰串(串A及串B)所共用，當開啟用於串A的SSL電晶體時，具有習知NAND串配置的此相鄰定位可導致相鄰之串B的非所欲之“半選擇”。然而，該半選擇之問題可依據本發明之選擇的實施例，藉由設置島SSL閘極於相反方向性定向的兩串(例如，偶數及奇數)之間，使得 SSL閘極作用成為該等串之一者，而非另一者中的選擇電晶體，而予以避免。例如，第7A圖描繪實例之串間SSL閘極配置，其中複數個交變串配向(例如，偶數/奇數)係使用以使島SSL閘極間之相反定向的串間條，以致使各串包含選擇末端及懸浮串末端。選擇末端係位於串電晶體胞元與位元線節點間之串的汲極側上，且係設置在用於該串的島SSL閘極之間，而懸浮串末端係位於串的源極側且延伸穿過及經過用於具有相反定向之相鄰串的島SSL閘極。
在選擇的實施例中，各串(例如，串A261)可藉由源極接點240A而被空間地畫分成為第一區(其係位於位元線節點231A與源極接點240A之間)，以及頭或延伸區232A(其係位於源極接點240A的相反側上)。第一區係在一末端上電性連接至位元線節點231A以及在另一末端上電性連接至源極線節點240A。串延伸區232A係在一末端處電性連接至源極線節點240A，但另一末端係電性浮接。藉由以交變定向使複數個該等串間條，以致使具有相反定向的串彼此互相相鄰，可將島SSL閘極210A，210B，210C，210D定向於串電晶體胞208(或接地選擇線209)與位元線節點231間之各串的第一區中，而藉以形成島SSL閘極於相反的串之相對末端上，以達成個別的串選擇。
具有此配置，各串選擇電晶體(例如，210A)藉由致能或中斷自該串的位元線節點(例如，231A)延伸至 源極線節點(例如，240A)之電性路徑，而達成其選擇個別的串(例如，串A261)之功能。例如，在讀取操作之期間，用於選擇的串B之串選擇電晶體210B扮演開啟通過電晶體的角色，其致能自位元線節點231B延伸至將被讀取的串B中之胞元的連續導電串通道。然而，在未被選擇的串中之串選擇電晶體(例如，210A，210C)扮演關閉通過電晶體的角色，其截止任何導電串通道，以致並無串電流可在讀取操作之期間通過。在編程操作之期間，用於選擇的串(例如，串B)之串選擇電晶體(例如，210B)係以偏壓(例如，Vcc)閘控，而根據被儲存於位元線中之資料以電性連接串通道至位元線節點231B或電性截止其自位元線節點231B。同時，未被選擇的串之串選擇電晶體(例如，210A，210C)係關閉，以致使串通道在編程操作之期間浮接。
如自上文所瞭解地，各串選擇電晶體的電性功能僅若SSL閘極係設在該串的位元線節點與源極線節點之間時，才影響串的電性狀態。相反地，可觀察到的是，沿著串延伸區之SSL閘極的設置在讀取或編程操作之期間將不具有在串上之影響，因為串或其任何元件(諸如電晶體胞元，串通道，等等)的電性狀態係不受串延伸之電性狀態影響。此由於以下事實之緣故，亦即，源極節點接點240係設在串的第一區與串的第二區(串延伸)之間，且在讀取或編程操作之期間被箝制於界定的電壓(例如，0V)，以彼此有效地電性解耦接該 兩個串區。因而，倘若僅SSL閘極的其中一者係定位以選擇該兩串的其中一者，而另一SSL閘極係定位成為用於另一串之無作用之串延伸的閘極時，則島SSL閘極可以以各島SSL閘極被空間地設在相反定向的相鄰串之間，設在各串的相反末端上。
如將被理解地，種種不同的交變串結構可以與在各串相反末端上之島或自對準SSL閘極的成對設置結合而予以使用，以致能個別的串選擇。例如，第13圖描繪使用具有被定位以界定串之頭及延伸部分的自對準串選擇結構303至306，313至316之偶數-奇數記憶體串定向之第一交變串結構300的簡化示意圖。如所描繪地，在交變偶數-奇數組態中，被連接至共用位元線墊或節點331A之複數個“偶數”串303至306係配置以“向下”延伸成為與被連接以自共用位元線墊或節點331B“向上”延伸之第二複數個“奇數”串313至316間條。各串包含島SSL閘極303A/B，313A/B，304A/B，314A/B，305A/B，315A/B，306A/B，316A/B之對，其係設在靠近其位元線節點331A/B的串選擇末端上，以致使島SSL閘極位於所有的相鄰串之間，且使得各串包含延伸穿過及經過用於具有相反定向的相鄰串之島SSL閘極的串延伸部分。因此，第一串303包含第一作用區303C，其島SSL閘極303A/B係沿著其而形成，以及第二無作用串延伸區303D，其延伸及經過用於具有相反定向的相鄰串313 之島SSL閘極313A/B。在相似的式樣中，串304至306各包含第一作用區304C，305C，306C，其島SSL閘極304A/B，305A/B，306A/B係沿著其而形成，以及第二無作用串延伸區304D，305D，306D，其延伸及經過用於具有相反定向的相鄰串之島SSL閘極314A/B，315A/B，316A/B。對於間條的第二複數個串313至316，各串亦包含沿著第一作用區313C，314C，315C，316C而形成之島SSL閘極313A/B，314A/B，315A/B，316A/B，以及延伸及經過用於具有相反定向的相鄰串303至306之島SSL閘極303A/B，304A/B，305A/B，306A/B的第二無作用串延伸區313D，314D，315D，316D。
另一實例交變串結構係顯示於第14圖中，其描繪使用具有被定位以界定串之頭及延伸部分的自對準串選擇結構323A，324A，325A，326A，333A，334A，335A，336A之偶數-偶數-奇數-奇數記憶體串定向之第二交變串結構301的簡化示意圖。如所描繪地，在交變偶數-偶數-奇數-奇數組態中，被連接至共用位元線墊或節點331C之“偶數”串323至326係配置在相鄰對中，以“向下”延伸成為與被連接以自共用位元線墊或節點331D“向上”延伸之相鄰對的“奇數”串333至336間條。各串包含單一的島SSL閘極323A，324A，325A，326A，333A，334A，335A，336A，其係設在靠近其位元線節點331C/D的串選擇末端上， 以致使島SSL閘極僅設在具有相反定向的所有相鄰串之間，且使得各串包含穿過及經過用於具有相反定向之相鄰串的島SSL閘極。例如，第一串324包含沿著第一作用區324C而形成的島SSL閘極324A，以及延伸及經過用於具有相反定向的相鄰串333之島SSL閘極333A的第二非作用串延伸區324D。在相似的式樣中，串323，325至326各包含第一作用區323C，325C，326C，其島SSL閘極323A，325A，326A係沿著其而形成，以及第二無作用串延伸區323D，325D，326D，其延伸及經過用於具有相反定向的相鄰串之島SSL閘極335A，336A。對於間條的“奇數”串333至336，各串亦包含沿著第一作用區333C，334C，335C，336C而形成之島SSL閘極333A，334A，335A，336A，以及延伸及經過用於具有相反定向的相鄰串323至326之島SSL閘極323A，324A，325A，326A的第二無作用串延伸區333D，334D，335D，336D。
如將被理解地，在第13至14圖中所示的交變串結構配置可以以單層之間條的NAND串或以多層之間條的NAND串實施，以致使複數個NAND串堆疊與具有交變定向之相鄰的NAND串堆疊間條。例如，第14圖中所示之偶數-偶數-奇數-奇數交變串結構301可以以其中各串323至326，333至336係以NAND串堆疊置換的第一垂直胞元結構實施，其包含藉由隔離電介質層而彼此互相隔離且由多層薄記憶體膜所包圍的多 層之垂直堆疊串。然而，偶數-偶數-奇數-奇數交變串結構亦可以以其他垂直胞元結構實施。例如，第15圖描繪具有形成在基板401上之垂直胞元結構421至424的垂直閘極NAND快閃記憶體之部分橫剖面視圖400A，其中各垂直胞元結構包含薄的矽本體側壁層之堆疊串於各層中。在所描述之垂直閘極NAND快閃記憶體400A中，複數個自對準SSL閘極410A，410B，410C，410D，410E係形成於垂直串堆疊結構421至424周圍。各垂直串堆疊結構係具有共用定向之隔離串本體層鰭形堆疊，其中各堆疊係由多層記憶體膜結構405至407所包圍，且以與晶片表面401平行之第一方向伸展。例如，第一垂直串堆疊結構421包含在各層上之一對薄半導體串本體層(例如，402A，402B)，其係與在另一層上之一對薄半導體串本體層(例如，403A，403B)垂直堆疊。在各層中，該等薄半導體串本體層402A/B，403A/B係藉由電介質層451，453而彼此互相實體地分離及電性隔離。此外，頂部及底部隔離條層450，452，454係形成於各串層的上面及下面，以提供不同串層之間的隔離。額外的垂直串堆疊結構422至424可以以相同的結構形成，其中薄半導體串本體層402A/B，403A/B係由交變的電介質層450至454所隔離。雖僅顯示4個鰭形垂直結構421至424，但任何數目之鰭可如根據末端使用者之需要，使用於裝置之材料的特徵，及/或裝置之製造處理所決定地被使用在 具有種種數目之層的VG NAND裝置中。
如第15圖中所示地，各垂直串堆疊結構421至424可以以電介質的交變層及半導體串材料形成於矽晶片基板401上，以界定薄半導體串本體層402A/B，403A/B於各層上。在實例實施例中，頂部及底部隔離條層450，452，454可以以諸如氮化矽之第一電介質材料形成，而隔離電介質層451，453可以以諸如摻雜的或未摻雜的低k電介質(例如，氧化矽)之第二電介質材料形成。如所形成地，隔離電介質層451，453的側壁可相對於頂部及底部隔離條層450，452，454的側壁而被側向地凹進，使得在隔離電介質層451，453之各凹進的垂直側壁上，薄側壁串層402A/B，403A/B可以以合適的半導體材料(例如，矽膜)形成，以致使薄側壁串層402A/B，403A/B的外表面不會相對於隔離條層450，452，454的側壁表面而凸出。各垂直串堆疊結構421至424可由包含隧道電介質405，電荷俘獲層406，及耦接電介質層407之用於電荷儲存的多層薄記憶體膜405至407所覆蓋。在各垂直串堆疊結構421至424的側邊上，自對準導電閘極元件410A至E係形成為一或多個導電材料(例如，摻雜之多晶矽)的凹進層，其並未填充鰭之間的全部空間，但可形成與第一水平方向垂直之列結構，而以第二水平方向伸展。根據在給定的垂直串堆疊結構421至424中之薄側壁串層402A/B，403A/B的定向，自對準導電閘極元件410A 至E可形成記憶體裝置的SSL閘極。
雖然可使用任何所欲的製造順序以形成垂直串堆疊結構421至424，但製造處理可包含形成包含氮化矽層450，452，454及氧化矽層451，453之交變不同層450至454的電介質堆疊於基板401上之最初步驟。在圖案化及蝕刻該電介質堆疊之後，可諸如藉由施加各向異性反應離子蝕刻(RIE)處理而界定複數個多層電介質鰭結構。接著，可藉由施加諸如選擇性各向同性RIE之選擇性濕或乾蝕刻處理，而將交變氧化矽層451，453的側壁表面相對於氮化矽層450，452，454予以回蝕或使凹進，藉以形成具有交變的凹進側壁圖案之多層電介質鰭結構。藉由沉積一或多個半導體層(例如，多晶矽)以完全地覆蓋該等多層電介質鰭結構，交變的凹進側壁圖案係充填以沉積的半導體材料，以致可施加方向性半導體蝕刻處理以去除除了由氮化矽層450，452，454之突出側壁所遮罩的位置外之沉積的半導體材料，而藉以界定薄側壁串層402A/B，403A/B。
為了要提供用以較佳地瞭解本發明的選擇實施例之額外的細節，現請參閱第16圖，其描繪沿著第15圖中所示之虛觀視線F的垂直閘極NAND快閃記憶體結構400A之部分平面視圖400B。相反地，第15圖顯示沿著第16圖中之虛觀視線G的垂直橫剖面。如由平面視圖400B所觀察到地，各垂直串堆疊結構421包含沿著絕緣結構451之側壁的薄多晶矽膜402A/B， 402C/D，402E/F，402G/H，以致使串堆疊中之各層包含兩個分離的向外面向之串(例如，402A/B)，而取代如第7A圖中所示之具有兩個向外之面(雙閘極結構)的串。由於形成具有一對薄半導體串本體層402A，402B於各層上之各垂直串堆疊結構(例如，421)的緣故，串本體層402A，402B具有相同的定向。換言之，相鄰的垂直串堆疊結構(例如，422)係形成有一對薄半導體串本體層402C，402D於具有相反定向的各層上。具有成對的串本體層之此交變佈局，形成於垂直串堆疊結構之間的自對準SSL閘極結構410A至E可被使用以根據串定向而控制個別的串本體層。例如，第一垂直串堆疊結構421包含第一串本體層402A，其係由第一自對準SSL閘極結構410A所控制，且亦包含第二串本體層402B，其係由第二自對準SSL閘極結構410B所控制。然而，第二自對準SSL閘極結構410B並不控制第二垂直串堆疊結構422中的串本體層402C，此係因為沿著第二垂直串堆疊結構422的串延伸區之其位置的緣故。取代地，在第二垂直串堆疊結構422中的串本體層402C係由自對準SSL閘極結構410F所控制。在相似的式樣中，串本體層402E及402F係由自對準SSL閘極結構410C及402D所分別地控制，而串本體層402C，402D，402G，及402H係由自對準SSL閘極結構410F，410G，410H，及410I所分別地控制。
此刻應已理解的是，本文提供有三維積體電路非 揮發性記憶體裝置，其中交變的NAND串堆疊可藉由使用被定位在具有交變或相反串定向之複數個NAND串的第一及第二周邊末端上之自對準串選擇線(SSL)閘極，而予以分別地選擇。所揭示的記憶體裝置包含記憶體陣列，具有具備相反定向的第一及第二NAND記憶體胞元串。該記憶體陣列可包含第一複數個垂直堆疊NAND記憶體胞元串及第二複數個垂直堆疊NAND記憶體胞元串。第一複數個垂直堆疊NAND記憶體胞元串包含第一NAND記憶體胞元串且係連接於第一共用源極線接點與第一共用串選擇線閘極電極之間，而體現第一NAND記憶體胞元串的第二串選擇線閘極電極。第二複數個垂直堆疊NAND記憶體胞元串包含第二NAND記憶體胞元串且係連接於第二共用源極線接點與第二共用串選擇線閘極電極之間，而體現第二NAND記憶體胞元串的第二串選擇線閘極電極。在若干實施例中，第一NAND記憶體胞元串可具有第一位元線末端至源極線末端定向，而與第一NAND記憶體胞元串相鄰的第二NAND記憶體胞元串具有第二的相反之位元線末端至源極線末端定向。在其他實施例中，各NAND記憶體胞元串係形成有半導體條之垂直閘極NAND記憶體胞元串，具有形成於半導體條周圍的字線閘極導體，用以界定出與下方基板的上方表面平行伸展之記憶體胞元。在仍其他的實施例中，各NAND記憶體胞元串係垂直閘極NAND記憶體胞元串 ，具有被形成於凹進電介質層的側壁上之薄膜半導體條，而複數個字線閘極導體係形成於薄膜半導體條的外側面周圍，以界定出與下方基板的上方表面平行伸展之複數個記憶體胞元。各NAND記憶體胞元串包含電晶體(例如，記憶體胞元電晶體及串聯連接於串選擇電晶體與記憶體胞元電晶體之間的接地選擇電晶體)及源極線接點，其係串聯連接於位元線與NAND記憶體胞元串的串延伸區之間，該串延伸區延伸自源極線接點且經過設在NAND記憶體胞元串的周邊末端上之第一串選擇線閘極電極。此外，其係形成有第二串選擇線閘極電極的第二串選擇電晶體係串聯連接於位元線與複數個電晶體之間。如所形成地，第一及第二串選擇線閘極電極係共用於具有相反定向的相鄰NAND記憶體胞元串之間。在選擇的實施例中，第一及第二串選擇線閘極電極係各自地形成為一對自對準串選擇線閘極電極，形成於具有相反定向的相鄰NAND記憶體胞元串之間且由具有相反定向的相鄰NAND記憶體胞元串所共用。在其他實施例中，第一及第二串選擇線閘極電極係各自地形成為自對準串選擇線閘極電極，形成於具有相反定向的相鄰NAND記憶體胞元串之間且由具有相反定向的相鄰NAND記憶體胞元串所共用。在此方式中，該等串選擇線閘極電極係各自地完全側向局限於具有相反定向的該兩相鄰NAND記憶體胞元串之間。在選擇的實施例中，於第一NAND記憶體 胞元串上之第一串選擇線閘極電極係與第二NAND記憶體胞元串的第二串選擇線閘極電極側向地對準。
在另一形式中，提供有NAND快閃記憶體胞元陣列以及製造及操作之相關聯的方法。所揭示的陣列包含複數個串，且可包含二或多個垂直堆疊串，其係以與其中形成該記憶體胞元陣列於上之基板表面平行的方向伸展。各串包含具有被連接至對應字線之閘極的複數個串聯連接胞元電晶體，具有被分別連接至第一及第二串選擇線之第一及第二自對準閘極的第一及第二串選擇電晶體，被連接至源極線的源極線接點，以及具有被連接至接地選擇線之閘極的接地選擇電晶體。各串亦具有位元線末端至源極線末端定向，其延伸自對應位元線及源極線接點，以延伸經過對應源極線接點，而形成電性浮接串區段，以致使第一串選擇電晶體連接於對應位元線與複數個串聯連接胞元電晶體之間，且第二串選擇電晶體沿著電性浮接串區段而被定位。在選擇的實施例中，各串係形成於垂直電介質結構的側壁上之多晶矽側壁膜。因而，各串具有第一及第二部分。第一串部分係設在與第二串選擇電晶體相關聯的第一側上，且包含複數個串聯連接胞元電晶體的全部、第一串選擇電晶體、源極線接點、及接地選擇電晶體。第二串部分係設在與第二串選擇電晶體相關聯的第二側上，且不包含電晶體、位元線節點、或源極線接點。如所形成地，具有相反的位元線末端 至源極線末端定向之第一及第二串係彼此互相相鄰地設置，以致使第一串的第一串選擇電晶體與第二串的第二串選擇電晶體相鄰，使得第一串選擇電晶體的第一自對準閘極及第二串選擇電晶體的第二自對準閘極共用其係完全側向局限在第一與第二串之間的共同自對準閘極電極。在選擇的實施例中，第一及第二自對準閘極係各自地形成為一對自對準串選擇線閘極電極，設置於具有相反之位元線末端至源極線末端定向的相鄰NAND記憶體胞元串之間且由具有相反之位元線末端至源極線末端定向的相鄰NAND記憶體胞元串所共用。在其他實施例中，第一及第二自對準閘極係各自地形成為自對準串選擇線閘極電極，形成於具有相反之位元線末端至源極線末端定向的相鄰NAND記憶體胞元串之間且由具有相反之位元線末端至源極線末端定向的相鄰NAND記憶體胞元串所共用。如所形成地，第一串可具有第一位元線末端至源極線末端定向，其係與第一方向中的第一位元線節點及第二方向中的第一源極線節點對準，以及第二串可具有第二的相反之位元線末端至源極線末端定向，其係與第一方向中的第二源極線節點及第二方向中的第二位元線節點對準。
在又另一形式中，揭示有NAND快閃記憶體胞元陣列及其操作之相關聯的方法。在所揭示的NAND快閃記憶體胞元陣列中，具有具備相反定向之第一及第 二相鄰NAND記憶體胞元串，使得第一NAND記憶體胞元串的位元線末端鄰近第二NAND記憶體胞元串的源極線末端，且使得第一NAND記憶體胞元串的位元線末端鄰近第二NAND記憶體胞元串的源極線末端。在NAND快閃記憶體胞元陣列的操作中，形成於第二NAND記憶體胞元串上的源極線接點係以第一源極線信號偏壓予以偏壓，其中源極線接點係設在複數個記憶體胞元電晶體與自對準之串選擇電晶體閘極間的第二NAND記憶體胞元串上，自對準之串選擇電晶體閘極電極係形成於第一及第二相鄰NAND記憶體胞元串之間，做為凹進的多晶矽閘極電極。此外，自對準之串選擇電晶體閘極電極係以第一串選擇信號偏壓予以偏壓，而選擇第一NAND記憶體胞元串，但非第二NAND記憶體胞元串。在選擇的實施例中，自對準串選擇電晶體閘極電極係藉由施加第一串選擇信號偏壓至第一及第二自對準之串選擇電晶體閘極電極而予以偏壓，第一及第二自對準之串選擇電晶體閘極電極係形成於第一NAND記憶體胞元串的相反側上，做為凹進的多晶矽閘極電極。在其他的實施例中，自對準之串選擇電晶體閘極電極係藉由施加第一串選擇信號偏壓至單一自對準之串選擇電晶體閘極電極而予以偏壓，該單一自對準之串選擇電晶體閘極電極係形成於第一及第二相鄰NAND記憶體胞元串之間，該等串之各者包含多晶矽側壁膜，形成於垂直電介質結構的側壁 上。
雖然在此所揭示之上述代表性實施例係針對藉由提供具有交變定向之間條NAND串堆疊的種種非揮發性記憶體裝置結構以及其製作及操作方法，其可藉由定位一對自對準或島SSL閘極於具有交變或相反串定向之各NAND串(堆疊)的第一及第二周邊末端上而被個別地選擇，藉以使被定位在串之源極末端上的SSL閘極因為其在懸浮串延長區上的位置經過源極線接點，而不提供電性功能，但本發明無需一定要受限於該等描繪可應用於寬廣種類之製造方法及/或結構的本發明之發明性觀點的實例實施例。因此，上文所揭示之特殊實施例僅係描繪性的，且不應被取用做為本發明上之限制，因為本發明可以以呈明顯於熟習本項技藝的該等人士之具有在此所教示之益處的不同或等效方式修正及實施。例如，雖然NAND胞元電晶體係敘述為在p型(未摻雜)基板上之n通道電晶體，但此僅係用於描繪目的，且將被理解的是，n及p型雜質可予以互換，以便在n型基板上形成p通道電晶體，或基板可由未摻雜矽所構成。此外，快閃記憶體胞元係在此描繪為被實施成為垂直閘極NAND記憶體胞元串，但此僅係用於解說之便利性及不打算成為限制，且熟習本項技藝之人士將瞭解的是，在此所教示之原理適用於其他合適種類的胞元結構及所生成之不同偏壓情形。而且，將被理解的是，具有用於讀取及編程操作之串 選擇方案之所揭示的胞元陣列結構並未被束縛於特定的胞元技術。例如，具有自對準SSL閘極之交變串組態可使用以其中串具有由不同導電型區域包圍於兩末端處之浮接體的VG NAND快閃記憶體裝置，且可使用至其中串本體並不浮接的VG NAND快閃記憶體裝置。再者，該等圖式描繪其中具有兩個堆疊層之串的實例，然而，其他實施例並未受限於任何特定數目的層，且甚至工作於單一層胞元陣列。此外，若有的話，在說明及申請專利範圍中所使用之相對位置的用語係在適當情況下可互換，以致使例如，在此所敘述之本發明的實施例能在除了本文所描繪或所敘述的該等者之外的其他定向中操作。如在本文所使用之“耦接的”用語係界定為以電性或非電性方式直接地或間接地連接。因而，上述說明不打算要限制本發明至所陳明之特殊形式，且相反地，打算要涵蓋該等選擇例、修正例、及等效例為可被包含於由附錄申請專利範圍所界定之本發明的精神及範疇內，使得熟習本項技藝之該等人士應瞭解到，它們可以以最廣義之形式作成種種改變、替代、及選擇，而不會背離本發明之精神及範疇。
益處、其他優點、及對問題的解決已與特定實施例相關聯地被敘述於上文。然而，該等益處、優點、對問題的解決、及可致使任何益處、優點、或解決發生或呈更明顯之任何元素將不被解讀為任一或所有申 請專利範圍之臨界的、必需的、或主要的特徵或元素。如本文所使用之“包含”、“包括”、“具有”、或其任何其他變化的用語係打算要涵蓋非獨特之內含物，使得包含元件列表之處理、方法、物件、或設備不僅包含該等元件，而且可包含未被明示地列表或固有於該處理、方法、物件、或設備的其他元件。
200A‧‧‧垂直閘極NAND快閃記憶體胞元陣列
201‧‧‧晶片基板
202A-202D‧‧‧半導體串本體層
205-207‧‧‧薄記憶體膜
202E-202H‧‧‧串堆疊
210A、210C、210E‧‧‧自對準SSL閘極結構
210A1、210A2、210C1、210C2‧‧‧SSL閘極
250A-250D、251A-251D、252A-252D‧‧‧隔離條

Claims (20)

  1. 一種非揮發性記憶體裝置，包含：記憶體陣列，包含具有相反定向之第一及第二NAND記憶體胞元串，各NAND記憶體胞元串包含：複數個電晶體及源極線接點，其係串聯連接於位元線與該NAND記憶體胞元串的串延伸區之間，該串延伸區延伸自該源極線接點且經過設在該NAND記憶體胞元串的周邊末端上之第一串選擇線閘極電極，以及第二串選擇電晶體，形成有第二串選擇線閘極電極，且串聯連接於該位元線與該複數個電晶體之間，其中該第一及第二串選擇線閘極電極共用於具有相反定向的鄰近NAND記憶體胞元串之間。
  2. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一及第二串選擇線閘極電極各包含一對自對準之串選擇線閘極電極，形成於具有相反定向的鄰近NAND記憶體胞元串之間且由具有相反定向的該等鄰近NAND記憶體胞元串所共用。
  3. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一及第二串選擇線閘極電極各包含自對準之串選擇線閘極電極，形成於具有相反定向的鄰近NAND記憶體胞元串之間且由具有相反定向的該等鄰近NAND記憶體胞元串所共用。
  4. 如申請專利範圍第1項之非揮發性記憶體裝置，其中各NAND記憶體胞元串進一步包含接地選擇電晶體， 串聯連接於該串選擇電晶體與該複數個電晶體之間。
  5. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一NAND記憶體胞元串具有第一位元線末端至源極線末端定向，以及其中該第二NAND記憶體胞元串係鄰近該第一NAND記憶體胞元串，且具有第二的相反之位元線末端至源極線末端定向。
  6. 如申請專利範圍第5項之非揮發性記憶體裝置，其中在該第一NAND記憶體胞元串上之第一串選擇線閘極電極係與該第二NAND記憶體胞元串的該第二串選擇線閘極電極側向地對準。
  7. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一及第二NAND記憶體胞元串各包含垂直閘極NAND記憶體胞元串，該垂直閘極NAND記憶體胞元串包含具有複數個字線閘極導體之半導體條，該複數個字線閘極導體係形成於該半導體條周圍以界定出與下方基板的上方表面平行伸展之複數個記憶體胞元。
  8. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一及第二NAND記憶體胞元串各包含垂直閘極NAND記憶體胞元串，該垂直閘極NAND記憶體胞元串包含被形成於具有複數個字線閘極導體之凹進電介質層的側壁上之薄膜半導體條，該複數個字線閘極導體係形成於該薄膜半導體條的外側面周圍以界定出與下方基板的上方表面平行伸展之複數個記憶體胞元。
  9. 如申請專利範圍第1項之非揮發性記憶體裝置， 其中該第一及第二串選擇線閘極電極係各自完全地側向局限於具有相反定向之該兩個鄰近NAND記憶體胞元串間的空間中。
  10. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該記憶體陣列包含：第一複數個垂直堆疊NAND記憶體胞元串，其包含該第一NAND記憶體胞元串且其係連接於第一共用源極線接點與第一共用串選擇線閘極電極之間，而體現該第一NAND記憶體胞元串的該第二串選擇線閘極電極，以及第二複數個垂直堆疊NAND記憶體胞元串，其包含該第二NAND記憶體胞元串且其係連接於第二共用源極線接點與第二共用串選擇線閘極電極之間，而體現該第二NAND記憶體胞元串的該第二串選擇線閘極電極。
  11. 一種NAND快閃記憶體胞元陣列，具有串，各串包含具有被連接至對應字線之閘極的複數個串聯連接胞元電晶體、具有被分別連接至第一及第二串選擇線之第一及第二自對準閘極的第一及第二串選擇電晶體、被連接至源極線的源極線接點、以及有被連接至接地選擇線之閘極的接地選擇電晶體，其中各串具有位元線末端至源極線末端定向，其延伸自對應位元線及源極線接點，以延伸經過該對應源極線接點，而形成電性浮接串區段，其中該第一串選擇電晶體係連接於該對應位元線與該複數個串聯連接胞元電晶體之間，且其中該第二串選擇電晶體係沿著該電性浮接串區段 而被定位；以及其中具有相反的位元線末端至源極線末端定向之第一及第二串係彼此互相鄰近而被安置，以致使該第一串的該第一串選擇電晶體係鄰近該第二串的該第二串選擇電晶體，使得該第一串選擇電晶體的該第一自對準閘極及該第二串選擇電晶體的該第二自對準閘極共用被完全地側向局限於該第一與第二串之間的空間中之共同自對準閘極電極。
  12. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中該第一串具有第一位元線末端至源極線末端定向，其係在第一方向中與第一位元線節點及在第二方向中與第一源極線節點對準，以及其中該第二串具有第二的相反之位元線末端至源極線末端定向，其係在第一方向中與第二源極線節點及在第二方向中與第二位元線節點對準。
  13. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中各串具有第一部分，其係設在與該第二串選擇電晶體相關聯的第一側上且其包含該複數個串聯連接胞元電晶體的全部、該第一串選擇電晶體、該源極線接點、及該接地選擇電晶體，以及其中各串亦具有第二部分，其係設在與該第二串選擇電晶體相關聯的第二側上且其不包含電晶體、位元線節點、或源極線接點。
  14. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中該記憶體胞元陣列包含二或多個垂直堆疊 串，其係以與其中形成該記憶體胞元陣列於上之基板表面水平的方向伸展。
  15. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中各串包含多晶矽側壁膜，形成於垂直電介質結構的側壁上。
  16. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中該第一及第二自對準閘極各包含一對自對準之串選擇線閘極電極，形成於具有相反之位元線末端至源極線末端定向的鄰近NAND記憶體胞元串之間且由具有相反之位元線末端至源極線末端定向的鄰近NAND記憶體胞元串所共用。
  17. 如申請專利範圍第11項之NAND快閃記憶體胞元陣列，其中該第一及第二自對準閘極各包含自對準之串選擇線閘極電極，形成於具有相反之位元線末端至源極線末端定向的鄰近NAND記憶體胞元串之間且由具有相反之位元線末端至源極線末端定向的鄰近NAND記憶體胞元串所共用。
  18. 一種NAND快閃記憶體胞元陣列之操作方法，該NAND快閃記憶體胞元陣列包含具有相反定向之第一及第二鄰近NAND記憶體胞元串，使得該第一NAND記憶體胞元串的位元線末端係鄰近該第二NAND記憶體胞元串的源極線末端，且使得該第一NAND記憶體胞元串的位元線末端係鄰近該第二NAND記憶體胞元串的源極線末端，該方法包含： 以第一源極線信號偏壓對被形成於該第二NAND記憶體胞元串上的源極線接點偏壓，其中該源極線接點係設在複數個記憶體胞元電晶體與自對準之串選擇電晶體閘極電極間的第二NAND記憶體胞元串上，該自對準之串選擇電晶體閘極電極係形成於該第一及第二鄰近NAND記憶體胞元串之間，做為凹進的多晶矽閘極電極；以及以第一串選擇信號偏壓對該自對準之串選擇電晶體閘極電極偏壓，而選擇該第一NAND記憶體胞元串，但非該第二NAND記憶體胞元串。
  19. 如申請專利範圍第18項之方法，其中對該自對準之串選擇電晶體閘極電極偏壓包含施加該第一串選擇信號偏壓至第一及第二自對準之串選擇電晶體閘極電極，該第一及第二自對準之串選擇電晶體閘極電極係形成於該第一NAND記憶體胞元串的相反側上，做為凹進的多晶矽閘極電極。
  20. 如申請專利範圍第18項之方法，其中對該自對準之串選擇電晶體閘極電極偏壓包含施加該第一串選擇信號偏壓至單一自對準之串選擇電晶體閘極電極，該單一自對準之串選擇電晶體閘極電極係形成於該第一及第二鄰近NAND記憶體胞元串之間，該等串之各者包含多晶矽側壁膜，形成於垂直電介質結構的側壁上。
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