CN105185776B - 天线效应放电回路及其制造方法 - Google Patents

Abstract

本发明公开了一种天线效应放电回路及其制造方法，该天线效应放电电路，具有图案化导体层，其可暴露在工艺中的电荷感应环境。天线效应放电电路具有一端及一栅极，该端连接装置上的一节点，节点受保护以避免电荷累积，栅极例如是电路中场效应晶体管的栅极，累积的电荷可经由该端放电到基板上。一电容耦接在天线效应放电电路的栅极至基板。一电压供应电路，用以提供电压，在装置的操作期间，此电压足够于关闭状态偏置天线效应放电电路。上层的一图案化导体(较佳为最上层)连接天线效应放电电路的栅极与电压供应电路。

Description

天线效应放电回路及其制造方法

技术领域

本发明是有关于一种存储器装置及其制造方法，特别是指用于多阶三维叠层装置的内连接结构。

背景技术

在集成电路的制造中，某些工艺使用活化性离子(activated ions)。举例来说，包括金属刻蚀、光刻胶剥离，以及金属间介电质沉积等后端工艺，皆涉及等离子体，以在受处理晶粒内的结构感应电荷。此种在工艺期间对结构的充电被称为天线效应。

天线效应感应的电荷可能损坏装置中的结构，包括影响装置效能的结构。举例来说，在存储器装置中，字线或其它相对较大的导电结构可以承受较大的天线效应的累积电荷。字线上的电荷累积可暴露闪存内的隧穿介电质、栅极介电质，以及多晶硅内的介电质，使其被累积电荷损坏。此外，使用在介电电荷储存单元的电荷储存结构特别容易受到此类损坏。

等离子体感应电荷可为正或负，此为其一特征，因其感应电荷的种类可产生不同类型的损坏。

一种防止或减少天线效应的方法于在美国专利7,196,369中描述，发明名称为″PLASMA DAMAGE PROTECTION CIRCUIT FOR A SEMICONDUCTOR DEVICE″，发明人为Chou etal.。亦可参照美国专利7,317,633，发明名称为″PROTECTION OF NROM DEVICES FROMCHARGE DAMAGE″，发明人为Lusky et al.

已有报导指出等离子体充电效应在SONOS电荷捕获装置具有关键作用。多数的闪存产品采用PN二极管保护，或聚合物保险丝(poly fuse)保护。然而，这两种方法都有限制。对于PN二极管保护，字线WL的操作电压被限制在二极管的反向，且必须低于崩溃电压(breakdown voltage)。此外，PN二极管仅在崩溃电压之后提供保护，因此不能保护中程电压(medium-range voltages)。对于聚合物保险丝保护，则必须在测量之前使保险丝破裂。保险丝保护只适合小的测试装置，而不适合用于产品设计。此外，如果破裂偏差过大，也可能会干扰装置。

静电放电(electro static discharge，ESD)电路已设置在集成电路的探测垫中，以防止膨胀的外部电子脉冲损坏装置。然而，静电放电电路通常藉相对高的电压启用，不能提供中电压保护。

因此，需要提供一种保护电路，可在集成电路的工艺中避免电荷损坏。此外，保护电路不应在工艺后影响装置运作。

发明内容

有鉴于此，本发明实施例提供了一种天线效应放电电路，用于具有多个图案化导体的装置，图案化导体例如是图案化多晶硅层及金属层，且其在工艺中可能暴露在高能量等离子体或其它电荷感应环境。天线效应放电电路具有一端及一栅极，该端连接装置上的一节点，节点受保护以避免电荷累积，栅极例如是电路中场效应晶体管的栅极。一电容耦接在天线效应放电电路的栅极至基板。一电压供应电路用以提供电压，在装置的操作期间，此电压足够于关闭状态偏置天线效应放电电路。上层的一图案化导体(较佳为最上层)连接天线效应放电电路的栅极与电压供应电路。

天线效应放电电路可包含场效应晶体管，其在一通道阱区内具有一通道、一源极及一栅极。通道阱区可以通过在上层中的图案化导体连接栅极，或直接连接电压供给电路。一实施例中，在受保护节点上的正电压及负电压皆为放电，天线效应放电电路包括一n通道场效应晶体管(例如NMOS)和p通道场效应晶体管(例如PMOS)，其配置于以下详细描述。

利用栅极中的一电容，可防止栅极上的电压在暴露于天线效应充电的期间追踪通道阱区内的电压。天线效应放电电路保持其栅极和通道阱未连接的状态，直到形成多个图案化导体层中的上层形成。

本发明实施例还提供了一天线效应放电电路包含一开关，用以在来装置运作期间关闭，并具有第一端和第二端。该第一端通过一第一连接器连接天线效应放电电路的栅极，第二端通过一第二连接器连接电压供应电路。第一连接器及第二连接器其中的一个或两个包括最上层的图案化导体，其用以连接栅极与电压供应电路。在具有开关的实施例中，天线效应放电电路在整个工艺皆维持有效，直到电压供给电路于装置运作时启用。

本发明实施例害提供了一种制造集成电路装置的方法，包括于一基板上形成一集成电路***，电路***具一节点，节点被保护以避免天线效应放电。此方法包括于基板上形成一天线效应放电电路，具有一端及一栅极，该端连接至节点。此外，方法包括形成一电容耦接栅极与基板。于该基板上提供一电压供应电路，以在运作时偏置栅极，以关闭天线效应放电电路。本文中所描述的方法包含以装置之上或最上图案化导体层连接栅极至电压供应电路。在一些实施例中，方法包含在装置上栅极及电压供应电路间提供一开关，配置成在运作时关闭开关，使栅极通过开关连接电压供应电路。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1是基于动态阈值电压MOSFE的现有技术天线效应放电电路示意图。

图2为现有技术集成电路一例的立体图，包括多个图案化导体层，其可如以下所述被天线效应放电电路保护。

图3为天线效应放电电路的示意图，包含耦接到场效应晶体管的栅极的电容。

图4绘示天线效应放电电路的装置基板的配置，包括如下所述的高电压、n通道及p通道场效应晶体管。

图5是形成最上层图案化导体层之前，天线效应放电电路的示意图，其绘示负电压的放电集中在受保护的节点。

图6是形成最上层图案化导体层之前，天线效应放电电路的示意图，其绘示正电压的放电集中在受保护的节点。

图7是另一种天线效应放电电路的实施例，包含耦接场效应晶体管的栅极的电容，以与栅极与电压供应电路之间的开关。

图8是一实施例中天线效应放电电路的布局，用以保护集成电路上的多个节点。

图9是集成电路存储器阵列的简化方块图，包含如本文所述的天线效应放电电路。

图10集成电路制造方法的简化流程图，其利用如本文所述的天线效应放电电路。

图11绘示在CCFG NMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线。

图12所示的实验数据包括在CCFG PMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线。

图13所示的实验数据包括完整CCFG CMOS保护电路的放电电流(当栅极和阱浮置)，类似图5和图6。

图14为测量8层3DVG装置的TEM剖面图的影像。

图15绘示受测装置的多层中，存储器单元的初始阈值电压分布。

图16绘示受测电路的SSL Vt分布。

图17是一简化NAND串的示意图。

图18绘示随着σ的增加，3个SSL阈值电压的分布图(Vt范围)。

图19绘示用于编程棋盘窗口测试时，受测装置的低和高阈值状态。

图20为应用于CMOS译码器设计的天线保护电路的电路图范例。

【符号说明】

102-105、112-115、171-178：有源层带

102B-105B、112A-115A：接触垫

109、119：SSL栅极结构

121-1-121-N：字线

126、127：接地选择线GSL

161-168：存储单元

172-175：层间连接器

180：顶端绝缘层带

181-187：绝缘层带

188：底端有源层带

190：导线

201：第一存储单元

203：第三存储单元

210-240、610-640：次叠层

211、221、231、241：第一有源层带

212、222、232、242：第一绝缘层带

231、223、233、243：第二有源层带

214、224、234、244：第二绝缘层带

250、650：顶端绝缘层

271-272：多层阵列

290：导电材料层

295：直线

305、505：着陆区域

390、590、690、790、890、990：刻蚀掩模

391、392、591、592、691-698、795-798、893-894、897-898、992、994、996、998：掩模开口

611、621、631、641：第一有源层

612、622、632、642：第一绝缘层

613、623、633、643：第二有源层

614、624、634、644：第二绝缘层

750、760、770、780、830、840、870、880、920：通孔

765：特定深度

1010-1050、1110-1140：步骤

1200：集成电路

1205：数据输入线路

1210：控制器

1220、1280：区块

1230、1255、1275：总线

1240：列译码器

1245：字线

1250：记忆库译码器

1260：存储器阵列

1265：位线

1270：行译码器

1285：数据输出线路

1290：输出线路

O1-O4：绝缘层

P1-P4：有源层

ML1、ML2、ML3：金属层

具体实施方式

本发明实施例的详细描述请参照图1至图20。

图1绘示现有技术中用于天线效应的保护电路，其基于动态阈值MOS晶体管对10、11。PMOS晶体管的漏极耦接基板接地12。相同地，NMOS晶体管11的漏极耦接到基板接地12。PMOS晶体管的通道区内的通道阱13通过下图案化导体(例如第一金属层)连接PMOS晶体管的栅极。相同地，NMOS晶体管11的通道区内的通道阱14通过下图案化导体(例如第一金属层)连接到NMOS晶体管11的栅极。PMOS晶体管10和NMOS晶体管11的源极连接节点15，其被保护以避免受天线效应引起的电荷集中。

「源极」和「漏极」名词依惯例依照晶体管内主电流流动方向，指定场效应晶体管的终端。在某些情况下，此些传统的描述较为模糊，例如当装置支持双向电流时，以及当描述装置具有对称结构的终端时。「源极」和「漏极」名词仅用于给场效应晶体管的两终端区别，并不意味一主电流流动方向或终端结构。因此，本文中的「源极」和「漏极」两名词可互相调换。

MOS对10、11的栅极氧化物足够厚，以使闪存装置或其他高电压集成电路维持高电压运作。可使用如生产厚氧化物电荷泵晶体管的相同步骤，轻易制造闪存装置的厚栅极氧化层。

在工艺中，正电荷通过PMOS晶体管10传导到接地12，且负电荷在极低的电压经由NMOS晶体管11传导到接地。举例来说，NMOS晶体管11将在接近结正向开启电压(例如0.6V)时导通。同样地，PMOS晶体管将在电压接近结正向开启电压(例如-0.6V)时导通。对于动态阈值MOS装置之运作的讨论，可参照IEEE ELECTRON DEVICES，Vol.38，No.11，1991年11月。也可参照美国专利7,196,369，发明名称″PLASMA DAMAGE PROTECTION CIRCUIT FOR ASEMICONDUCTOR DEVICE″，发证日2007年3月27日。

集成电路运作期间，PMOS装置10的栅极藉线路16连接高正电压VPP，VPP足够高以在最高操作电位施加于受保护节点时，可关闭装置10。同样地，NMOS装置11的栅极藉线路17连接高负电压VNP，其具有足够的大小，当最负的操作电位施加于受保护节点时，可关闭装置11。

工艺期间，如果受保护节点上的电压突然升高，在晶体管的栅极和基板端的充电将非常迅速，如图1所示的动态阈值结构。如此可能出现非常低的栅极到基板电位，使开启装置非常困难。因此，图1的保护电路在某些条件下可能无法完全开启。因此，其所提供的保护对于受保护节点的快速放电累积电荷可能不是非常有效，例如工艺中暴露在大量电荷效应的字线。

图2绘示三维NAND闪存阵列结构的立体图，此处作为范例的装置具有多个图案化导体层，包含图案化多晶硅层及图案化金属层，且可使用本文所述天线效应放电电路。参照美国专利8,503,213。当然，其它使用多个图案化导体层的装置也可使用本文所述的天线效应放电电路进行保护。图2中，绝缘材料由图中移除，以暴露更多的结构。举例来说，绝缘材料系从半导体层带之间、脊状叠层之内移除，并从半导体层带的脊状叠层之间移除。

多层阵列于一绝缘层上形成，且包含多个图案化多晶硅层，其提供多个字线425-1、…、425-n-1、425-n，字线与脊状叠层共形。此些脊状叠层包含多个半导体层带412、413、414、415。同一平面上的半导体层带通过阶梯结构相互电性耦接。

阶梯结构412A、413A、414A、415A终止半导体层带，例如半导体层带412、413、414、415。如图所示，这些阶梯结构412A、413A、414A、415A电性连接到不同的位线，以连接选择阵列中特定平面的译码线路。这些阶梯结构412A、413A、414A、415A，可以在多个脊状叠层被定义时同时图案化。

阶梯结构402B、403B、404B、405B终止半导体层带，如半导体层带402、403、404、405。如图所示，这些阶梯结构402B、403B、404B、405B电性连接到不同的位线，用以连接位于阵列内之特定平面的译码线路。这些阶梯结构402B、403B、404B、405B，可以在多个脊状叠层被定义时同时图案化。

此配置中，任何给定的半导体层带的叠层与阶梯结构412A、413A、414A、415A，或是阶梯结构402B、403B、404B、405B中任一者连接，但并非同时连接两者。半导体层带的叠层具有两种相反方向其中之一，一为位线端至源极线端方向，一为源极线端至位线端方向。举例来说，半导体层带叠层412、413、414、415具有位线端至源极线端方线；半导体层带叠层402、403、404、405具有源极线端至位线端方向。

半导体层带叠层412、413、414、415其中一端终止于阶梯结构412A、413A、414A、415A，另一端穿过SSL栅极结构419，接地选择线GSL426，字线425-1WL至425-N WL，接地选择线GSL426，并终止于对应的源极线。半导体层带叠层412、413、414、415与阶梯结构402B、403B、404B、405B并无连接。

半导体层带的叠层402、403、404、405其中一端终止于阶梯结构402B、403B、404B、405B，另一端穿过SSL栅极结构409，接地选择线GSL427，字线425-N WL至425-1WL，接地选择线GSL426，并终止于源极线(被本图的其他部分所掩盖)。半导体层带的叠层402、403、404、405不会到达阶梯结构412A、413A、414A、415A。

如现有图式所描述，一存储材料层自半导体层带412-415及402-405分隔字线425-1到425-N。接地选择线GSL426及接地选择线GSL427与脊状叠层共形，和字线相似。

位线及串选择线形成于金属层ML1、ML2和ML3。

晶体管形成在阶梯结构412A、413A、414A与字线425-1之间。在晶体管中，半导体层带(例如413)作为装置的通道区。SSL栅极结构(例如419、409)在字线425-1至425-n被定义的相同步骤图案化。硅化物层可沿字线的顶表面、接地选择线与栅极结构409、419上形成。存储材料层可作为晶体管的栅极介电质。这些晶体管作为串选择栅极，耦接译码电路，用以选择阵列中特定脊状叠层。

第一金属层ML1包括串选择线，具有与平行于半导体材料层带的纵向方向。这些ML1串选择线由层间连接器连接到不同的SSL栅极结构(例如409、419)。

第二金属层ML2包括串选择线，具有平行于字线的宽度方向。这些ML2串选择线由层间连接器连接到不同的ML1串选择线。

结合来说，这些ML1串选择线和ML2串选择线允许一个串选择讯号选择半导体层带的特定叠层。

第一金属层ML1还包括2源极线，其具有平行于字线的宽度方向。

第三金属层ML3包括位线，具有平行于半导体材料层带的纵向方向。不同的位线通过层间连接器电性连接到不同的阶梯结构的不同步阶412A、413A、414A、415A和402B、403B、404B、405B。这些ML3位线允许位线信号选择半导体层带的特定水平面。

第四金属层(ML4，未绘示)可以用于连接***电路至存储器阵列，例如驱动器、感应放大器、译码器，电压供应发电器等。

层间连接器(有绘出但是未标示)位于图案化层之间的通孔中，提供多个图案化导电层级其他装置内元件中，节点和导体之间的连接。

图3为天线效应放电电路的示意图，包含一场效应晶体管，其栅极经一电容耦接到半导体基板。天线效应放电电路具有一终端(例如场效应晶体管50的漏极)、一栅极及另一终端(例如场效应晶体管50的源极)，一终端连接到装置上受保护的节点55，以避免节点遭受电荷累积，栅极例如是电路中场效应晶体管50的栅极，累积电荷可透过另一终端放电至基板上。

在电路中，p通道场效应晶体管50和n通道场效应晶体管51具有漏极，其耦接至节点55以避免受天线效应充电。场效应晶体管50、51的源极连接到基板52。场效应晶体管50的栅极通过一图案化导体57(例如多晶硅导线)连接到电容65，电容65具有连接到导体57的第一端，以及位于基板52内，或连接于基板52的第二端。场效应晶体管51的栅极通过图案化导体60(例如多晶硅导线)连接到电容66，电容66具有连接到导体60的第一端，以及位于基板52内，或连接于基板52的第二端。

p通道场效应晶体管50在基板上的n型半导体区内具有一通道，此处称为通道阱53。通道阱53连接导体56。在上图案化导体层(较佳为最上层图案化导体层)形成前，导体56、57在装置工艺中并未连接。上图案化导体层包括导体58，其通过导体57、56，提供通道阱53及场效应晶体管50的栅极间的连接。此外，导体58连接电压供应电路，其提供偏置电压VPP。

n通道场效应晶体管51在基板上的p型半导体区内具有一通道，此处称为通道阱54。通道阱54连接导体61。在上图案化导体层(较佳为最上层图案化导体层)形成前，导体61、60在装置工艺中并未连接。上图案化导体层包括导体62，其通过导体60、61，提供通道阱54及场效应晶体管51的栅极间的连接。此外，导体62连接电压供应电路，其提供偏置电压VNP。

图4绘示可用于图3电路中的高电压、P通道和高压n通道场效应晶体管(HV-PMOS和HV-NMOS)的基板与阱结构。本例中，装置形成在p型基板100之上。p通道场效应晶体管形成在n型半导体阱103内，其对应于图3中的通道阱53。n通道场效应晶体管形成在p型半导体阱102内，其藉深n型阱101自基板100中分离。p型半导体阱102对应于图3的通道阱54。

图4绘示p型场效应晶体管(HV-PMOS)的源极区、漏极区106、107，栅极105和栅极绝缘体108。此外，n型接触区104形成在n型阱103内，以提供连接到通道阱的本体。此外，图中绘示n型场效应晶体管(HV-NMOS)的源极和漏极区113、114，栅极112，以与栅极绝缘体115。此外，p型接触区111形成在p型阱102内，以提供连接到通道阱的本体。另外，n型接触区110形成在深n型阱101内，以提供深n阱至偏压电路***的连接，帮助通道阱102的隔离。为提供电容和基板的连接(未绘示)，P型接触区117、118可设置在阱101、103之外的基板。浅沟道隔离STI结构(例如119)可如图所示设置在掺杂区之间，以增进隔离。

如图1所提及，在现有技术的DTMOS型天线效应放电电路中，栅极和通道阱接触(例如105、104)在工艺中连接。这种连接将使在充电期间正电压施加到漏极107时，栅极和通道阱之间的电压维持接近零。在图3所描述的电路中，栅极和通道阱接触(例如105、104)在所有或或大部分的图案化导体层形成时并未连接。更确切地说，栅极(如105)连接到一电容，而通道阱(例如104、103)为浮接。因此，即使在通道阱藉受保护节点上的电压增加而增强，因为电容和晶体管的栅极至阱电容率造成电压差，栅极电位仅受栅极耦合率的因素变化。这使得场效应晶体管在天线效应充电时更快开启，更有效地放电不需要的电压。

电容65、66可以使用一电容连接实现，P型基板内的高压NMOS晶体管，与源极和漏极连接在一起，其具有由图案化导体形成的栅极，例如是与形成场效应晶体管(HV-PMOS或HV-NMOS)的栅极对应的相同图案化导体。或者，电容可藉一单一连续阱实现，其透过一介电层自导体分离，例如是用于形成图3的HV-NMOS和HV-PMOS装置的栅极介电质，其导体之下没有通道面积。为确立高耦合比(coupling ratio)，电容上的导体面积约可大于对应的场效应晶体管50、51上的栅极面积。在一实施例中，电容上的栅极的面积约可比栅极的面积大约4倍，使栅极耦合比约0.8。

图5和图6绘示图3的天线效应放电电路的下图案化导体的形成，其发生在形成栅极与通道阱的连接前。与图3对应的元件使用相同标号，并且不再赘述。

在图5所示的状态中，受保护节点(例如字线)可在工艺步骤中被充电至约-2V。在此情况下，p-通道场效应晶体管50中，p+源极至n型通道阱结为反向偏压。因此p通道场效应晶体管50保持关闭状态。但是，n通道场效应晶体管51的n+漏极到p型通道阱结为正向偏压。电容66防止n-通道场效应晶体管51的栅极充电到与p型通道阱54相同的电压。因此，当受保护节点达到约负2V，n通道场效应晶体管的浮接p型通道阱藉正向结被快速充电到与受保护节点大约相同的电压。如果电容66有足够的电容率，可提供一个相对较大的栅极耦合比，栅极电压将藉电容分压(VWL*(1-GCR))漂移至大于负1V的值(例如＞-1V)，接近p型基板52的零电压。如此维持栅极到通道阱的正偏压Vgb，其大小在本图中约低于1V，足以在工艺步骤中开启n通道场效应晶体管中，对受保护节点不需要充电的快速放电。

在图6所示的状态中，受保护节点(例如字线)可在工艺步骤中被充电至约+2V。在此情况下，m通道场效应晶体管51中，n+源极至p型通道阱结为反向偏压。因此n通道场效应晶体管50保持关闭。但是，p通道场效应晶体管50的p+漏极到n型通道阱结为正向偏压。电容65防止p通道场效应晶体管50的栅极充电到与n型通道阱53相同的电压。因此，当受保护节点达到约正2V，p通道场效应晶体管的浮接n型通道阱藉正向结被快速充电到与受保护节点大约相同的电压。如果电容65有足够的电容率，可提供一个相对较大的栅极耦合比，栅极电压将藉电容分压(VWL*(1-GCR))漂移至小于1V的值(例如＜1V)，接近p型基板52的零电压。如此维持栅极到通道阱的负偏压Vgb，其大小在本图中约低于1V，足以在工艺步骤中开启p通道场效应晶体管中，对受保护节点不需要充电的快速放电。

在图3的电路中，上图案化导体层制成之后可为最上方的图案化导体层，且栅极和通道阱相连接。一些可能会发生充电的工艺，例如钝化或在上图案化导体覆盖其他层，在连接栅极和通道阱之后，由天线效应放电电路提供的保护可能较差。

图7绘示另一种天线效应放电电路的实施例，可在形成用以连接栅极和通道阱的图案化导体层之后维持保护。当适合时，电路元件使用与图3相同的标记。本例中，在电容和电压供应电路之间加入开关，直到装置接收可关闭开关的运作电压之前，其允许一步骤保持场效应晶体管50、51的栅极从通道阱53、54分离。以此方法，可在整个工艺中防止天线效应。

本例中，用于p通道场效应晶体管50的开关为高电压n通道场效应晶体管70(例如图4所示的HV-NMOS)，其具有第一端(源极或漏极)，通过第一连接器70-1及导体57连接栅极，以及一第二端(源极或漏极)，其通过第二连接器70-2连接供应电压电路。连接器70-1、70-2的一个或两个可形成装置的图案化导体层的上部(较佳的为最上层)。n通道场效应晶体管70的栅极连接至电压供应电路，以于运作期间接受例如VPP的一偏压，以关闭开关。

本例中，用于n通道场效应晶体管51的开关为高电压p通道场效应晶体管71(例如图4所示的HV-PMOS)，其具有第一端(源极或漏极)，通过第一连接器71-1及导体60连接栅极，以及一第二端(源极或漏极)，其通过第二连接器71-2连接供应电压电路。连接器71-1、71-2的一个或两个可形成装置的图案化导体层的上部(较佳的为最上层)。p通道场效应晶体管701栅极连接至电压供应电路，以于运作期间接受例如VNP的一偏压，以关闭开关。

以此方式，直到开关晶体管70、71被开启以关闭开关前，天线效应放电电路仍然有效。

图8是一天线效应放电电路的布局，包含耦接于该电压场效应晶体管的栅极的电容。本例中，布局形成在一p型基板100上。一n型通道阱103形成在基板100上。此外，形成一深n型阱101上，内部有一p型通道阱102。基板接触(如图4的104、110、111)可在阱周围排列，以在运作期间提供适当偏压。此外，保护环(未绘示)使用例如多晶硅层的导体在阱周围形成。深n型阱、p型基板和保护环可通过接点连接在一起，并且在操作期间接地。

一组高电压、n通道场效应晶体管在p型阱102内形成。本例中，阱102内有三个晶体管。第一晶体管包含漏极端202和源极端206。第二晶体管包括漏极端203和源极端207。第三晶体管包括漏极端204和源极端208。漏极端202、203和204分别连接下图案化导体层中的一个图案化导体210、211、212，例如第一金属层，或于由图中以小方格表示的层间连接器。源极端206、207、208连接图案化导体214、215、216，其连接到对应于由电路保护的节点。举例来说，图案化导体214可为第一金属层导体，连接到存储器结构中的共享源极线231，如图2所示。图案化导体215可为第二金属层导体，连接到存储器结构中的串选择线232，如图2所示。图案化导体216可为第一金属层导体，连接到一个或多个字线233，如图2所示。

三个晶体管的栅极是由单一的图案化多晶硅导线200形成，其朝通道阱102之外的区域延伸，通道阱102位于第二、n型电容端扩散201之上，n型电容端扩散201作用为电容的第二端。多晶硅导线200在电容端扩散201之上的面积作为电容的第一端，且应大于p型阱102内晶体管的栅极面积，以如上所述建立高栅极耦合比。

图案化导体210、211、212如由图中的箭头标示，连接到p型基板100。

图案化导体258藉层间连接器连接到栅极多晶硅导线200。相同地，图案化导体250藉层间连接器连接通道阱102。图案化导体258和250可以形成在装置上的图案化导体层的下方，例如在第一金属层内。导体258和250连接到上图案化导体层的导体260，此处标记为ML4，表示4道金属工艺。

另外，高电压、p通道场效应晶体管形成在n型通道阱103内。本例中，阱103内有三个晶体管。第一晶体管包括漏极端306和源极端302。第二晶体管包括漏极端307和源极端303。第三晶体管包括一个漏极端308和源极端304。漏极端306、307和308分别连接下图案化导体层中的一图案化导体314、315、316，例如第一金属层，或层间连接器。源极端302、303、304连接图案化导体310、311、312，其连接到对应于由电路保护的节点。例如，图案化导体310可连接共享源极线231，图案化导体311可连接串选择线232。图案化导体312可以连接到一个或多个字线233。

三个晶体管的栅极是由单一的图案化多晶硅导线300形成，其朝通道阱103之外的区域延伸，通道阱103位于第二、n型电容端扩散301之上，其作用为电容的第二端。多晶硅导线300在电容端扩散301之上的面积作为电容的第一端，且应大于p型阱103内晶体管的栅极面积，以如上所述建立高栅极耦合比。

图案化导体314、315、316如图中的箭头所示连接到p型基板100。

图案化导体358藉层间连接器连接到多晶硅导线300。同样地，图案化导体350藉层间连接体连接到通道阱103。图案化导体358、350可形成在装置图案化导体层的下部之一，例如在第一金属层。导体358和350连接到上部图案化导体层的导体360，此处标记为ML4，表示4道金属工艺。

图9是集成电路525的简化方块图，包含存储器阵列510，其包括天线放电电路527。一些实施例中，阵列510是一个三维存储器，并且包括多级单元。行译码器511耦接存储器阵列510中的多个字线、串选择线和接地选择线(512)。区块513的级/列译码器耦接至一组页缓冲器516，在该示例中通过总线517，并经由全局位线和源极线514。地址被供应至总线515、级/列译码器(区块513)和行译码器(区块511)。数据经由集成电路上其他电路***524的数据输入线路(例如包含输入/输出端)供应，例如一般用途之处理器、特殊用途的应用电路，或结合模块以提供阵列510所支持的***单芯片(system-on-a-chip)功能。数据经由数据输入线路523，输入/输出端、或从集成电路525内部或外部其他的数据源接收。

控制器，于本例中为状态机519，提供讯号控制偏压安排供应电压的产生，经由区块518中的电压供应电路或提供多种操作，例如读取，擦除，编程。控制器可以使用本领域已知的专用逻辑电路。在其他实施例中，控制器包括一般用途处理器，而一般用途处理器可以施行于同样的集成电路并执行计算机程序以控制装置的操作。在另外的实施例中，控制器的执行可以利用特殊用途逻辑电路以及一般用途处理器的组合。

如图3和图7的电路所示，天线效应放电电路527具有连接栅极的一电容，其耦接范例中存储器阵列的导体，由导线526表示。导线526可以是字线、位线、串选择线、接地选择线，或可以在工艺中充电的其他导电线路。天线效应放电电路527藉装置最上面的图案化导体层528，连接电压供应电路518，在此标记为ML4为，表示4金属装置。电压供应电路518包括电压提供电路，例如正和负电压的电荷泵，水平转换器(level shifters)和电压调节器(voltage regulators)。在一代表性的三维NAND装置中，正电压和负电压的电荷泵可以产生高达30V和-10V的运作电压。当然，此处最高值的正运作电压与负运作电压标示为VPP和VNP，需要特定的装置。

一特定的集成电路内所提供的天线效应放电电路数目依工艺环境、的可用的空间，以及产品的需求而定。在一些产品中，可能是每字线包括一天线效应放电电路。在其他例子的产品中，多个字线可共享一保护装置。在装置上集成电路***的其他节点亦可被保护。

图10为工艺的简化流程图，包括如本文所述等离子体效应放电电路。此方法包括在基板(600)上形成集成电路。还有，此方法包括于基板上形成天线效应放电电路(601)，以及使用电容耦接天线效应放电电路的栅极与基板(602)。工艺包括提供电压供应电路于集成电路上，或耦接集成电路(603)。最后，在工艺时使用上层(较佳的为最上端)的图案化导电层连接栅极与电压供应电路(604)。

虽然图10中未绘示，此工艺可包括在栅极和电压供应电路之间提供一开关，如图7所示。开关可配置为在栅极运作期间关密，且藉开关连接电压供应电路。开关可使用以高电压场效应晶体管，例如HV-NMOS或HV-PMOS装置，其具有连接到电压供应电路的栅极。

其中形成天线效应放电电路的方法包括形成一n型通道阱及一p型通道阱于基板上，以及一第一电容端扩散及一第二电容端扩散于基板上。一p通道场效应晶体管形成于n型通道阱内上，其具有一栅极、一源极及一漏极，源极及漏极位于n型通道阱中。一n通道场效应晶体管形成于p型通道阱中，其具有一栅极、一源极及一漏极，源极及漏极位于p型通道阱中。此外，形成一第一电容，具有一第一端及一第二端，第一端位于或连接于第一电容端扩散，第二端耦接p通道场效应晶体管的栅极。形成一第二电容，具有一第一端及一第二端，第一端位于或连接于第一电容端扩散，第二端耦接n通道场效应晶体管的栅极。此工艺包括以一图案化导体连接p通道场效应晶体管的源极与漏极的其中之一和受保护节点，源极与漏极的其中之另一连接基板。此外，此工艺包括以一图案化导体连接n通道场效应晶体管之源极与漏极的其中之一和受保护节点，源极与漏极的其中之另一连接基板。

本例中，提供电压供应电路的步骤包括提供一电压供应电路，其具有一第一电压输出，可提供VPP，并通过上层内的第一图案化导体连接p通道场效应晶体管的栅极，以在运作期间关闭p通道场效应晶体管；以及具有第一电压输出，可提供VNP，并通过上层内的第二图案化导体连接n通道场效应晶体管的栅极，以在运作期间关闭n通道场效应晶体管。

提供一开关的步骤可以包括于装置内形成一第一开关，其具有一第一端和一第二端，第一端连接上层内的第一图案化导体，第二端连接电压供应电路，配置第一开关在运作期间关闭；以及于装置上形成第二开关，其具有一第一端和一第二端，第一端连接该上层内的第一图案化导体，第二端连接电压供应电路，配置第二开关在运作期间关闭。

描述一种新的天线保护电路及其制造方法。如图3、图5和图6所示，n通道和p通道场效应晶体管的栅极在第一金属层ML1之后分别被浮接，而不是如1图的现有技术电路中连接。

栅极连接到大型电容，且耦接于到P型基板。在天线充电期间，栅极因电容而接近p型基板电位。这使得场效应晶体管更容易导通。正电荷将通过p通道场效应晶体管而放出，而负电荷将通过n通道场效应晶体管放出。实验数据显示，在新的保护电路中使用的p通道场效应晶体管与n通道场效应晶体管可以在小于2V的正或负值作用，进而为新设备提供非常优异的工艺内天线保护。另外，证明较大的电容面积与栅极面积笔会导致较高的放电电流。

较高的栅极到基板耦合比(gate to substrate coupling ratio，GCR)可使栅极更接近基板电位，提供更低的导通电压(＜2V)与更加的保护。

在例如最上端金属层的最后图案化导体层，天线保护电路连接电压供应电路的VPP和VNP端，以使它们在操作中关闭，且不会影响装置的运作。

为了防止钝化过程或其他高层工艺中任何可能的充电，可于保护电路栅极及电压供应电路间加入缓冲晶体管开关。

新的天线保护电路可应用于普通的闪存阵列、其他存储器装置、逻辑电路，以及其他类型的集成电路装置。

极低的保护电压(＜+/-2V)的可应用进阶存储器装置，例如可编程电阻的ReRAM或相变化PCRAM，其工艺间充电的低电压(＜3V)可能会导致设备效能的劣化。

工艺中的充电效应过会劣化3D NAND闪存集成电路的初始Vt分布。使用电容耦合浮接栅极(capacitive coupled floating gate，CCFG)CMOS电路的天线保护电路的范例如前所述，可应用在存储器集成电路的字线(WL)和选择晶体管(SSL)的译码器。电路的实验结果显示，放电的极低导通电压(＜+/-2V)，提供存储器装置的保护。利用这种技术，一个完全集成的三维NAND快闪装置在存储器阵列显示优异的初始阈值电压Vt分布，不受充电效应影响。

此外，串选择线SSL晶体管阈值电压Vt分布(变异)可对最小Vdd的偏压产生影响。随着SSL Vt分布的进步，可如图3、图5及图6一般使用天线保护电路，其证明了3D VG NAND闪存可支持小于1.6V的Vdd以及成功编程窗口。

本文所描述的天线保护电路可应用于字线WL、串选择线SSL/接地选择线GSL译码器。三维NAND快闪集成电路的实验结果证实。

完全集成的拆分页3DVG NAND闪存在S.H.Chen，H.T.Lue，et al.的“A highlyscalable8-layer vertical gate3D NAND with split-pahe bit line layout andefficient binary-sum MilC(Minimal incremental layer cost)staircase contacts“，IEDM pp.21-24，2012，有详细说明，此文件中更研究了周边CMOS装置。

例如图3、图5及图6的保护电路配置在受测装置。

图11绘示在CCFG NMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线，其是处于如图5所示的状态，当栅极和PWI浮接时，p基板、源极和DNW接地。其不对正偏压放电，但很容易于低于-2V开启，对负电压放电。在-7V时，可观察到明显的基底电流(Ib)。这是由于寄生双极导通透过N+-PW1-DNW寄生BJT开启。

图12所示的实验数据包括在CCFG PMOS保护电路的装置中，漏极电流与漏极电压(IdVd)的曲线，以及漏极电压与基底电流Ib(IbVd)的曲线，其是处于如图5所示的状态，其栅极和N阱为浮接。其显示低的导通电压(＜+2V)。没有观察到寄生双极导通模式，因此也没有观测到基底电流。导通电压在正偏压时低于2V，于低电压下提供优异的保护。基底电流(Ib)很小，显示无寄生BJT模式。

图13所示的实验数据包括完整CCFG CMOS保护电路的放电电流(当栅极和阱浮置)，类似图5和图6。其显示低于+/-2V的极低导通电压，提供装置的理想保护。在FG面积上较高的电容比提供更高的导通电流。值得注意的是，NMOS和PMOS两者可为高电压(HV)装置，以维持WL、SSL或GSL的高运作电压。

图14为测量8层3DVG装置的TEM剖面图的影像。图15绘示受测装置的多层中，存储器单元的初始阈值电压分布。由于保护电路，如图15中的初始状态具有优异且接近正常的Vt分布。意料之中，因为存储层之间的工艺和尺寸偏差，PL1到PL88层之间观察到某些特定偏差。

图16绘示SSL Vt分布。SSL的内置sigma可小于250mV。透过某些藉一个软编程和验证的微调，sigma可以进一步减少到近100mV。

SSL分布的影响绘示于图17和图18。图17是一简化NAND串的示意图。在自增压编程期间，Vdd施加在BL偏压和SSL栅极偏压上。图18绘示随着σ(sigma)的增加，3个SSL阈值电压的分布图(Vt范围)。Vt范围的下边界应高于0.4V，以保证足够的穿透免疫，以维持自增压。另一方面，Vt范围的较高边界限制SSL和BL上的最小Vdd应用。较严格的SSL分布(下σ)可以降低VDD。

SSL的严格Vt分布对减少Vdd有重要影响。图19绘示用于编程棋盘窗口测试时，受测装置的低和高阈值状态，其显示改进的SSL Vt分布，受测的3D VG NAND快闪可在最小Vdd＝1.6V运作。低Vdd的有助于减少功率消耗。

图20为应用于CMOS译码器设计的天线保护电路的电路图范例。天线效应放电电路保护一电路，其为CMOS译码器的一部分，包括一个p通道场效应晶体管772和一n通道场效应晶体管771，具有耦接到节点755的漏极，节点连接到字线，并被译码器驱动。根据译码器的设计，晶体管771、772的栅极连接到译码信号。n通道场效应晶体管771形成在P型阱773。p通道场效应晶体管772形成在n型阱774。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (21)

1.一种集成电路装置，包括：

一基板；

多个图案化导体层及层间连接器，位于该基板上，这些层包括一上层及一个或多个下层；

一天线效应放电电路，位于基板上且具有一栅极；

一电容，具有一第一端及一第二端，该第一端位于该基板内或连接于该基板，该第二端连接到该栅极；

一电压供应电路，配置成能提供一电压，该电压足够在运作时的一关闭状态偏置该天线效应放电电路；以及

该上层内的一图案化导体连接该栅极及该电压供应电路；

其中该上层内的图案化导体透过一第一导体连接于位于该基板上的一通道阱，且透过一第二导体连接于该栅极与该第二端。

2.根据权利要求1所述的集成电路装置，其中该上层为该装置内一顶端图案化导体层。

3.根据权利要求1所述的集成电路装置，包括一钝化层，位于该上层之上。

4.根据权利要求1所述的集成电路装置，包括一开关，用以在运作时关闭该装置，该开关并具有一第一端和一第二端，该第一端通过一第一连接器连接该栅极，该第二端通过一第二连接器连接该电压供应电路，该第一连接器及该第二连接器其中的一个或两个包括该上层的该图案化导体。

5.根据权利要求1所述的集成电路装置，其中该天线效应放电电路包括：

一场效应晶体管，位于该基板上，具有一栅极、一通道阱、一源极及一漏极，该栅极位于这些层其中之一，该通道阱通过一个或以上的层连接其中一层内的一导体，该源极及该漏极位于该通道阱内；以及

该源极及该漏极的其中之一通过这些下层中的一个或多个连接到一节点，该节点在该装置运作期间具有操作电压，该源极及该漏极的其中之另一通过这些下层中的一个或多个连接到该基板。

6.根据权利要求5所述的集成电路装置，其中该基板包括一p型半导体，该p型半导体包括一n型阱，且该场效应晶体管包括：

一PMOS晶体管，其中该n型阱为该通道阱。

7.根据权利要求5所述的集成电路装置，其中该基板包括一p型半导体，该p型半导体包括位于一n型阱内的一p型阱；该场效应晶体管包括：

一NMOS晶体管，其中该p型阱为该通道阱。

8.根据权利要求5所述的集成电路装置，其中该通道阱为该基板内的一掺杂阱。

9.根据权利要求1所述的集成电路装置，其中该多个图案化导体层及层间连接器包括具有一字线的一存储器阵列，且该天线效应放电电路连接到该字线。

10.根据权利要求1所述的集成电路装置，其中该电压供应电路包括位于该基板上的一电荷泵电路。

11.一种集成电路装置，包括：

一装置基板；

一集成电路***，位于该装置基板上，并具有多个图案化导体层，这些图案化导体层包括一上层和一或多个下层，这些下层包括一节点，该节点在该装置运作期间具有操作电压；

一p通道场效应晶体管及一n通道场效应晶体管，位于该装置基板上且各具有一栅极、一通道阱、一源极及一漏极，该源极及该漏极位于各自的该通道阱中；

一第一电容，具有一第一端及一第二端，该第一端位于该装置基板内或连接于该装置基板的一区域，该第二端连接到该p通道场效应晶体管的该栅极；

一第二电容，具有一第一端及一第二端，该第一端位于该装置基板内或连接于该装置基板的一区域，该第二端连接到该n通道场效应晶体管的该栅极；

在各该p通道场效应晶体管及各该n通道场效应晶体管中，该源极及该漏极的其中之一连接该节点，该源极及该漏极的其中之另一连接该装置基板；

一电压供应电路，配置成能提供一第一电压及一第二电压，该第一电压足够在运作时的一关闭状态偏置该p通道场效应晶体管，该第二电压足够在运作时的一关闭状态偏置该n通道场效应晶体管；

一第一图案化导体，位于该上层内，并连接该栅极和该p通道场效应晶体管的该通道阱至该电压供给电路；以及

一第二图案化导体，位于该上层内，并连接该栅极和该n通道场效应晶体管的该通道阱至该电压供给电路。

12.根据权利要求11所述的装置，其中该上层为该装置内一顶端图案化导体层。

13.根据权利要求12所述的装置，包括一钝化层，位于该顶端图案化导体层之上。

14.根据权利要求12所述的装置，包括：

一第一开关，位于该装置上，用以在运作时关闭该装置，该第一开关具有一第一端和一第二端，该第一端通过一第一连接器连接该p通道场效应晶体管的该栅极，该第二端通过一第二连接器连接该电压供应电路，其中该第一连接器及该第二连接器其中的一个或两个包括该上层的该第一图案化导体；以及

一第二开关，位于该装置上，用以在运作时关闭该装置，该第二开关具有一第一端和一第二端，该第一端通过一第一连接器连接该n通道场效应晶体管的该栅极，该第二端通过一第二连接器连接该电压供应电路，其中该第一连接器及该第二连接器其中的一个或两个包括该上层的该第二图案化导体。

15.根据权利要求11所述的装置，其中该装置基板包括一p型半导体材料；

该p型通道场效应晶体管的该通道阱为该装置基板内的一n型阱；且

该n型通道场效应晶体管的该通道阱为该装置基板内，位于一n型阱内的一p型阱。

16.根据权利要求11所述的装置，其中该集成电路***包括具有一字线的一存储器阵列，且该节点包括该字线。

17.一种制造一集成电路装置的方法，包括：

于一基板上形成一集成电路***，该集成电路***具一节点，该节点受等离子体放电保护；

于该基板上形成一天线效应放电电路，具有一端及一栅极，该端连接至该节点，该栅极通过一电容耦接该基板；

于该基板上提供一电压供应电路，以在运作时偏置该栅极，关闭该天线效应放电电路；以及

以该装置的一上图案化导体层，连接该栅极至该电压供应电路；

其中该上图案化导体层内的图案化导体透过一第一导体连接于位于该基板上的一通道阱，且透过一第二导体连接于该栅极与该端。

18.根据权利要求17所述的方法，包括：

提供一开关，位于该装置上并具有一第一端和一第二端，该第一端通过一第一连接器连接该栅极，该第二端通过一第二连接器连接该电压供应电路，其中该第一连接器及该第二连接器其中的一个或两个包括该上图案化导体层；以及

于运作时关闭该开关，以使该栅极通过该开关连接该电压供应电路。

19.根据权利要求17所述的方法，其中形成该天线效应放电电路的方法包括：

形成一p通道场效应晶体管于该基板上，其具有一栅极、一n型通道阱、一源极及一漏极，该源极及该漏极位于该n型通道阱中；

形成一n通道场效应晶体管于该基板上，其具有一栅极、一p型通道阱、一源极及一漏极，该源极及该漏极位于该p型通道阱中；

形成一第一电容，其具有一第一端及一第二端，该第一端位于该基板内或连接于该基板，且该第二端连接该p通道场效应晶体管的该栅极；

形成一第二电容，其具有一第一端及一第二端，该第一端位于该基板内或连接于该基板，且该第二端连接该n通道场效应晶体管的该栅极；

以一图案化导体连接该p通道场效应晶体管的该源极及该漏极的其中之一与该节点，该源极及该漏极的其中之另一连接该基板；以及

以一图案化导体连接该n通道场效应晶体管的该源极及该漏极的其中之一与该节点，该源极及该漏极的其中之另一连接该基板。

20.根据权利要求19所述的方法，其中提供该电压供应电路的方法包括：

提供一电压供应电路，通过该上图案化导体层内的一第一图案化导体连接该p通道场效应晶体管的该栅极，以在运作期间关闭该p通道场效应晶体管；以及

该电压供应电路通过该上图案化导体层内的一第二图案化导体连接该n通道场效应晶体管的该栅极，以在运作期间关闭该n通道场效应晶体管。

21.根据权利要求20所述的方法，包括：

形成一第一开关，位于该装置上且具有一第一端和一第二端，该第一端连接该上图案化导体层内的该第一图案化导体，该第二端连接该电压供应电路，配置该第一开关在运作期间关闭；以及

形成一第二开关，位于该装置上且具有一第一端和一第二端，该第一端连接该上图案化导体层内的该第一图案化导体，该第二端连接该电压供应电路，配置该第二开关在运作期间关闭。