TWI483195B - Semiconductor memory device - Google Patents

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TWI483195B
TWI483195B TW100104481A TW100104481A TWI483195B TW I483195 B TWI483195 B TW I483195B TW 100104481 A TW100104481 A TW 100104481A TW 100104481 A TW100104481 A TW 100104481A TW I483195 B TWI483195 B TW I483195B
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Taiwan
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usb
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Takeshi Mitsuhashi
Hirofumi Katami
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Toshiba Kk
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Description

半導體記憶體裝置
一般而言，本實施形態係關於一種半導體記憶體裝置。
本申請案係享有於2010年3月16日申請之日本專利申請案第2010-059354之優先權之利益，該日本專利申請案之全部內容以引用的方式併入本申請案中。
近年來，於資訊處理裝置中普遍搭載有依據USB(Universal Serial Bus，通用串列匯流排)標準之插槽，經由該插槽可連接各種周邊裝置。
USB標準到目前為止規定有USB1.0、USB1.1、USB2.0、USB3.0之4種規格。自USB1.1至USB3.0為止係反向相容，且正尋求若消除下位標準對功能或性能之限制，則即便將下位標準產品與上位標準產品連接亦可正確地進行動作。
又，作為經由USB插槽而連接於資訊處理裝置之周邊裝置之一，有將非揮發性之快閃記憶體及控制器與USB連接器(Standard(標準)-A)安裝於同一印刷基板並收容於盒體內之記憶裝置，即所謂之USB記憶體(參照日本專利特開2007-156682號公報)。於USB記憶體中，目前依據最大傳輸速度為480 Mbits/s之USB2.0之製品成為主流。
近年來，USB記憶體之記憶容量不斷增加。又，存在資訊處理裝置所處理之每個文檔之資料量亦增加之傾向。因此，為了實現資訊處理裝置與USB記憶體之間之更高速之資料傳輸，而要求開發出依據最大傳輸速度為5 Gbit/s之USB3.0之USB記憶體。
如上所述由於在USB標準中要求反向相容性，故而依據USB3.0之USB記憶體於利用USB3.0及USB2.0之任一者傳輸資料之情形時，均必需以各自之標準中所規定之速度傳輸資料，但並未提出任何關於實現此之具體之構成。
本發明之實施形態提供一種於利用USB3.0及USB.2.0之任一者傳輸資料之情形時，均可實現標準中所規定之傳輸速度的半導體記憶體裝置。
根據實施形態，提供一種半導體記憶體裝置，其包括：半導體記憶體，控制半導體記憶體之控制器，具備用於與外部裝置收發信之端子的連接器，以及搭載半導體記憶體、控制器及連接器之基板；基板包含複數個配線層；且該半導體記憶體裝置可於第1模式及較第1模式更高速之第2模式下動作。於半導體記憶體裝置中，控制器與連接器係安裝於基板之同一面，且基板於連接器及控制器之安裝面上之配線層中具備配線，該配線係連接連接器之第2模式下之資料傳輸用之端子之安裝墊、與控制器之第2模式下之資料傳輸用之接腳之安裝墊。
根據本發明之實施形態，於利用USB3.0及USB.2.0之任一者傳輸資料之情形時，均可實現標準中所規定之傳輸速度。
以下，參照隨附圖式對實施形態之半導體記憶體裝置進行詳細說明。再者，並非藉由該等實施形態來限定本發明。
(第1實施形態)
圖1係第1實施形態之USB記憶體之分解立體圖。本實施形態之USB記憶體1依據USB3.0，且藉由反向相容亦對應於USB2.0。USB記憶體1為將搭載有USB連接器2、控制器3、記憶體封裝體4等之基板5收容於包含上盒體6a及下盒體6b之框體內之構成。記憶體封裝體4為NAND(Not-AND，與非)型快閃記憶體等非揮發性半導體記憶體。控制器3控制記憶體封裝體4且進行資訊之讀寫。USB連接器2係用以與包含USB插槽之主機連接之介面，且包含USB3.0之資料傳輸用之端子與USB2.0之資料傳輸用端子之兩者。
圖2係表示依據USB3.0之USB連接器2之端子之排列的圖。於圖2中，為了使各端子之排列容易理解而透過USB連接器2之內部表示。USB連接器2於向USB插槽之***方向之前端側，包含GND(Ground，接地)端子81、D+端子82、D-端子83、VBUS(Voltage of Bus，匯流排端電壓)端子84作為USB2.0之資料傳輸用之端子。又，USB連接器2於向USB插槽之***方向後端側，包含SSRX(Super Speed Receive，超高速接收)+端子91、SSRX-端子92、GND端子93、SSTX(Super Speed Transmit，超高速傳輸)-端子94及SSTX+端子95作為USB3.0之資料傳輸用之端子。
圖3A~圖3D係表示未裝著上盒體6a及下盒體6b之狀態下之USB記憶體1之構成的圖。圖3A為俯視圖，圖3B為側剖面圖，圖3C為側視圖，圖3D為仰視圖。控制器3為QFP(Quad Flat Package，四方扁平封裝)，經由自四邊突出之接腳而安裝於基板5。基板5為於表面與背面包含各1層、內部包含2層之合計4層之配線層的多層基板。於以下之說明中，視需要自基板5之上表面側依序稱為第1配線層、第2配線層、第3配線層、第4配線層而加以區別。USB連接器2及控制器3係安裝於基板5之上表面之第1配線層。又，記憶體封裝體4係於基板5之表面與背面(即，第1配線層及第4配線層)各安裝有一個。再者，記憶體封裝體4亦可僅安裝於基板5之一面，且亦可於至少任一面安裝2個以上。
記憶體封裝體4中內置有複數個記憶體晶片。控制器3藉由控制記憶體封裝體4之就緒/忙(Ready/Busy)接腳或晶片賦能接腳，而能夠以晶片單位分割記憶體封裝體4並部分地使用。又，控制器3藉由交錯功能或平行模式功能，而能夠以晶片單位同時啟動記憶體封裝體4內之複數個晶片，或以組件單位同時啟動複數個組件。控制器3藉由使複數個記憶體封裝體4或其內部之複數個記憶體晶片同時驅動，而可與記憶體封裝體4之間高速地收發信。
由於本實施形態之USB記憶體1為反向相容且亦對應於USB2.0，故而首先對作為發明者所瞭解之參考例的USB2.0標準之USB連接器之端子與控制器之接腳之間的配線進行說明。
圖4係表示依據USB2.0之USB記憶體中之USB連接器之端子與控制器之接腳之間的接線之一例之圖。USB2.0記憶體之連接器安裝墊51係由與USB2.0之四個端子(VBUS端子、D-端子、D+端子、GND端子)相對應之VBUS墊51a、D-墊51b、D+墊51c及GND51d構成。另一方面，由於控制器包含USB記憶體之資料控制及傳輸所需之信號端子，故而控制器安裝墊52包含與該等各端子相對應之墊，但此處為了使說明簡單化，僅對安裝資料傳輸所需之D+端子/D-端子之D+墊52c及D-墊52b進行特別規定而表示。
USB2.0中，於480 Mbps之資料傳輸時使差動配線(D+配線53c/D-配線53b)於400 mV下產生振幅而傳輸資料，但此時會產生開關雜訊或信號偏斜、電磁波等，且誘發傳輸速度劣化、不穩定動作、資料可靠性之劣化等不良影響。
圖5係表示USB記憶體1之USB連接器2之端子與控制器3之接腳之間的基板5中之接線之一例之圖。USB3.0中，為了確保與USB2.0之反向相容性，而保留USB2.0中使用之信號線(VBUS/D-/D+/GND)，且追加四個用於以5 Gbps進行資料控制及傳輸之差動信號。使該等信號線成為平行等長且儘可能短之配線。
USB記憶體1之USB連接器安裝墊12係由與USB2.0中所使用之端子(VBUS端子84/D-端子83/D+端子82/GND端子81)相對應之VBUS墊12a、D-墊12b、D+墊12c、GND12d之四個及與USB3.0中所追加之五個端子(SSRX+端子91、SSRX-端子92、GND端子93、SSTX-端子94及SSTX+端子95)相對應之SSRX+墊12i、SSRX-墊12h、GND墊12g、SSTX-墊12f、SSTX+墊12e之五個的合計九個墊構成。
SSTX+配線32e及SSTX-配線32f為資料傳送側差動對信號(super speed transmitter differential，超高速差動傳輸器)，SSRX+配線32i及SSRX-配線32h為資料接收側差動對信號(super speed receiver differential，超高速差動接收器)。USB記憶體1藉由該等兩對差動信號線而實現5 Gbps之資料傳輸。
由於控制器3包含USB記憶體1之資料控制及傳輸所必需之信號端子，故而控制器安裝墊22包含與該等各端子相對應之墊，但此處為了使說明簡單化，僅對連接與資料傳輸動作直接相關之端子之墊進行特別規定而表示。控制器安裝墊22包含安裝資料傳輸所必需之差動對信號D+/D-/SSTX+/SSTX-/SSRX+/SSRX-接腳之D+墊22c、D-墊22b、SSTX+墊22e、SSTX-墊22f、SSRX+墊22i及SSRX-墊22h。
USB連接器安裝墊12與控制器安裝墊22係分別與相同信號之墊彼此接線。SSTX+配線32e與SSTX-配線32f之差動信號線對及SSRX+配線32i與SSRX-配線32h之差動對信號線係以於基板5之上表面之第1配線層上分別平行且等長之方式而配置。藉由在與零件安裝面相同之第1配線層上設置USB3.0用之差動對配線，可抑制開關雜訊或信號偏斜、電磁波之產生。
另一方面，D+配線32c與D-配線32b之差動對配線係經由通孔42而被引導至與作為零件安裝配線層之第1配線層不同之第2配線層，且經由第2配線層而接線。藉由將USB2.0之資料傳輸用之配線設置於與零件安裝面不同之第2配線層，可確保基板上之其他零件之設置之自由度。再者，將D+配線32c與D-配線32b設為平行等長且儘可能短之配線。
如此於本實施形態中，將USB連接器2與控制器3安裝於基板5之同一面。藉此，無需跨越複數個配線層形成連接USB連接器2與控制器3之配線。
而且，於本實施形態中，連接USB連接器2之USB3.0之資料傳輸用之端子與控制器3之USB3.0之資料傳輸用之接腳的配線，係設置於基板5之上表面之第1配線層；連接USB連接器2之USB2.0之資料傳輸用之端子與控制器3之USB2.0之資料傳輸用之接腳的配線，係設置於基板5內部之第2配線層。由於在USB2.0之2根差動信號線與USB3.0之4根差動信號線之合計6根配線中，僅將USB3.0之資料傳輸用之4根設置於第1配線層，故而可縮小配線於基板5之上表面之USB連接器2-控制器3間所佔有之面積。藉此，亦可確保於基板5之上表面之USB連接器2-控制器3間搭載LED(Light Emitting Diode，發光二極體)或被動元件等零件之部位，容易進行最佳之零件配置。因此，可縮小基板5之面積，並且可實現性能之提高或成本之降低。換言之，能夠以低成本實現小型且高性能之USB記憶體。再者，將D+配線32c與D-配線32b設置於第3配線層或第4配線層之情形時亦可獲得相同之效果。
又，由於將以較USB2.0更高之速度進行資料傳輸之USB3.0之資料傳輸用之差動配線對設置於基板5之上表面之第1配線層，且不經由通孔而接線，故而可抑制於USB3.0之高速傳輸時因通孔之影響而使信號產生劣化。再者，由於USB2.0之資料傳輸較USB3.0之資料傳輸更低速，故而即便因通孔42使信號若干劣化，亦難以妨礙實現標準所規定之傳輸速度。
再者，於本實施形態中，雖然以USB連接器安裝墊12之墊之排列與端子之排列相同之構成為例，但並非必需使墊之排列與端子之排列相同。即，由於作為USB之標準而規定者乃為端子之排列，故而只要於USB連接器2之內部使端子立體交叉，則能夠以與端子不同之排列配置構成連接器安裝墊12之各墊，或可將其配置於任意之位置。
(第2實施形態)
圖6A、圖6B係表示未裝著上盒體及下盒體之狀態下之第2實施形態之USB記憶體1之構成的圖。圖6A為俯視圖，圖6B為側剖面圖。再者，側面及下表面與第1實施形態相同。第2實施形態之USB記憶體1與第1實施形態相同，將搭載有USB連接器2、控制器3、記憶體封裝體4等之基板5收容於由上盒體及下盒體組成之框體內之構成。
圖7係表示USB記憶體1之USB連接器2之端子與控制器3之接腳之間的基板5中之接線之一例之圖。於本實施形態中，將USB2.0之資料傳輸用之配線(D+配線32c、D-配線32b)形成於第1配線層。再者，將D+配線32c與D-配線32b設為平行且等長且儘可能短之配線。
藉由將USB2.0之資料傳輸用之配線形成於第1配線層，並設為平行且等長且儘可能短之配線，從而與第1實施形態之構成相比可降低USB2.0之資料傳輸時之信號之劣化。即，本實施形態之USB記憶體1於USB2.0之資料傳輸時難以產生誤差。
由於其他方面與第1實施形態相同，故而省略重複之說明。
(第3實施形態)
圖8A~圖8D係表示未裝著上盒體及下盒體之狀態下之第3實施形態之USB記憶體1之構成的圖。圖8A為俯視圖，圖8B為側剖面圖，圖8C為側視圖，圖8D為仰視圖。第3實施形態之USB記憶體1與第1實施形態相同，係將搭載有USB連接器2、控制器3、記憶體封裝體4等之基板5收容於包含上盒體及下盒體之框體內之構成。但是，控制器3為BGA(Ball Grid Array，球狀柵格陣列)，經由排列於組件之底面之凸塊6而安裝於基板5。控制器3藉由採用BGA，而容易降低因與基板5之電性連接而導致之信號之劣化，且容易實現高速之資料傳輸。
USB3.0之資料傳輸中所使用之各接腳(SSTX+、SSTX-、SSRX+、SSRX-)係配置於控制器3之周緣部分且安裝USB連接器2之側。藉此，USB3.0之資料傳輸用之配線可不繞過其他接腳而以大致最短距離捲繞於基板5之上表面之第1配線層。
另一方面，USB2.0之資料傳輸中所使用之接腳(D+、D-)亦係配置於控制器3之周緣部分且安裝USB連接器2之側，資料傳輸用之配線係自D+墊或D-墊經由第1配線層上之較短之配線，並藉由通孔引導至基板5內部之第2配線層。
與第1、第2實施形態同樣地，在本實施形態中，亦於USB2.0之2根差動信號線與USB3.0之4根差動信號線之合計6根配線中，僅將USB3.0之資料傳輸用之4根於第1配線層上進行配線，故而可縮小配線於基板5之上表面之USB連接器2-控制器3間所佔有之空間。藉此，亦可確保於基板5之上表面之USB連接器2-控制器3間搭載LED或被動元件等零件之空間，且容易進行最佳之零件配置。因此，可縮小基板面積，並且實現性能之提高或成本之降低。
又，由於將以更高之速度進行資料傳輸之USB3.0之資料傳輸用之差動配線對設置於基板5之上表面之第1配線層，且不經由通孔而接線，故而可抑制於USB3.0之高速傳輸時因通孔之影響而使信號產生劣化。再者，由於資料傳輸速度於USB2.0之傳輸時低於USB3.0之傳輸時，故而由通孔所導致之信號之劣化難以成為問題。
圖9係表示於控制器3之周緣部分且安裝USB連接器2之側未分配USB2.0之資料傳輸用之接腳之情形之接線之一例的圖。USB3.0之資料傳輸中所使用之各接腳(SSTX+、SSTX-、SSRX+、SSRX-)係配置於控制器3之周緣部分且安裝USB連接器2之側。相對於此，USB2.0之資料傳輸中所使用之接腳(D+、D-)係配置於控制器3之中央部分。USB2.0之資料傳輸用之配線係自墊直接或經由極短之配線並藉由通孔而引導至第2、第3或第4配線層，且以於基板5之厚度方向上進行迂迴(換言之，進行立體交叉)之方式將USB3.0之資料傳輸用之配線接線。如於第1實施形態中所說明般，由於USB2.0之資料傳輸較USB3.0之資料傳輸更低速，故而即便以經由通孔並經由第2、第3或第4配線層之方式設置配線，亦難以妨礙實現標準中所規定之資料傳輸速度。因此，藉由設為此種構成，即便於無法將USB3.0之資料傳輸用之接腳與USB2.0之資料傳輸用之接腳之全部配置於控制器3之周緣部分且安裝USB連接器2之側之情形時，亦可於USB3.0及USB2.0之兩者中實現標準中所規定之資料傳輸速度。
由於其他方面與第1實施形態相同，故而省略重複之說明。
(第4實施形態)
圖10係表示未裝著上盒體及下盒體之狀態下之第4實施形態之USB記憶體1之構成的圖。本實施形態之USB記憶體1與第1~第3實施形態相同，係將搭載有USB連接器2、控制器3、記憶體封裝體4等之基板5收容於包含上盒體及下盒體之框體內之構成。圖10A為俯視圖，圖10B為側剖面圖。再者，側面及下表面與第3實施形態相同。
於控制器3為BGA(Ball Grid Array)，且經由排列於組件之底面之凸塊6而安裝於基板5之方面與第3實施形態相同。藉由在控制器3中採用BGA，容易降低因與基板5之電性連接而導致之信號之劣化，且容易實現高速之資料傳輸。
又，於USB2.0之資料傳輸用之配線係設置於第1配線層之方面與第2實施形態相同。藉由使USB2.0之資料傳輸用之配線形成於第1配線層，並設為平行且等長、且儘可能短之配線，從而與第1實施形態之構成相比可降低USB2.0之資料傳輸時之信號之劣化。即，本實施形態之USB記憶體1可於USB2.0之資料傳輸時難以產生誤差。
由於其他方面與第1實施形態相同，故而省略重複之說明。
(第5實施形態)
圖11A~圖11C係表示第5實施形態之USB記憶體1之構成之圖。圖11A為USB記憶體1之俯視圖，圖11B為圖11A中之XIB-XIB剖面圖，圖11C為USB記憶體1之立體圖。於本實施形態中，框體7係以鋁作為材料而形成。收容於框體7之內部之基板5或基板5上所搭載之USB連接器2、控制器3、記憶體封裝體4等與第1實施形態相同。即，未裝著框體7之狀態下之USB記憶體1之構成與圖3A~圖3D中所示之構成相同。
本實施形態中之框體之寬度與USB2.0專用之USB記憶體之樹脂製框體相同。該USB2.0專用之USB記憶體之樹脂製框體於25℃之環境中當USB記憶體以USB2.0進行動作時表面溫度為60℃以下。
於本實施形態中，由於將導熱性較高之鋁作為材料而構成框體7，故而於將USB連接器2連接於外部電極並進行資料傳輸時容易將由控制器3或記憶體封裝體4、基板5上之被動元件等所產生之熱向外部散出。因此，可防止控制器3或記憶體封裝體4過熱而使動作變得不穩定。又，可防止對於USB連接器2或控制器3、記憶體封裝體4等基板5上所安裝之零件產生熱應力而使機械強度降低。進而，可將框體7表面之溫度抑制得較低，因此可提高安全性。
(第6實施形態)
圖12A~圖12F係表示第6實施形態之USB記憶體1之構成之圖。圖12A為未裝著框體7之狀態下之USB記憶體1之俯視圖，圖12B為未裝著框體7之狀態下之USB記憶體1之側視圖，圖12C為未裝著框體7之狀態下之USB記憶體1之仰視圖，圖12D為USB記憶體1之俯視圖，圖12E為圖12D中之XIIE-XIIE剖面圖，圖12F為USB記憶體1之立體圖。於本實施形態之USB記憶體1中，在控制器3或記憶體封裝體4、基板5上所安裝之零件上配置有作為散熱構件之散熱片8。除此以外之部分與第5實施形態相同，且框體7之寬度亦相同。
如圖12E所示，散熱片8將控制器3或記憶體封裝體4、基板5上所安裝之零件等與框體7熱連接。對於散熱片8之材料，例如可應用聚矽氧橡膠。又，亦可應用將聚矽氧橡膠等材料作為母材，並將導熱率相對較高之金屬氧化物或氮化硼等作為無機填充材料(填料)混入而成者。
此處雖然對以跨越控制器3及記憶體封裝體4之方式配置散熱片8之構成進行了例示，但亦可僅於控制器3或記憶體封裝體4等成為發熱源之零件上部分地配置散熱片8。又，藉由使散熱片8之面積大於控制器3或記憶體封裝體4於基板5上所佔據之面積，可使散熱片8之熱容量增大並使散熱性提高。
作為將散熱片8配置於控制器3或記憶體封裝體4與框體之間之方法，既可於黏貼於控制器3或記憶體封裝體4側後將框體7罩在基板5上，亦可將預先黏貼有散熱片8之框體7罩在基板5上。
於本實施形態中，藉由散熱片8促進控制器3或記憶體封裝體4等中所產生之熱向框體7轉移。因此，第5實施形態之防止控制器3或記憶體封裝體4過熱而使動作變得不穩定，或者防止對於USB連接器2或控制器3、記憶體封裝體4等基板5上所安裝之零件產生熱應力而使機械強度降低之效果更高。又，進而，可將框體7表面之溫度抑制得較第5實施形態更低，因此可進一步提高安全性。
(第7實施形態)
圖13A~圖13C係表示第7實施形態之USB記憶體1之構成之圖。圖13A為USB記憶體1之俯視圖，圖13B為圖13A中之XIIIB-XIIIB剖面圖，圖13C為USB記憶體1之立體圖。未裝著框體7之狀態下之USB記憶體1與第6實施形態相同。
於本實施形態中，框體7之表面包含狹縫孔7a。即，於本實施形態中，成為如下結構：藉由使框體7內部之熱自狹縫孔7a散出，而提高散熱效果。除框體7包含狹縫孔7a以外，USB記憶體1之結構之其他部分與第6實施形態相同。
代替由於形成狹縫孔7a而導致框體7表面之一部分消失，而於狹縫孔7a之周緣部露出框體7之剖面。因此，藉由使狹縫孔7a之寬度小於框體7之板厚之大約一半，而可增加框體7之表面積。又，由於在狹縫孔7a之開口部分露出散熱片8，故而自散熱片8直接將熱散出至框體7之外部。因此，若來自藉由設置狹縫孔7a而露出之框體7之剖面之散熱量與自散熱片8向外部散出之散熱量之合計大於來自相當於框體7之狹縫孔7a之開口面積之面積的散熱量，則散熱性提高。
於本實施形態中，可更高地獲得與第6實施形態相同之效果。
(第8實施形態)
圖14A~圖14C係表示第8實施形態之USB記憶體1之構成之圖。圖14A為USB記憶體1之俯視圖，圖14B為圖14A中之XIVB-XIVB剖面圖，圖14C為USB記憶體1之立體圖。未裝著框體7之狀態下之USB記憶體1與第6實施形態相同。於本實施形態中，在框體7之外表面形成有肋狀之翼片7b，使框體7之外表面之表面積較未形成有翼片7b之情形時擴大。除此以外之部分與第6實施形態相同。
於本實施形態中，由於藉由設置於框體7之外表面之翼片7b擴大框體7之表面積，故而使控制器3或記憶體封裝體4等中所產生之熱效率良好地自框體7散出。
此處雖然以於框體7之外表面設置肋狀之翼片7b之構成為例，但亦可設置複數個突起來擴大框體7之外表面之表面積。
於本實施形態中，亦可更高地獲得與第6實施形態相同之效果。
(第9實施形態)
圖15A~圖15C係表示第9實施形態之USB記憶體1之構成之圖。圖15A為USB記憶體1之俯視圖，圖15B為圖15A中之XVB-XVB剖面圖，圖15C為USB記憶體1之立體圖。未裝著框體7之狀態下之USB記憶體1與第6實施形態相同。於本實施形態中，框體之寬度較第6實施形態更寬。即，寬度較USB2.0專用之USB記憶體之樹脂製框體更寬。除此以外之部分與第6實施形態相同。
於本實施形態中，由於藉由增大框體7之寬度而擴大框體7之表面積，故而使控制器3或記憶體封裝體4等中所產生之熱效率良好地自框體7散出。
於本實施形態中，亦可更高地獲得與第6實施形態相同之效果。
(第10實施形態)
圖16A~圖16C係表示第10實施形態之USB記憶體1之構成之圖。圖16A為USB記憶體1之俯視圖，圖16B為圖16A中之XVIB-XVIB剖面圖，圖16C為USB記憶體1之立體圖。未裝著框體7之狀態下之USB記憶體1與第6實施形態相同。於本實施形態中，除框體7之寬度較第6實施形態中更寬以外，亦於框體7之外表面形成有肋狀之翼片7b。因此，於本實施形態中，使框體7之表面積較第8實施形態或第9實施形態中進一步擴大。
於本實施形態中，亦可更高地獲得與第6實施形態相同之效果。
再者，於如上述第5~第10實施形態般以鋁作為材料而形成框體7之情形時，亦可不將框體7設為上盒體與下盒體之分割結構而設為一體結構(換言之，設為頂蓋狀)。於此情形時，亦可不利用上下之盒體夾持基板5，而以將基板5***至內部之方式罩上框體7而裝著。
此處，對上述第5~第10實施形態之USB記憶體1之散熱性進行研究。圖17A、圖17B係表示第5~第10實施形態之USB記憶體1之溫度模擬結果之圖，條件2~條件7對應於第5實施形態~第10實施形態。
圖17A、圖17B表示假定控制器3對記憶體封裝體4連續地寫入資料之狀態而產生相當於以最大電流動作時(最大功率消耗下之動作時)之發熱量之熱，於未將頂蓋罩在USB連接器2上之狀態下配置於足夠大之空間(周圍溫度25℃)內，藉由自然空氣冷卻而達到穩定狀態時之框體7(上盒體側)、控制器3及記憶體封裝體4之溫度。此處，將記憶體控制器4之驅動電壓設為3.3 V，將控制器3之驅動電壓設為5 V。又，將基板5之表面與背面之記憶體封裝體4之最大消耗分別設為150 mA，控制器3之最大電流設為300 mA，於USB記憶體1整體中流通最大為600 mA之電流。若以功率表示，則將基板5之表面與背面之記憶體封裝體4之最大功率消耗分別設為0.495 W，將控制器3之最大功率消耗設為1.5 W，將USB記憶體1整體之最大功率消耗設為2.49 W。又，將各實施形態之框體7設為由純鋁(導熱率240 W/mk，放射率0.8)所形成者。又，將散熱片8設為由聚矽氧橡膠(導熱率15 W/mk，放射率0.8)所形成。
進而，第9、第10實施形態之USB記憶體1之框體7之寬度為USB2.0用之USB記憶體之樹脂製框體之1.3倍。該USB2.0用之USB記憶體之樹脂製框體於進行動作時之表面溫度為60℃以下。
又，作為比較之基準，將具有由ABS(Acrylonitrile Butadiene Styrene，丙烯腈-丁二烯-苯乙烯)樹脂(導熱率0.19 W/mk，熱放射率0.8)所形成之框體的USB記憶體之溫度之模擬結果一併作為條件1而表示。再者，該USB記憶體之框體之形狀與第5實施形態之USB記憶體1相同。
可確認條件2~條件7下之模擬結果係於框體7、控制器3、記憶體封裝體4之任一部位溫度均較條件1降低，且各實施形態之USB記憶體1之散熱性優異。由於在條件7下之模擬結果中獲得最低之溫度，因此可確認如第10實施形態般，於擴大鋁製之框體7之寬度，並設置翼片7b，於框體7之內部配置散熱片8而將控制器3或記憶體封裝體4與框體7熱連接之構成中，框體7之表面溫度為70℃以下，且具有優異之散熱性。
再者，於上述第5~第10實施形態中，雖然以收容於框體7之內部之基板5或基板5上所搭載之USB連接器2、控制器3、記憶體封裝體4等與第1實施形態相同之情形為例，但亦可使該等與第2~第4實施形態相同。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而呈現者，並非欲限定發明之範圍。該等新穎之實施形態可實施於其他各種形態中，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明與其均等之範圍內。
1．．．USB記憶體
2．．．USB連接器
3．．．控制器
4．．．記憶體封裝體
5．．．基板
6．．．凸塊
6a．．．上盒體
6b．．．下盒體
7．．．框體
7a．．．狹縫孔
7b．．．翼片
8．．．散熱片
12、12a、12b、12c、12d、12e、12f、12g、12h、12i、22、22b、22c、22e、22f、22h、22i、51、51a、51b、51c、51d、52、52b、52c 32b、32c、32e、32f、32h、32i、53b、53c 42 81、82、83、84、91、92、93、94、95．．．墊
圖1係第1實施形態之USB記憶體之分解立體圖；
圖2係表示依據USB3.0之USB連接器之端子之排列的圖；
圖3A~圖3D係表示未裝著上盒體及下盒體之狀態下之第1實施形態之USB記憶體之構成的圖；
圖4係表示依據USB2.0之USB記憶體中之USB連接器之端子與控制器之接腳之間的接線之一例之圖；
圖5係表示第1實施形態之USB記憶體之USB連接器之端子與控制器之接腳之間的基板中之接線之一例之圖；
圖6A、圖6B係表示未裝著上盒體及下盒體之狀態下之第2實施形態之USB記憶體之構成的圖；
圖7係表示第2實施形態之USB記憶體之USB連接器之端子與控制器之接腳之間的基板中之接線之一例之圖；
圖8A~圖8D係表示未裝著上盒體及下盒體之狀態下之第3實施形態之USB記憶體之構成的圖；
圖9係表示於控制器之周緣部分且安裝有USB連接器之側未分配USB2.0之資料傳輸用之接腳之情形之接線之一例的圖；
圖10A、圖10B係表示未裝著上盒體及下盒體之狀態下之第4實施形態之USB記憶體之構成的圖；
圖11A~圖11C係表示第5實施形態之USB記憶體之構成之圖；
圖12A~圖12F係表示第6實施形態之USB記憶體之構成之圖；
圖13A~圖13C係表示第7實施形態之USB記憶體之構成之圖；
圖14A~圖14C係表示第8實施形態之USB記憶體之構成之圖；
圖15A~圖15C係表示第9實施形態之USB記憶體之構成之圖；
圖16A~圖16C係表示第10實施形態之USB記憶體之構成之圖；及
圖17A、圖17B係表示第5~第10實施形態之USB記憶體之溫度之模擬結果的圖。
1．．．USB記憶體
2．．．USB連接器
3．．．控制器
4．．．記憶體封裝體
5．．．基板
6a．．．上盒體
6b．．．下盒體

Claims (17)

  1. 一種半導體記憶體裝置，其經組態可於第1模式及較該第1模式更高速之第2模式下動作；該半導體記憶體裝置包含：基板，其包含複數之配線層(wiring layer)、第1安裝墊(first mounting pad)及第2安裝墊(second mounting pad)；控制器，其安裝於上述基板之第1表面(first surface)，上述第1安裝墊與上述控制器之間的距離大於上述第2安裝墊與上述控制器之間的距離；半導體記憶體，其安裝於上述基板之上述第1表面且位於上述控制器之相較於上述第1安裝墊及上述第2安裝墊之相反側，上述半導體記憶體係與上述控制器耦合；及連接器，其包含第1端子及第2端子，上述第1端子係連接至上述第1安裝墊且專用於上述第1模式之資料傳輸，上述第2端子係連接至上述第2安裝墊且專用於上述第2模式之資料傳輸；其中上述第2安裝墊係經由形成於上述基板之上述第1表面的上述複數之配線層之一連接至上述控制器。
  2. 如請求項1之半導體記憶體裝置，其中上述第1安裝墊係經由不同於形成於上述基板之上述第1表面之配線層的複數之配線層之至少之一連接至上述控制器。
  3. 如請求項1之半導體記憶體裝置，其中上述第1安裝墊係經由形成於上述基板之上述第1表面 的上述複數之配線層之一連接至上述控制器。
  4. 如請求項1之半導體記憶體裝置，其中連接上述第2安裝墊至上述控制器之配線形成包含至少一對彼此平行之信號線的差動配線(differential wiring)。
  5. 如請求項4之半導體記憶體裝置，其中上述差動配線之上述信號線之長度大致彼此相等。
  6. 如請求項1之半導體記憶體裝置，其中上述控制器之上述第2模式下用於資料傳輸之接腳係配置於上述控制器之周緣部分且靠近上述連接器之側。
  7. 如請求項1之半導體記憶體裝置，其進一步包含收容上述基板之框體；其中上述框體為鋁製。
  8. 如請求項7之半導體記憶體裝置，其進一步包含將上述半導體記憶體及上述控制器之至少之一熱連接至上述框體的熱輻射構件(heat radiation member)。
  9. 如請求項8之半導體記憶體裝置，其中上述熱輻射構件係由聚矽氧橡膠形成。
  10. 如請求項8之半導體記憶體裝置，其中上述熱輻射構件係設置於上述框體，以使得上述熱輻射構件跨越上述半導體記憶體及上述控制器之至少之一。
  11. 如請求項8之半導體記憶體裝置，其中上述熱輻射構件係部分地配置於對應於上述半導體記 憶體及上述控制器之至少之一之部位。
  12. 如請求項8之半導體記憶體裝置，其中上述熱輻射構件具有面積，該面積係大於上述半導體記憶體及上述控制器之至少之一於上述基板上所佔據之面積。
  13. 如請求項8之半導體記憶體裝置，其中上述框體包含狹縫孔。
  14. 如請求項8之半導體記憶體裝置，其中上述框體係於外表面具有肋狀之翼片。
  15. 如請求項8之半導體記憶體裝置，其中上述框體之寬度較上述第1模式專用之半導體記憶體裝置之樹脂製框體更寬。
  16. 如請求項8之半導體記憶體裝置，其中上述框體之寬度較上述第1模式專用之半導體記憶體裝置之樹脂製框體更寬，且於外表面具有肋狀之翼片。
  17. 如請求項16之半導體記憶體裝置，其中於25℃之環境中上述控制器及上述記憶體封裝體以最大功率消耗進行動作時，上述框體之表面溫度為70℃以下。
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