TWI481038B - 帶有整合肖特基能障二極體的溝槽mosfet器件 - Google Patents

帶有整合肖特基能障二極體的溝槽mosfet器件 Download PDF

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Jongoh Kim
Hong Chang
Hamza Yilmaz
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Description

帶有整合肖特基能障二極體的溝槽MOSFET器件
本發明係有關於半導體器件，尤其是有關於一種整合肖特基能障二極體的溝槽MOSFET器件。
肖特基結的特點在於，能壘(對於自由載流子)低於PN二極體結，單極電流傳導與PN二極體情況下的雙極電流傳導相反。因此，雖然肖特基二極體在低於典型PN結二極體的正向電壓下開始電流傳導，但是肖特基二極體的反向偏置漏電流高於典型的PN結二極體。由於肖特基二極體是單極器件，因此開關速度比PN結二極體更快。
肖特基二極體通常使用在電子器件中，用於整流。例如，在功率轉換器實現同步整流的器件中，功率轉換器使用功率MOSFET，作為高端開關，使用另一個功率MOSFET，作為低端開關，兩個功率MOSFET用於調製電流傳導到負載。在實際運行中，在一個開關開啟之前，兩個開關都斷開。當兩個開關斷開時，功率MOSFET的體二極體傳導電流。然而，為了提高轉換效率，肖特基二極體通常與MOSFET體二極體並聯，如圖1所示。N-型功率MOSFET M1具有一個體二極體D1，由P-型本體區構成，作為陽極，N-型漏極區作為 陰極。為了提高功率MOSFET M1的性能，肖特基二極體SD1與體二極體D1並聯。肖特基二極體SD1的陽極電連接到功率MOSFET M1的源極端或體二極體D1的陽極。肖特基二極體SD1的陰極電連接到功率MOSFET M1的漏極端，或體二極體D1的陰極。肖特基二極體SD1的正向偏壓低於體二極體D1，從而降低了正向壓降，並且改善了恢復時間。
本發明的目的是提供一種整合肖特基能障二極體的溝槽MOSFET器件的新型結構。
依據本發明的一個實施例，肖特基二極體包括一個第一導電類型的半導體襯底；一個形成在半導體襯底上的第一導電類型的半導體層；形成在半導體層中的第一和第二溝槽，第一和第二溝槽內襯一薄電介質層，並用溝槽導體層部分填充，第一和第二溝槽的剩餘部分用第一電介質層填充；一個形成在第一和第二溝槽之間的半導體層頂面上的肖特基金屬層。所形成的肖特基二極體帶有肖特基金屬層，作為陽極，第一和第二溝槽之間的半導體層，作為陰極。每個第一和第二溝槽中的溝槽導體層都電連接到肖特基二極體的陽極。
依據本發明的另一個方面，含有場效應電晶體和肖特基二極體的半導體器件包括，一個第一導電類型的半導體襯底；一個形成在半導體襯底上的第一導電類型的半導體層；形成在半導體層中的第一和第二溝槽，第一和第二溝槽內襯一薄電介質層，並用第一溝槽導體層填充，第一和第二溝槽的剩餘部分用第一電介質層填充；一個形成在第一和第二溝槽之間的半導體層頂面上的肖特基 金屬層；一個形成在半導體層中的第三溝槽，第三溝槽內襯薄電介質層，並用第一溝槽導體層和第二溝槽導體層填充，第一溝槽導體層通過中間層電介質層，與第二溝槽導體層絕緣，第一溝槽導體層填充一部分第三溝槽，第二溝槽導體層從中間層電介質開始，延伸到第三溝槽的頂面附近；一個形成在第三溝槽附近的半導體層頂部中的第二導電類型的第一阱區，第一阱區延伸到形成在第三溝槽中的第二溝槽導體層底部邊緣附近的深度；以及一個形成在第三溝槽側壁附近的第一阱區中，第一導電類型的重摻雜源極區。
製備一個肖特基二極體，其中肖特基金屬層作為陽極，第一和第二溝槽之間的半導體層作為陰極。製備場效應電晶體，其中重摻雜N-型半導體襯底作為漏極，第三溝槽中的第二溝槽導電層作為閘極，第一阱區作為本體區，重摻雜源極區作為源極，第三溝槽中的第一溝槽導電層作為閘極遮罩電極。第三溝槽中的第一溝槽導電層電連接到源極，每個第一和第二溝槽中的第一溝槽導電層都電連接到肖特基二極體的陽極。
閱讀以下詳細說明並參照附圖後，將更好地理解本發明。
10‧‧‧溝槽MOSFET器件
12‧‧‧溝槽
12a‧‧‧溝槽
12b‧‧‧溝槽
12c‧‧‧溝槽
13‧‧‧第一溝槽導體層
13a‧‧‧溝槽導體層
13b‧‧‧溝槽導體層
13c‧‧‧溝槽導體層
13c‧‧‧第一溝槽導體層
14‧‧‧第二溝槽導體層
15‧‧‧電介質層
16‧‧‧N+區
17‧‧‧多晶矽電介質層
18‧‧‧電介質層
19‧‧‧電介質層
20‧‧‧溝槽肖特基二極體
21‧‧‧N+襯底
22‧‧‧N-型外延層
23‧‧‧本體接觸擴散區
24‧‧‧P-阱區
26‧‧‧源極插頭
27‧‧‧臺面結構
28‧‧‧肖特基金屬層
29‧‧‧淺補償植入
30‧‧‧金屬層
35‧‧‧深腔補償植入
38‧‧‧金屬層
40‧‧‧溝槽肖特基二極體
48‧‧‧肖特基金屬層
51‧‧‧鎢(W)層
52‧‧‧鋁-矽(Al-Si)層
54‧‧‧邊緣終接擴散區
60‧‧‧溝槽肖特基二極體
68‧‧‧肖特基金屬層
70‧‧‧肖特基二極體
78‧‧‧肖特基金屬層
80‧‧‧肖特基二極體
88‧‧‧肖特基金屬層
第1圖 表示肖特基二極體與功率MOSFET和功率MOSFET的體二極體並聯的電路圖。
第2圖 表示依據本發明的一個實施例，整合肖特基二極體的溝槽MOSFET器件的剖面圖。
第3圖 為第2圖所示的溝槽肖特基二極體的等軸測試圖，表示溝槽的縱軸和形成肖特基二極體的臺面結構。
第4圖 表示依據本發明的第一可選實施例，溝槽肖特基二極體的等軸測試圖。
第5圖 表示依據本發明的一個實施例，第4圖中的溝槽肖特基二極體沿縱軸線A-A’的剖面圖。
第6圖 表示依據本發明的第二可選實施例，溝槽肖特基二極體的等軸測試圖。
第7圖 表示依據本發明的一個實施例，第6圖中的溝槽肖特基二極體沿縱軸線A-A’的剖面圖。
第8圖 表示依據本發明的第三可選實施例，溝槽肖特基二極體的等軸測試圖。
第9圖 表示依據本發明的一個實施例，第8圖中的溝槽肖特基二極體沿縱軸線A-A’的剖面圖。
第10圖 表示依據本發明的第四可選實施例，溝槽肖特基二極體的等軸測試圖。
依據本發明的原理，利用溝槽界定的臺面結構，將肖特基二極體整合在溝槽MOSFET結構中，溝槽僅由溝槽導體部分填充，溝槽導體電連接到肖特基二極體的陽極。在這種情況下，就可以使用溝槽MOSFET器件的標準製備工藝，製備“溝槽”肖特基二極體，使肖特基二極體無縫整合在溝槽MOSFET器件結構中。
第2圖表示依據本發明的一個實施例，整合肖特基二極體的溝槽MOSFET器件的剖面圖。請參閱第2圖，溝槽MOSFET(金屬-氧化物-矽場效應電晶體)器件10以及溝槽肖特基二極體20形成在半導體本體上。在本說明中，半導體本體含有一個形成在重摻雜N+襯底21上的N-型外延層22。在其他實施例中，半導體本體含有一個P-型半導體襯底，P-型外延層形成在上方。半導體本體的準確結構，對本發明的實施並不重要。溝槽12(包括溝槽12a至12c)形成在N-型外延層22中，限定臺面結構，擴散區就形成在臺面結構中。溝槽12a-12c的內壁內襯電介質層15，例如氧化矽層。
第一溝槽導體層13形成在溝槽12的底部。更確切地說，第一溝槽導體層13a至13c形成在每個溝槽12a至12c中。在本發明的實施例中，第一溝槽導體層13為多晶矽層。中間多晶矽電介質層17形成在第一溝槽導體層上。然後，在與溝槽MOSFET器件10有關的溝槽12a中，第二溝槽導體層14形成在中間-多晶矽電介質層17上方。在本發明的實施例中，第二溝槽導體層14為多晶矽層。第二溝槽導體層有時也稱為閘極導體層、閘極多晶矽層或閘極電極，其功能同MOSFET器件的閘極導體一樣。溝槽12b和12c由臺面結構限定，溝槽肖特基二極體20形成在臺面結構中，第二溝槽導體層14並沒有填充溝槽，而是用電介質層19(例如氧化矽層)填充溝槽的剩餘部分。因此，溝槽導體層僅部分填充溝槽12b和12c。
P-阱區24形成在溝槽MOSFET器件所形成的臺面結構中。例如，P-阱區24形成在溝槽12a附近的臺面結構中，以及溝槽MOSFET器件10所形成的溝槽12a和12b之間。P-阱區24至少延伸到附近溝槽12a中的閘極多晶矽層底部周圍。溝槽肖特基二極體20所形成的 溝槽12b和12c之間的臺面結構，並不接受P-阱植入物，從而仍然是輕摻雜N-型，帶有N-型外延層的摻雜濃度。P-阱區24構成溝槽MOSFET器件的本體區，N-型外延層22構成漏極區。N+襯底21構成溝槽MOSFET器件的背部漏極電極。重摻雜N+區16形成在溝槽MOSFET器件所形成的臺面結構的頂部。因此，重摻雜N+區16形成在溝槽12a和12b之間的臺面結構中，以及溝槽12a附近的臺面結構中。電介質層18形成在半導體本體上方，然後形成圖案，在N+區16附近的臺面結構中，構成源極-本體接觸開口。接觸開口穿過N+源極區(即，16)延伸到P-阱區24本體區中。然後，用源極金屬層填充接觸開口，以便將N+源極區(即，16)電連接到P-阱區24本體區。填充接觸開口的源極金屬層有時也稱為源極接觸插頭或源極插頭26，源極金屬層(即，26)填充源極區(即，16)和P-阱區24中的接觸開口。在某些實施例中，源極接觸插頭(即，26)為鎢插頭。在某些實施例中，填充源極接觸開口之前，可以選擇通過在源極-本體接觸開口的底部進行P+植入，形成P-型本體接觸擴散區23，以便改善源極插頭和P-阱區24本體區之間的歐姆接觸。
形成源極插頭之後，在源極插頭和電介質層18上方製備金屬層38，形成到源極區和阱區的電連接。在某些實施例中，金屬層38為鋁層。後續的電介質或絕緣層(圖中沒有繪示)可以形成在金屬層38上方。在溝槽之間的臺面結構中，製備到漏極區(N-型外延層22)以及到第一、第二溝槽導體層的電接觸，在第三維度上垂直於第2圖所示的剖面。
因此，所形成的溝槽MOSFET器件10包括一個形成在閘極多晶矽層 (即，14)中的閘極區，一個形成在N+區16中的源極區，一個形成在N-型外延層22中的漏極區，以及一個形成在P-阱區24中的本體區。MOSFET器件10為遮罩閘溝槽MOSFET器件，第一溝槽導體層13遮罩閘極多晶矽層(即，14)不受高壓的影響。因此，第一溝槽導體層有時也稱為遮罩多晶矽層或閘極遮罩電極。在某些實施例中，MOSFET器件10的源極區電連接到接地端，遮罩多晶矽層也電連接到地電勢。到遮罩多晶矽層的電連接可以處於溝槽之間的臺面結構中，在第三維度上，垂直於第2圖所示的剖面。
溝槽肖特基二極體20形成在溝槽12b和12c之間的臺面結構27中。如上所述，溝槽12b和12c之間的臺面結構並不接受P-阱植入，因此，臺面結構仍然保持N-型外延層22的摻雜水準。為了製備肖特基能障二極體，肖特基金屬層28形成在臺面結構27的表面上，並與臺面結構27電接觸。第3圖為溝槽肖特基二極體20的等軸測試圖，表示的是溝槽的長軸以及肖特基二極體所形成的臺面結構。請參閱第3圖，肖特基結形成在肖特基金屬層28和臺面結構27處的N-型外延層22的金屬-矽結處。臺面結構27構成肖特基二極體的陰極，而肖特基金屬層28構成肖特基二極體的陽極。在本發明的實施例中，額外的金屬層形成在肖特基金屬層28上，以便改善導電。在本實施例中，金屬層30形成在肖特基金屬層28上方。在一個實施例中，金屬層30為複合金屬層，包括鎢層和鋁-矽層。
本發明所述的溝槽肖特基二極體20的顯著特點是，肖特基二極體形成在溝槽12b、12c限定的臺面結構27中，溝槽12b、12c僅僅用溝槽導體層部分填充，溝槽導體層電連接到肖特基二極體的陽極。在本實施例中，限定肖特基二極體20臺面結構27的溝槽12b、 12c，都僅用遮罩多晶矽層(即，13b、13c)填充。閘極多晶矽層並不形成在溝槽12b、12c中。在這種情況下，刪除溝槽12b、12c中的閘極多晶矽層，並且修正臺面結構27中的P-阱區之後，就可以利用與溝槽MOSFET相同的製作工藝，製作溝槽肖特基二極體。在本實施例中，臺面結構27中完全刪除P-阱區。在本發明的可選實施例中，分立的P-阱區可以分散形成，或者沿臺面結構的長軸方向間隔開，肖特基二極體就形成在P-阱區之間的N-型外延層中，下文還將詳細介紹。
本發明所述的溝槽肖特基二極體20的另一個顯著特點是，溝槽MOSFET器件和溝槽肖特基二極體的臺面結構寬度相同。溝槽肖特基二極體不需要像傳統的器件那樣，使臺面結構變窄。肖特基二極體使用較寬的臺面結構寬度的優勢在於，改善了肖特基二極體的串聯電阻，提高了肖特基二極體的效率。在一個實施例中，肖特基二極體形成在臺面結構中，該臺面結構也用於製作到遮罩多晶矽層的電接觸。因此，在溝槽MOSFET器件中整合肖特基二極體有效利用了矽不動產。
本發明的另一個實施例，部分填充肖特基二極體的溝槽12b和12c的溝槽導體層，可以是任意其他類型的導體層，包括金屬和多晶矽。此外，在本發明的實施例中，肖特基二極體的溝槽12b和12c可以用溝槽導體層填充，一直到溝槽深度的一半左右，或小於溝槽深度的一半。然而，在另一個實施例中，肖特基二極體的溝槽12b和12c中的溝槽導體層13b、13c可以電連接到溝槽MOSFET器件10的遮罩多晶矽層(即，13a)，以及電連接到MOSFET器件的源極電勢。
在一些實施例中，在臺面結構27的頂面進行淺補償植入29，以調節肖特基二極體函數附近的臺面結構表面上的能障高度。在本發明的實施例中，淺補償植入29為P-型離子植入到N-外延層22中。選取淺補償植入29的深度和劑量，以調節肖特基二極體20的正向偏壓和擊穿漏電流。淺補償植入的植入劑量可以或不足以超過N-外延層22的基礎摻雜濃度。因此，臺面結構27表面上所形成的植入區可以轉換成P-型或仍然保持N-型。
在一些實施例中，在N-型外延層22中試用一個或多個深腔補償植入35，遠離肖特基結，在臺面結構的深處。深腔補償植入35可以是N-型植入或P-型植入。可以選取深腔補償植入35的植入劑量，使N-外延層22的基礎摻雜濃度高於深腔補償植入。因此，所形成的植入區仍然是N-型，但是能障高度可以通過補償植入來調節。深腔補償植入35的作用是控制肖特基結的電流通路，以降低漏電流。
第4圖表示依據本發明的第一可選實施例，溝槽肖特基二極體的等軸測試圖。請參閱第4圖，溝槽肖特基二極體40的製作方式與上述溝槽肖特基二極體20的製作方式大致相同。更確切地說，溝槽肖特基二極體40形成在兩個溝槽12b和12c之間的臺面結構27中，溝槽12b和12c僅用溝槽導體層13b和13c部分填充。在本實施例中，P-阱區24可以分散形成，或者在臺面結構27中沿臺面結構的長軸方向間隔開。臺面結構的長軸與溝槽的長軸平行。因此，P-阱區24從一個溝槽側壁延伸到下一個，例如從溝槽12b的側壁延伸到溝槽12c的側壁。P-阱區沿臺面結構的長軸方向間隔開，形成沿臺面結構的長度方向獨立的P-阱區。在本實施例中，肖特基 金屬層48作為長條紋，覆蓋著P-阱區以及P-阱區之間的N-型外延區。在一個實施例中，肖特基金屬條紋48的寬度小於兩個鄰近溝槽12b、12c之間的臺面結構寬度。因此，溝槽肖特基二極體40形成在肖特基金屬層48和N-型外延層22之間的肖特基結處，以及肖特基金屬層48和P-阱區24之間的肖特基結之間。
第5圖表示依據本發明的一個實施例，溝槽肖特基二極體40沿長軸方向A-A’的剖面圖。請參閱第5圖，溝槽肖特基二極體40形成在N-型外延層22中，在兩個溝槽12b、12c(如第4圖所示)之間，還在兩個鄰近的P-阱區24之間。肖特基金屬層48形成在N-型外延層22和P-阱區24的表面上，以構成肖特基結。在本說明中，肖特基金屬覆蓋P-阱區24以及N-型外延層22。在一個實施例中，肖特基金屬層48為氮化鈦(TiN)層。此外，在一些實施例中，額外的金屬層形成在肖特基金屬層上，以降低肖特基二極體的陽極電阻。在本實施例中，鎢(W)層51形成在肖特基金屬層48上，鋁-矽(Al-Si)層52形成在鎢層51上。絕緣層(圖中沒有繪示)形成在肖特基二極體結構上方，提供絕緣或鈍化。
在散佈的P-阱區之間，製作溝槽肖特基二極體具有許多優勢。特別是P-阱區的作用是夾斷肖特基二極體電流通路，從而限制漏電流。P-阱區還可以控制肖特基結附近的臺面結構的表面電場。從而提升肖特基二極體的性能。
在本發明的實施例中，如上所述，在溝槽肖特基二極體結構中進行補償植入，以提高肖特基二極體的電場性能。在一個實施例中，在肖特基結附近的N-型外延層22的頂面進行淺補償植入29。淺補償植入29可以控制肖特基二極體的正向偏壓及擊穿漏電流。在 一些實施例中，對N-型外延層22進行一次或多次深腔補償植入35，遠離肖特基結，在臺面結構的深處。深腔補償植入35的作用是控制肖特基二極體的電流通路，降低漏電流。
第6圖表示依據本發明的第二可選實施例，溝槽肖特基二極體的等軸測試圖。第7圖表示依據本發明的一個實施例，第6圖所示的溝槽肖特基二極體沿長軸A-A’的剖面圖。請參閱第6圖和第7圖，溝槽肖特基二極體60的製作方式與上述溝槽肖特基二極體40的製作方式大致相同。更確切地說，溝槽肖特基二極體60形成在兩個溝槽12b和12c之間的臺面結構27中，溝槽12b和12c僅用溝槽導體層13b和13c部分填充。此外，P-阱區24在臺面結構27中沿臺面結構的長軸分散形成。在本實施例中，源極接觸插頭(即，26)以及可選的P+本體接觸擴散區23形成在P-阱區24中。肖特基金屬層68形成在一條長條紋中，覆蓋著臺面結構27中的N-型外延層、P-阱區24以及源極插頭26。源極插頭26使肖特基金屬層68和P-阱區24之間形成歐姆接觸。在這種情況下，P-阱區24電連接到與肖特基二極體相同的電勢上。因此，溝槽導體層13b、13c、P-阱區24以及陽極都連接到相同的電勢。在一些實施例中，溝槽導體層13b、13c、P-阱區24以及陽極都電連接到地電壓。溝槽導體層13b、13c以及P-阱區都為肖特基二極體提供遮罩。在本發明的實施例中，肖特基二極體的陽極轉而連接到溝槽MOSFET的源極，溝槽MOSFET形成在同一個半導體層上。溝槽肖特基二極體60還包括一個淺補償植入29以及一個或多個深腔補償植入35，如第7圖所示。
第8圖表示依據本發明的第三可選實施例，溝槽肖特基二極體的 等軸測試圖。第9圖表示依據本發明的一個實施例，第8圖所示的溝槽肖特基二極體沿長軸A-A’的剖面圖。請參閱第8圖和第9圖，溝槽肖特基二極體70的製作方式與上述溝槽肖特基二極體60的製作方式大致相同。更確切地說，溝槽肖特基二極體70形成在兩個溝槽12b和12c之間的臺面結構27中，溝槽12b和12c僅用溝槽導體層13b和13c部分填充。P-阱區24在臺面結構27中沿臺面結構的長軸分散形成。源極接觸插頭(即，26)以及可選的P+本體接觸擴散區23形成在P-阱區24中。在本實施例中，肖特基金屬層78作為島，形成在臺面結構27中的N-型外延層22上。更確切地說，肖特基金屬島形成在N-型外延層22上方，在鄰近的P-阱區24之間的臺面結構27中，並且在被邊緣終接擴散區54包圍的區域中。邊緣終接擴散區54為P-型區，形成在N-型外延層22的頂面中，包圍著肖特基結。更確切地說，邊緣終接擴散區54形成在被鄰近的P-阱區24限定的臺面結構27的邊緣上。在一個實施例中，透過在N-外延層22中植入P-型離子，構成邊緣終接擴散區54。邊緣終接擴散區54的作用是降低肖特基結拐角處的電場。
在本發明的實施例中，如上所述，肖特基二極體70還包括一個淺補償植入29以及一個或多個深腔補償植入35。
在本實施例中，肖特基二極體70包括源極插頭26和P+本體接觸擴散區23，在P-阱區24中。源極插頭26和P+本體接觸擴散區23是可選的，在本發明的其他實施例中，可以省去這兩者或其中之一。可以製作在P-阱區24中不帶有任何源極插頭或P+本體接觸區的肖特基二極體70。
第10圖表示依據本發明的第四可選實施例，溝槽肖特基二極體的 等軸測試圖。請參閱第10圖，溝槽肖特基二極體80的製作方式與上述溝槽肖特基二極體60的製作方式大致相同。更確切地說，溝槽肖特基二極體80形成在兩個溝槽12b和12c之間的臺面結構27中，溝槽12b和12c僅用溝槽導體層13b和13c部分填充。此外，P-阱區24在臺面結構27中沿臺面結構的長軸分散形成，源極接觸插頭(即，26)以及可選的P+本體接觸擴散區23形成在P-阱區24中。在本實施例中，肖特基金屬層88作為島，覆蓋著鄰近P-阱區24之間的臺面結構27中的N-型外延層22。源極插頭26電連接到肖特基二極體的陽極，肖特基二極體的陽極轉而連接到形成在同一個半導體層上的溝槽MOSFET的源極。
在本實施例中，肖特基二極體80包括源極插頭26和P+本體接觸擴散區23，在P-阱區24中。源極插頭26和P+本體接觸擴散區23是可選的，在本發明的其他實施例中，可以省去這兩者或其中之一。可以製作在P-阱區24中不帶有任何源極插頭或P+本體接觸區的肖特基二極體80。
上述詳細說明用於解釋說明本發明的典型實施例，不作為局限。可能存在本發明範圍內的多種修正和改變。例如，第2圖、第3圖和第10圖中所示的肖特基金屬層可以延伸穿過兩個鄰近溝槽(12b、12c)之間的N-型外延層的整體寬度。在本發明的其他實施例中，肖特基金屬層僅覆蓋兩個溝槽之間的寬度部分，如第4圖和第6圖所示。與之類似，第4圖和第6圖所示的肖特基金屬層可以延伸覆蓋兩個鄰近溝槽之間的半導體層的整體寬度。
此外，在上述實施例中，介紹了一種N-型溝槽MOSFET器件，溝槽肖特基二極體形成在N-型外延層上方。在本發明的器件實施例中 ，可以通過轉換半導體層或襯底、外延層及各種擴散/植入區的極性，製作相反極性的器件。本發明範圍應由所附的專利說明書限定。
儘管本發明的內容已經透過上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
10‧‧‧溝槽MOSFET器件
12a‧‧‧溝槽
12c‧‧‧溝槽
12b‧‧‧溝槽
13a‧‧‧溝槽導體層
13b‧‧‧溝槽導體層
13c‧‧‧溝槽導體層
15‧‧‧電介質層
16‧‧‧N+區
17‧‧‧多晶矽電介質層
18‧‧‧電介質層
19‧‧‧電介質層
20‧‧‧溝槽肖特基二極體
21‧‧‧N+襯底
22‧‧‧N-型外延層
23‧‧‧本體接觸擴散區
24‧‧‧P-阱區
26‧‧‧源極插頭
27‧‧‧臺面結構
28‧‧‧肖特基金屬層
29‧‧‧淺補償植入
30‧‧‧金屬層
35‧‧‧深腔補償植入
38‧‧‧金屬層

Claims (27)

  1. 一種肖特基二極體，其特徵在於，包括：一個第一導電類型之半導體襯底；一個形成在該半導體襯底上之該第一導電類型且輕摻雜之半導體層；形成在該半導體層中之一第一溝槽和一第二溝槽，該第一溝槽和該第二溝槽內襯一個薄電介質層，並且用僅有的一個溝槽導體層部分填充，該第一溝槽和該第二溝槽的剩餘部分用一第一電介質層填充；以及一個形成在該第一溝槽和該第二溝槽之間之輕摻雜之該半導體層頂面上之肖特基金屬層以形成一肖特基結，其中該肖特基金屬層形成一肖特基二極體的陽極，該第一溝槽和該第二溝槽之間之輕摻雜之該半導體層形成該肖特基二極體之陰極，每個該第一溝槽和該第二溝槽中的該溝槽導體層都電性連接到該肖特基二極體之陽極，該第一溝槽和該第二溝槽中的該溝槽導體層通過各自溝槽中的該第一電介質層絕緣，並與作為該肖特基二極體之陽極的該肖特基金屬層在實體上分離。
  2. 如申請專利範圍第1項所述之肖特基二極體，其中該第一溝槽和該第二溝槽都具有一第一溝槽深度，該第一溝槽導體層向上延伸到該第一溝槽深度的一半或一半以下。
  3. 如申請專利範圍第1項所述之肖特基二極體，其中該肖特基金屬層形成在該半導體層上覆蓋從該第一溝槽到該第二溝槽的該半導 體層的部分寬度或整體寬度。
  4. 如申請專利範圍第1項所述之肖特基二極體，其中，還包括：多個第二導電類型的阱區，形成在該第一溝槽和該第二溝槽之間的該半導體層頂部，該些阱區在平行於該第一溝槽和該第二溝槽的長軸方向上分隔開；其中該肖特基金屬層覆蓋著該些阱區以及該些阱區之間的該半導體層。
  5. 如申請專利範圍第4項所述之肖特基二極體，其中該肖特基金屬層形成在該半導體層以及該些阱區上方，覆蓋著從該第一溝槽到該第二溝槽的該半導體層以及該阱區的一部分寬度或整體寬度。
  6. 如申請專利範圍第4項所述之肖特基二極體，其中，還包括：多個接觸插頭，該些接觸插頭都形成在相應的該些阱區中；其中該肖特基金屬層覆蓋著該些阱區，該些接觸插頭以及該些阱區之間的該半導體層，該肖特基金屬層與該些接觸插頭構成歐姆接觸。
  7. 如申請專利範圍第6項所述之肖特基二極體，其中，還包括：多個第二導電類型的接觸擴散區，該些接觸擴散區都分別形成在各自的該些接觸插頭下方各自的該些阱區中。
  8. 如申請專利範圍第6項所述之肖特基二極體，其中該肖特基金屬層形成在該半導體層、該些阱區以及該些接觸插頭上，並且覆蓋該半導體層的一部分寬度或整體寬度，以及從該第一溝槽到該第二溝槽的該些阱區。
  9. 如申請專利範圍第1項所述之肖特基二極體，其中，還包括：在該第一溝槽和該第二溝槽之間的該半導體層頂面上，進行一第二導電類型之一淺補償植入，利用該第二導電類型之該淺補償植 入來調節該肖特基二極體的正向偏壓。
  10. 如申請專利範圍第1項所述之肖特基二極體，其中，還包括：在該第一溝槽和該第二溝槽之間的該半導體層中，以及在遠離該半導體層頂面的深處，進行該第二導電類型之一深腔補償植入，利用該第二導電類型之該深腔補償植入，降低該肖特基二極體的漏電流。
  11. 如申請專利範圍第1項所述之肖特基二極體，其中，還包括：多個第二導電類型的阱區，形成在該第一溝槽和該第二溝槽之間的該半導體層頂部，該些阱區在平行於該第一溝槽和該第二溝槽的長軸方向上間隔開；其中該肖特基金屬層形成在該第一溝槽和該第二溝槽之間的該半導體層頂面上，僅僅覆蓋該些阱區之間的該半導體層。
  12. 如申請專利範圍第1項所述之肖特基二極體，其中，還包括：多個第二導電類型的阱區，形成在該第一溝槽和該第二溝槽之間的該半導體層頂部，該些阱區在平行於該第一溝槽和該第二溝槽的長軸方向上間隔開；以及一個第二導電類型之邊緣終接擴散區，形成在沿該第一溝槽和該第二溝槽以及鄰近的阱區限定的邊緣的該半導體層中；其中該肖特基金屬層覆蓋著被邊緣終接擴散區限定的一個區域中的該半導體層。
  13. 如申請專利範圍第1項所述之肖特基二極體，其中該肖特基金屬層是由氮化鈦層構成的。
  14. 如申請專利範圍第1項所述之肖特基二極體，其中該半導體層是由該第一導電類型的外延層構成的。
  15. 如申請專利範圍第4項所述之肖特基二極體，其中該第一導電類 型是由N-型導電性構成的，該些第二導電類型是由P-型導電性構成的。
  16. 如申請專利範圍第1項所述之肖特基二極體，其中該半導體襯底是由該第一導電類型的重摻雜半導體襯底構成的。
  17. 一種包含場效應電晶體和肖特基二極體的半導體器件，其特徵在於，該半導體器件包括：一個第一導電類型之半導體襯底；一個第一導電類型且輕摻雜之半導體層，形成於該半導體襯底上；一第一溝槽和一第二溝槽，形成於該半導體層中，該第一溝槽和該第二溝槽內襯一薄電介質層，並用該第一溝槽和該第二溝槽內僅有的一個第一溝槽導體層填充，該第一溝槽導體層填充每個該第一溝槽和該第二溝槽的一部分，該第一溝槽和該第二溝槽的剩餘部分用一第一電介質層填充；一個肖特基金屬層，形成在該第一溝槽和該第二溝槽之間的輕摻雜之該半導體層頂面上以形成一肖特基結；一個第三溝槽，形成在該半導體層中，該第三溝槽內襯該薄電介質層，並用該第一溝槽導體層和一第二溝槽導體層填充，通過一個中間層電介質層，該第一溝槽導體層與該第二溝槽導體層絕緣，該第一溝槽導體層填充該第三溝槽的一部分，且該第二溝槽導體層從該中間層電介質延伸到該第三溝槽的頂面附近；一個第二導電類型之第一阱區，形成於該第三溝槽附近的一半導體層頂部，該第一阱區延伸到形成在該第三溝槽中的該第二溝槽導體層底部邊緣附近的深度；以及一個第一導電類型的重摻雜源極區，形成在該第三溝槽側壁附近 的該第一阱區；其中所形成之該肖特基二極體中，該肖特基金屬層作為陽極，該第一溝槽和該第二溝槽之間的輕摻雜之該半導體層作為陰極；其中所形成的該場效應電晶體中，該半導體襯底作為漏極電極，該第三溝槽中的該第二溝槽導體層作為閘極電極，該第一阱區作為本體區，該重摻雜源極區作為一源極電極，該第三溝槽中的該第一溝槽導體層作為閘極遮罩電極；並且其中該第三溝槽中的該第一溝槽導體層電性連接到該源極電極，每個該第一溝槽和該第二溝槽中的該第一溝槽導體層都電性連接到該肖特基二極體的陽極，該第一溝槽和該第二溝槽中的該第一溝槽導體層通過各自溝槽中的該第一電介質層絕緣，並與作為該肖特基二極體之陽極的該肖特基金屬層在實體上分離。
  18. 如申請專利範圍第17項所述之半導體器件，其中該第一溝槽、該第二溝槽和該第三溝槽具有該第一溝槽深度，該第一溝槽導體層向上延伸到該第一溝槽深度的一半或小於一半。
  19. 如申請專利範圍第17項所述之半導體器件，其中，還包括：多個第二導電類型的阱區，形成在該第一溝槽和該第二溝槽之間的該半導體層頂部，該些阱區在平行於該第一溝槽和該第二溝槽的長軸方向上間隔開；其中所形成的該肖特基金屬層覆蓋著該些阱區，以及該些阱區之間的該半導體層。
  20. 如申請專利範圍第19項所述之半導體器件，其中該些阱區的摻雜濃度和深度都與該第一阱區相同。
  21. 如申請專利範圍第19項所述之半導體器件，其中，還包括：多個接觸插頭，該些接觸插頭都形成在各自的該些阱區的其中之 一；其中所形成的該肖特基金屬層，覆蓋該些阱區、該些接觸插頭以及該些阱區之間的該半導體層，該肖特基金屬層與該些接觸插頭形成歐姆接觸。
  22. 如申請專利範圍第21項所述之半導體器件，其中，還包括：多個第二導電類型的接觸擴散區，該些接觸擴散區分別形成在各自的該些接觸插頭下方的該些阱區中。
  23. 如申請專利範圍第17項所述之半導體器件，其中，還包括：一個第二導電類型的淺擴散區，形成在該第一溝槽和該第二溝槽之間的該半導體層的頂面上。
  24. 如申請專利範圍第17項所述之半導體器件，其中，還包括：一個第二導電類型的深腔擴散區，形成在該第一溝槽和該第二溝槽之間的該半導體層中，在遠離該半導體層頂面的深處。
  25. 如申請專利範圍第17項所述之半導體器件，其中該半導體層是由該第一導電類型的外延層構成的。
  26. 如申請專利範圍第17項所述之半導體器件，其中該第一導電類型是由N-型導電性構成的，該第二導電類型是由P-型導電性構成的。
  27. 如申請專利範圍第17項所述之半導體器件，其中該半導體襯底是由N-型的重摻雜半導體襯底構成的。
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