TWI476929B - 底閘極薄膜電晶體與主動陣列基板 - Google Patents

底閘極薄膜電晶體與主動陣列基板 Download PDF

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Description

底閘極薄膜電晶體與主動陣列基板
本發明是有關於一種薄膜電晶體與基板，且特別是有關於一種底閘極薄膜電晶體(bottom gate thin film transistor)與主動陣列基板(active array substrate)。
隨著顯示科技的日益進步，人們藉著顯示器的輔助可使生活更加便利，為求顯示器輕、薄之特性，促使平面顯示器(flat panel display，FPD)成為目前的主流。在諸多平面顯示器中，液晶顯示器(liquid crystal display，LCD)具有高空間利用效率、低消耗功率、無輻射以及低電磁干擾等優越特性，因此，液晶顯示器深受消費者歡迎。
液晶顯示器主要是由主動陣列基板、彩色濾光基板與位於兩基板之間的液晶層所構成。主動陣列基板具有主動區以及週邊電路區。主動陣列位於主動區內，而包括多個底閘極薄膜電晶體的驅動電路則位於週邊電路區內。
一般來說，考量到高移動率(mobility)、高穩定性(stability)以及低成本，驅動電路中的底閘極薄膜電晶體的半導體層可用非晶矽來製作。由於薄膜電晶體的通道電流(Ion)主要與通道寬度與長度的比值成正比：Ion=U*W/L(VG -Vth )VD ，U：載子移動率、W：通道寬度L：通道長度、VG ：閘極電壓、Vth ：臨界電壓、以及VD ：汲極電壓，因此可利用增加通道寬度的方式來提高通道電流。然而，增加通道寬度往往會對元件佈局造成影響。
為了避免影響元件佈局，一般還可以使用配置多對源極與汲極，並透過源極與汲極交替排列的方式來提高通道寬度與長度的比值。然而，此種方式雖然可以達到提高通道電流的目的，但是卻無法有效地將高通道電流所產生的高自發熱(self-heating)導出，因而造成元件可靠度(reliability)不佳的問題。
本發明提供一種底閘極薄膜電晶體，其可以提高元件的散熱能力。
本發明提供一種主動陣列基板，可以解決由自發熱所導致的可靠度不佳的問題。
本發明提出一種底閘極薄膜電晶體，其包括閘極、閘絕緣層、半導體層、多個源極與多個汲極。閘絕緣層配置於閘極上。半導體層配置於閘絕緣層上且位於閘極上方。半導體層與閘極的面積比例約為0.001至0.9。源極彼此電性連接，而汲極彼此電性連接，且源極與汲極彼此電性絕緣。
依照本發明實施例所述之底閘極薄膜電晶體，上述之閘極例如為矩形閘極，而半導體層例如為矩形半導體層。
依照本發明實施例所述之底閘極薄膜電晶體，上述之矩形閘極例如為正方形閘極，而半導體層例如為正方形半導體層。
依照本發明實施例所述之底閘極薄膜電晶體，上述之矩形閘極例如為長方形閘極，而半導體層例如為長方形半導體層。
依照本發明實施例所述之底閘極薄膜電晶體，上述之源極與汲極的延伸方向例如平行於矩形閘極的二個短邊，且源極與汲極分別從矩形閘極的二個長邊延伸至半導體層上。
依照本發明實施例所述之底閘極薄膜電晶體，上述之源極與汲極例如是交替排列於半導體層上。
依照本發明實施例所述之底閘極薄膜電晶體，上述之矩形閘極的至少一邊與矩形半導體層的一邊的最短距離例如大於3微米。
依照本發明實施例所述之底閘極薄膜電晶體，上述之源極與汲極的延伸方向例如彼此平行，且源極與汲極分別從矩形閘極的二個對邊延伸至半導體層上。
依照本發明實施例所述之底閘極薄膜電晶體，上述之源極與汲極例如是交替排列於半導體層上。
依照本發明實施例所述之底閘極薄膜電晶體，上述之半導體層例如為非晶矽層。
依照本發明實施例所述之底閘極薄膜電晶體，上述之半導體層例如為多個彼此獨立的半導體圖案，且任二個相鄰的半導體圖案之間維持一個間隙。
依照本發明實施例所述之底閘極薄膜電晶體，上述之間隙例如約為3微米至100微米。
依照本發明實施例所述之底閘極薄膜電晶體，上述之閘極例如為矩形閘極，而半導體層例如為一矩形半導體層。
依照本發明實施例所述之底閘極薄膜電晶體，上述之矩形閘極的至少一邊與矩形半導體層的一邊的最短距離例如大於3微米。
本發明另提出一種主動陣列基板，其包括基板、驅動電路與主動陣列。基板具有主動區以及週邊電路區。驅動電路位於基板上並位於週邊電路區內。驅動電路包括多個上述之底閘極薄膜電晶體。主動陣列位於基板上並位於主動區內，與驅動電路電性連接。
基於上述，本發明藉由增加閘極的面積、減少半導體層的面積或改變半導體層與閘極的形狀而使半導體層與閘極的面積比例約為0.001至0.9，因此可以有效地提高散熱率以將因通道電流提高而產生的高自發熱導出，進而提高元件的可靠度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依照本發明實施例所繪示的主動陣列基板之上視示意圖。請參照圖1，主動陣列基板100包括基板102、驅動電路104與主動陣列。基板102具有主動區108以及週邊電路區110。基板102的材料例如為玻璃、塑膠或是其他合適的材質。主動陣列位於基板100上並位於主動區108內，與驅動電路104電性連接。主動陣列包括多個畫素結構112、與畫素結構112電性連接的多條資料線116與多條掃描線114。資料線116與掃描線114的材料例如為金屬。每一個畫素結構112電性連接於一條資料線116與一條掃描線114，以藉由資料線116與掃描線114而進行驅動。每個畫素結構112中主要具有薄膜電晶體112a與畫素電極112b。驅動電路104位於基板100上並位於週邊電路區110內。驅動電路104包括多個底閘極薄膜電晶體118。
為了符合實際需求，底閘極薄膜電晶體118可以具有不同的架構。以下將對各種底閘極薄膜電晶體做詳細地介紹。
圖2A為依照本發明一實施例所繪示的底閘極薄膜電晶體之上視示意圖。請參照圖2A，底閘極薄膜電晶體118’包括閘極200、閘絕緣層(為了便於說明，未繪示)、半導體層202、多個源極204與多個汲極206。閘極200的材料例如為金屬，亦或為具有高熱傳導係數(thermal conductivity)的材料。表1(a)為非金屬材料的熱傳導係數，表1(b)為金屬材料的熱傳導係數。表1(b)所揭露之材料可選擇性作為閘極200的材料。
閘極200例如為矩形閘極。閘絕緣層配置於閘極200上，而閘絕緣層的材料例如為氧化矽、氮化矽或是其他合適的介電材料。半導體層202配置於閘絕緣層上且位於閘極200上方，以作為通道層之用，而半導體層202的材料例如為非晶矽。半導體層202例如為矩形半導體層。半導體層202與閘極200的面積比例約為0.001至0.9。源極204彼此電性連接，而汲極206彼此電性連接，且源極204與汲極206彼此電性絕緣。源極204與汲極206的材料例如為金屬。此外，源極204與汲極206的延伸方向彼此平行，且源極204與汲極206分別從閘極200的二個對邊延伸至半導體層202上，且交替排列於半導體層202上，以增加底閘極薄膜電晶體118中通道寬度W與長度L的比值，進而提高通道電流。
詳細地說，在本實施例中，閘極200例如為正方形閘極，而半導體層202例如為正方形導體層。此外，採用增加閘極200的面積的方式以使半導體層202與閘極200的面積比例約為0.001至0.9。增加閘極200的面積的方式例如是使閘極200的一邊與半導體層202的一邊的最短距離大於3微米。當因通道電流提高而產生高自發熱時，由於閘極200的材料為金屬(其具有較高的熱傳導率)且相對於半導體層202具有較大的面積(半導體層202與閘極200的面積比例約為0.001至0.9)，因此可以提高散熱率，以有效地將自發熱導出，進而提高元件的可靠度。
特別一提的是，在本實施例中，閘極200的一邊與半導體層202的一邊的最短距離大於3微米，使得半導體層202與閘極200的面積比例可以約為0.001至0.9。在另一實施例中，也可以是閘極的四邊與半導體層的四邊的最短距離皆大於3微米(如圖2B所示)，以進一步地增加閘極的面積(減小半導體層與閘極的面積比例)。此外，在圖2B中，閘極200’的每一邊與半導體層202的每一邊的最短距離可以彼此相同或不同。當然，在其他實施例中，也可以是閘極二邊與半導體層的二邊的最短距離皆大於3微米，或是閘極的三邊與半導體層的三邊的最短距離皆大於3微米，且這些最短距離可以相同或不同。
另外，為了減少閘極200’與源極204(或汲極206)之間所產生的電容耦合，還可以將源極204或汲極206附近的閘極200’的一部分移除，如圖2C所示。
圖3為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。請參照圖3，為了使半導體層202’與閘極200的面積比例約為0.001至0.9，在底閘極薄膜電晶體118”中，半導體層202’為多個彼此獨立的半導體圖案(未標示)，且任二個相鄰的半導體圖案之間維持一個間隙S。間隙S例如約為3微米至100微米。這些間隙S可以相同或不同。也就是說，在本實施例中，藉由減少半導體層202’的面積來降低自發熱，以改善元件的可靠度。
同樣地，為了減少閘極200與源極204(或汲極206)之間所產生的電容耦合，還可以將源極204或汲極206附近的閘極200的一部分移除，如圖7所示。
特別一提的是，在半導體層202’為多個彼此獨立的半導體圖案的情況下，也可以利用增加閘極面積的方式來進一步提高散熱率。在其他實施例中，例如可以使閘極200的一邊(二邊、三邊或四邊)與半導體層202’的一邊(二邊、三邊或四邊)的最短距離大於3微米。
在以上各個實施例中，閘極皆為正方形。為了更有效地提高散熱率，閘極與半導體層也可以皆為長方形。
圖4為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。請參照圖4，在本實施例中，閘極200”與半導體層202”皆為長方形。源極204與汲極206的延伸方向例如平行於閘極200”的二個短邊，且源極204與汲極206分別從閘極200”的二個長邊延伸至半導體層202”上。此外，在圖4中，其餘元件之間的配置關係皆與圖2B中的元件的配置關係相同，即閘極200”的四邊與半導體層202”的四邊的最短距離皆大於3微米，且這些最短距離可以相同或不同。
當然，在閘極200”與半導體層202”皆為長方形的情況下，也可以是閘極200”的一邊(二邊或三邊)與半導體層202”的一邊(二邊或三邊)的最短距離皆大於3微米；或是半導體層202”為多個彼此獨立的半導體圖案，且任二個相鄰的半導體圖案之間維持一個間隙；或是閘極200”的一邊(二邊或三邊)與半導體層202”的一邊(二邊或三邊)的最短距離皆大於3微米，且半導體層202”為多個彼此獨立的半導體圖案，且任二個相鄰的半導體圖案之間維持一個間隙。
以下將以圖5與圖6來說明本發明的功效。
圖5為閘極與半導體層之間的距離與標準化(normalized)通道電流之間的關係圖。由圖5可知，與閘極的一邊與半導體層的一邊的最短距離皆大於3微米的情況相比，當閘極的四邊與半導體層的四邊的最短距離皆大於3微米時，標準化通道電流可以具有較少的偏移。
圖6為半導體圖案之間的間隙與標準化通道電流之間的關係圖。由圖6得知，當半導體層的面積減少或半導體圖案之間的間隙變大時，標準化通道電流可以具有較少的偏移。
綜上所述，在本發明中，藉由增加閘極的面積、減少半導體層的面積或改變半導體層與閘極的形狀而使半導體層與閘極的面積比例約為0.001至0.9，因此當通道電流提高而產生高自發熱時，可以有效地提高散熱率，以避免因自發熱而導致元件的可靠度降低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．主動陣列基板
102．．．基板
104．．．驅動電路
108．．．主動區
110．．．週邊電路區
112‧‧‧畫素結構
112a‧‧‧薄膜電晶體
112b‧‧‧畫素電極
114‧‧‧掃描線
116‧‧‧資料線
118、118’、118”、‧‧‧底閘極薄膜電晶體
200、200’、200”‧‧‧閘極
202、202’、202”‧‧‧半導體層
204‧‧‧源極
206‧‧‧汲極
L‧‧‧長度
S‧‧‧間隙
W‧‧‧寬度
圖1為依照本發明實施例所繪示的主動陣列基板之上視示意圖。
圖2A為依照本發明一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
圖2B為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
圖2C為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
圖3為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
圖4為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
圖5為閘極與半導體層之間的距離與標準化通道電流之間的關係圖。
圖6為半導體圖案之間的間隙與標準化通道電流之間的關係圖。
圖7為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。
200’．．．閘極
202．．．半導體層
204．．．源極
206．．．汲極
L．．．長度
W．．．寬度

Claims (15)

  1. 一種底閘極薄膜電晶體，包括：一閘極；一閘絕緣層，配置於該閘極上；一半導體層，配置於該閘絕緣層上且位於該閘極上方，該半導體層包括多個彼此獨立之半導體圖案，且任二相鄰的該些半導體圖案之間維持一間隙，其中該半導體層與該閘極的面積比例約為0.09至0.14；多個源極；以及多個汲極，其中該些源極彼此電性連接，而該些汲極彼此電性連接，且該些源極與該些汲極彼此電性絕緣。
  2. 如申請專利範圍第1項所述之底閘極薄膜電晶體，其中該閘極為一矩形閘極，而該半導體層為一矩形半導體層。
  3. 如申請專利範圍第2項所述之底閘極薄膜電晶體，其中該矩形閘極為一正方形閘極，而該半導體層為一正方形半導體層。
  4. 如申請專利範圍第2項所述之底閘極薄膜電晶體，其中該矩形閘極為一長方形閘極，而該半導體層為一長方形半導體層。
  5. 如申請專利範圍第4項所述之底閘極薄膜電晶體，其中該些源極與該些汲極的延伸方向平行於該矩形閘極的二短邊，且該些源極與該些汲極分別從該矩形閘極的二長邊延伸至該半導體層上。
  6. 如申請專利範圍第5項所述之底閘極薄膜電晶體，其中該些源極與該些汲極係交替排列於該半導體層上。
  7. 如申請專利範圍第1項所述之底閘極薄膜電晶體，其中該矩形閘極的至少一邊與該矩形半導體層的一邊的最短距離大於3微米。
  8. 如申請專利範圍第2項所述之底閘極薄膜電晶體，其中該些源極與該些汲極的延伸方向彼此平行，且該些源極與該些汲極分別從該矩形閘極的二對邊延伸至該半導體層上。
  9. 如申請專利範圍第8項所述之底閘極薄膜電晶體，其中該些源極與該些汲極係交替排列於該半導體層上。
  10. 如申請專利範圍第1項所述之底閘極薄膜電晶體，其中該半導體層包括一非晶矽層。
  11. 如申請專利範圍第1項所述之底閘極薄膜電晶體，其中該間隙約為3微米至100微米。
  12. 如申請專利範圍第1項所述之底閘極薄膜電晶體，其中該閘極為一矩形閘極，而該半導體層為一矩形半導體層。
  13. 如申請專利範圍第12項所述之底閘極薄膜電晶體，其中該矩形閘極的至少一邊與該矩形半導體層的一邊的最短距離大於3微米。
  14. 一種主動陣列基板，包括：一基板，具有一主動區以及一週邊電路區；一驅動電路，位於該基板上並位於該週邊電路區內，該驅動電路包括多個如申請專利範圍第1項至第13項中任一項所述之底閘極薄膜電晶體；以及一主動陣列，位於該基板上並位於該主動區內，與該驅動電路電性連接。
  15. 一種底閘極薄膜電晶體，包括： 一閘極；一閘絕緣層，配置於該閘極上；一半導體層，配置於該閘絕緣層上且位於該閘極上方，其中該半導體層包括多個彼此獨立之半導體圖案，且任二相鄰的該些半導體圖案之間維持一間隙；多個源極；以及多個汲極，其中該些源極彼此電性連接，而該些汲極彼此電性連接，且該些源極與該些汲極彼此電性絕緣。
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