JP5243686B2 - 薄膜トランジスタ - Google Patents

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Description

本発明は、薄膜トランジスタ（TFT）に関し、特に、ソース・ドレイン電極を同心円状に形成することによりリーク電流や寄生TFTに起因するオフ電流の低減を実現すると同時に、オン電流とゲート・ソース電極間容量を最適化した薄膜トランジスタに関する。
液晶表示装置に代表される平面表示装置は、軽量、薄型低消費電力という特徴を有する。この特徴を生かして平面表示装置は各種分野で利用されるようになっている。
液晶表示装置においては、画素ごとにスイッチ素子が設けられ、そのスイッチ素子制御によりそれぞれの画素が駆動される。このスイッチ素子として、薄膜トランジスタが用いられている。
図１Ａは、液晶表示装置に用いられる従来の薄膜トランジスタの構成図、及び図１Ｂは、図１AのB-B’線に沿って切断された断面図を示す。このような従来の薄膜トランジスタにおいては、図１A に示されるように、ソース・ドレイン電極からはみ出した「ゲート電極上の非晶質シリコン層端部（図中（１））」が必ず存在する。このような非晶質シリコン端部は精密な形状加工や清浄度制御が困難であり、これにより寄生ＴＦＴや汚染物質（例えば、レジスト残り、ドライエッチング残渣）付着によるリーク電流が生じるという問題を有していた。このようなリーク電流は、素子ごとに増減し、リーク電流が大きいと、電荷の保持性能が悪くなり、画像にフリッカや残像が生じる。更に、画面内にリーク電流の大小ムラが生じると、画像に濃淡ムラが発生するという問題を有していた。
上記のようなリーク電流の問題に関しては、従来、薄膜トランジスタの電極構造を工夫してリーク電流の低減を図る種々の試みがなされている。例えば、特開２００４−４８０３６号公報は、リーク電流の少ない薄膜トランジスタを提案している。図２A及び２Bは、本公報における薄膜トランジスタの構成図である。これらの図に示されるように、半導体膜の活性層５０４には、TFTの電極が同心円状に配置されている。ゲート電極５０２，５０６は、電極５０１，５０５を囲むように配置されている。電極５０３，５０７は、ゲート電極５０２，５０６を囲むように形成されている。電極５０１，５０５は、ゲート電極を構成する配線金属とは異なる層に配置され、電極５０１，５０５と電極５０３，５０７は、同一層に形成されている。電極５０１，５０５と電極５０３，５０７は、いずれか一方をソース電極とし、他方をドレイン電極とすることができる。このような構造によれば、上記従来技術おいて形成されるような非晶質シリコン層端部が生じない構造を形成することができ、結果リーク電流の低減が図られている。
更に他の従来技術（韓国公開１０−２００５−０００６３４０号公報）もまた、電極が同心円状に形成された薄膜トランジスタを提案している。図３Aは、表示パネル内に配置された本従来例の薄膜トランジスタの構成図を示す。図３B は、図３Aのb-b’線に沿って切断された断面図を示す。基板１１０上にゲート電極１２４が配置され、その上にゲート絶縁層を介して真性アモルファスシリコン（I・a-Si）層１５４が形成される。その上に円形の電極１７５が配置され、それを囲むように同一階層に電極１７６が配置される。電極１７５と電極１７６は、いずれか一方をソース電極とし、他方をドレイン電極とすることができる。このように、電極を円形に同心円状に形成することにより、I・a-Si層の端部を構造的になくすことができる。
このように、従来技術においては非晶質シリコン層端部を形成しない構造を提案し、それによりリーク電流の低減が図られてきた。しかし、薄膜トランジスタには他に表示電極電位のレベルシフトの問題も存在する。レベルシフトはTFTのソース電極とゲート電極の重なりで形成される浮遊容量Cgsが原因である。レベルシフト量はCgsに比例するが、フリッカや残像を視認できないレベルにするためにはCgsが小さいことが望ましく、また面内の分布が少ないことが必須である。
上記従来技術では、リーク電流の低減が図られるとはいえ、表示電極電位のレベルシフトの問題についてはなんら提案されていない。したがって、レベルシフトの問題をリーク電流の低減と同時に解決する技術が望まれる。更に、大型液晶TVの本格的市場参入を実現するためには、オン電流を高めることが不可欠である。すなわちリーク電流の低減＆オン電流増大＆浮遊容量低減の3つを最適化することが必須になる。
特開２００４−４８０３６号公報 韓国公開１０−２００５−０００６３４０号公報
そこで、本発明は、上記のようなリーク電流の低減を図ると同時に、表示電極電位のレベルシフトの問題を解決する。更に、薄膜トランジスタ画素回路における液晶駆動に適切なオン電流が供給できる薄膜トランジスタを提供する。
本発明は、基板上に配置されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性アモルファスシリコン(I・a-Si:H)層と、前記真性アモルファスシリコン層上にｎ＋アモルファスシリコン(n+・a-Si:H)層を介して配置されたソース及びドレイン電極を備える薄膜トランジスタであって、
前記ソース及びドレイン電極は円形状を有し、
前記ソース及びドレイン電極のいずれか一方が中央に配置され、他方がそれを囲むように同心円状に配置され、
配置された前記ソース及びドレイン電極間にチャネル領域を有し、
実効Cgs面積Sが、約１５０πμm２以下であり、
チャネル幅Ｗ対チャネル長Ｌ比(W/L)が、約４．５以上であり、
充電能力指標F (S÷（W/L）)が、約５０以下である
ことを特徴とする薄膜トランジスタである。
上記実効Cgs面積Sは以下の式により算出される。
式１ S＝π×（（ｄ＋L）/２）×（（ｄ＋L）/２）
式中、ｄはTFTのソース電極径、LはTFTのチャネル長を意味する。（図４A 参照）
発明者は、実効Cgs面積が約１５０πμｍ２を越えると表示電極電位のレベルシフトが生じ、画像にフリッカや残像問題が顕在化することを見出した。従って、本発明の薄膜トランジスタにおいては、実効Cgs面積が約１５０πμm２以下になるような数値が選択される。
オン電流を定める指標としてW/Lの値を用いる。本発明の薄膜トランジスタおいては、この値が約４．５以上となるような数値が選択される。W/Lは以下の式により算出される。
式２ W/L＝π×（ｄ/L+1）
電極を同心円状に形成することにより、リーク電流の低減が達成されるとともに、ｄを大きくすることによってオン電流も高めることも可能となる。しかし、オン電流を際限なく高めることはゲート及びドレイン電極間のキャパシタンス（Cgs）（式１）を増やすことになり、レベルシフト量が問題レベルになってくる。
そこで、発明者は、実効Cgsへの充電能力指標Fとして以下の式を定義する。
式３ F=S÷（W/L）
この値は小さい方がよく、約５０を超えると実効Cgs に充電される電荷量がレベルシフト量に及ぼす影響が顕在化する。従って約５０以下になるような数値を選択することにより、オン電流とレベルシフト量への影響問題を解消する。
本発明は、上記式１乃至３により求められる数値のすべてが上記問題回避に必要な数値範囲に含まれるように選択される必要がある。得られた結果を表１に示す。
Figure 0005243686
 ここで、ｄ＝０μｍは限界値を示すために挿入している。
表１においては、縦欄にソース電極径ｄ、横欄にチャネル長Lを定義し、W/L及びSを算出した。表中斜線欄の値を示す設計寸法では、上記問題の内の一つ以上が回避できない例を示す。横線欄及び白地欄は本発明の目的を達成できる設計寸法から得られる数値範囲を示す。尚、横線欄の数値を示す薄膜トランジスタは、パソコンやモニター等用の比較的小さな画面サイズの液晶表示装置に適しており、白地欄の数値を示す薄膜トランジスタは、液晶TV用の比較的大画面の液晶表示装置に適している。
上記したように、本発明の薄膜トランジスタを用いることにより、リーク電流の低減を図ると同時に、オン電流の増大とレベルシフト量の低減が合わせて実現できる薄膜トランジスタが提供される。
本発明の薄膜トランジスタ、特にボトムゲート型薄膜トランジスタの実施例を、図面を参照しつつ説明する。尚、本発明は下記実施例に限定されるものではなく、本特許請求の範囲に規定された範囲において種々の修正及び変更を加えることができることは明らかである。
図４Aは、本発明の薄膜トランジスタの構成を示す上面図である。図４Bは、図４AのB-B’線に沿って切断された断面図である。
図４Bに示すように、基板１上にスパッタ成膜により２００ｎｍ厚のMoWゲート電極・配線を形成するための層を形成する。ここで、基板１は、透明なガラス基板の他、プラスチックやセラミクス等よりなる透明、あるいは不透明基板も使用することができる。
次に、形成された金属層は光食刻工程（PEP）を経て電極形状に加工、３０μｍ幅のゲート電極・配線層２を完成させる。MoWのエッチングは通常のケミカルドライエッチング技術を用いた。尚、基板１とゲート電極・配線層２の間には、適宜およそ２００ｎｍ厚のＳｉＯｘ層をプラズマ化学気相堆積（ＰE−ＣＶＤ）法、以下プラズマCVD法と称す)により形成してもよい。このように形成されえたゲート電極・配線層２の配置を示す概略上面図を図５に示す。
レジストを剥離した後、上記ゲート電極・配線層２上に２５０ｎｍ厚のゲート絶縁層（ＳｉＯｘ）をプラズマＣＶＤ法により形成する。次いで、形成されたゲート絶縁層上にTFTのチャンネル用の１８０ｎｍ厚の真性アモルファスシリコン（I・a-Si:H）層、次いで連続的に５０ｎｍ厚のオーミックコンタクト用のn+・a-Si:H層をプラズマＣＶＤ法により形成する。図６は、図５のa-a’線に沿って切断した場合のゲート電極上に形成された各層の構成を示す。
次いで、ＰＥＰ及び通常のケミカルドライエッチング技術を用いて、上記ゲート電極層上のゲート絶縁膜上に、I・a-Si:H層及びn+・a-Si:H層からなる直径３０μｍのシリコンアイランドを作製する。図７は、形成されたシリコンアイランドの断面図である。
次に、ゲート電極配線の端子部にゲート電極駆動用ICとの接続のためのコンタクトホール１１をＰＥＰにより形成する。図８は、形成されたコンタクトホール１１の配置を示す概略上面図である。
次に、上記シリコンアイランドを含む基板上に３０ｎｍ厚のＭｏ層、その上に３００ｎｍ厚のＡｌ層、次いで２０ｎｍ厚のＭｏ層をスパッタリングにより成膜する。続いて、ＰＥＰによりソース及びドレイン電極及び信号配線、並びにコンタクトホール１１上にゲート配線接続端子２１を形成する。この際ソース及びドレイン電極は、図４Ａ及び図９に示されるように、円形状に形成され、ｄ＝１０μｍ径のソース電極を中央にL=５μm幅のチャネル領域１０を挟んで４μｍ幅のドレイン電極が同心円状に配置される。信号線は１０μｍの幅を有し、ドレイン電極は上記シリコンアイランドよりも１μｍ程度内側に作製する。図９は、ゲート電極上に作製されたソース、ドレイン電極及び信号配線の配置を示す概略上面図である。図１０は、図９のa-a’線に沿って切断した断面図である。このように作製された薄膜トランジスタの各構成要素の寸法を、上記１乃至３式に当てはめると、式１の実効Cgs面積Sが５６．２５π、すなわち１７７μｍ２となり、式２のＷ/Ｌが９．４、式３のFが１８．８となる。尚、総ＴＦＴ面積は７００μｍ２である。
次に、作製されたソース及びドレイン電極をマスクとして、チャンネル領域１０に対応するn+・-Si:H層５をドライエッチングにより除去する。この際、エッチング除去されたn+・a-Si:H層５に対応する下部層のI・a-Si:H層がおよそ３０ｎｍエッチングにより除去される。このようなドライエッチングにより除去された後の構造を図１１に示す。
次いで、図１１に示す構造物上に４００ｎｍ厚のＳｉＮ層間絶縁膜１２をプラズマＣＶＤ法により形成する。更に、平坦性を改善するために、上記層間絶縁層上に突起部でおよそ１μｍの厚さを有する透明有機樹脂層１４を形成する。
次いで、ソース電極上面の一部に達するコンタクトホール１３、並びに図９に示されるゲート配線及び信号線接続端子２１、２２へのコンタクトホールを上記層間絶縁膜１２、並びに平坦化膜１４に形成する。続いて、上記透明有機樹脂層１４上に、５０ｎｍ厚のＩＴＯ層をスパッタリングにより堆積させ、ＰＥＰによりＩＴＯ表示電極９、及びソース配線１５を形成する。図１２は、このように形成された本発明の薄膜トランジスタの断面図を示す。
本発明は、以下のような他の態様も可能である。図１３Aは、本態様の薄膜トランジスタの構成を示す上面図であるが、透明有機樹脂膜は使われない。図１３Bは、図１３AのB-B’線に沿って切断された断面図である。
本態様においては、同心円状に形成された電極のうち、中央のソース電極と、ソース電極の周囲に同心円状に形成されたドレイン電極と、これら電極から分離して信号配線１６を配置し、信号配線１６をソース電極に接続し、ＩＴＯ表示電極をドレイン電極に接続する構成を有する点を除いて、実施例１と同様の方法により作製される。
本実施例の薄膜トランジスタは、チャネル長Ｌが５μｍ、チャネル幅Ｗが４７μｍ、Ｗ/Ｌが９．４、及び実効Cgs面積Sが３８０μｍ２として作製される。
［参考例］
尚、本願発明においては、図１４Ａ及び１４Ｂに示されるように、各電極を矩形状に作製する点を除き、実施例１と同様の方法により作製される態様も可能である。この場合の薄膜トランジスタにおけるチャネル長Ｌは５μｍ、チャネル幅Ｗは６０μｍ、Ｗ/Ｌは１２、総ＴＦＴ面積は６００μｍ２、及び実効Cgs面積Sは２２５μｍ２である。
尚、上記各実施例及び参考例においては、ゲート電極として、図５に示されるようなゲートラインとゲート電極が同一の層に形成される構成を採用したが、画面サイズや画素数を勘案した上でゲート配線抵抗が同等なら、同じ幅の直線形状に限らず、幅に大小を持たせることも可能である。
１Ａは液晶表示装置に用いられる従来の薄膜トランジスタの構成図であり、１Ｂは１ＡのB-B’線に沿って切断された断面図である。 従来技術おける薄膜トランジスタの構成図である。 従来技術おける薄膜トランジスタの構成図である。 表示パネル内に配置された従来の薄膜トランジスタの構成図である。 図３Aのb-b’線に沿って切断された断面図である。 ４Ａは本発明の薄膜トランジスタの構成を示す上面図であり、４Ｂは４ＡのB-B’線に沿って切断された断面図である。 ゲート電極・配線層２の配置を示す概略上面図である。 図５のa-a’線に沿って切断した場合のゲート電極上に形成された各層の構成を示す断面図である。 シリコンアイランドの断面図である。 コンタクトホール１１の配置を示す概略上面図である。 ゲート電極上に作製されたソース、ドレイン電極及び信号配線の配置を示す概略上面図である。 図９のa-a’線に沿って切断した断面図である。 ドライエッチング後の構造を示す断面図である。 完成した本発明の薄膜トランジスタの断面図を示す。 １３Ａは本発明の他の態様の薄膜トランジスタの構成を示す上面図であり、１３Ｂは１３ＡのB-B’線に沿って切断された断面図である。 １４Ａは参考例としての薄膜トランジスタの構成を示す上面図であり、１４Ｂは１４ＡのB-B’線に沿って切断された断面図である。
符号の説明
１ 基板
２ ゲート電極・配線
３ ゲート絶縁層
４ I・a-Si:H層
５ n+・a-Si:H層
６ ソース電極
７ ドレイン電極
８ 層間絶縁層
９ ITO電極
１０ チャネル領域
１１ コンタクトホール（ゲート配線）
１２ 層間絶縁膜
１３ コンタクトホール（ソース電極）
１４ 透明有機樹脂層
１５ ＩＴＯ表示電極
２１ ゲート配線接続端子

Claims (1)

  1. 基板上に配置されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性アモルファスシリコン（Ｉ・ａ−Ｓｉ：Ｈ）層と、前記真性アモルファスシリコン層上にｎ＋アモルファスシリコン（ｎ＋・ａ−Ｓｉ：Ｈ）層を介して配置されたソース及びドレイン電極を備え、
    前記ソース電極は円形状を有し、
    前記ソース電極が中央に配置され、前記ドレイン電極がそれを囲むように同心円状に配置され、
    配置された前記ソース及びドレイン電極間にチャネル領域を有する薄膜トランジスタの設計方法であって、
    前記ソース電極の直径をｄ、チャネル幅をＷ、チャネル長をＬとし、
    前記実効Ｃｇｓ面積Ｓを、π×（（ｄ＋Ｌ）／２）×（（ｄ＋Ｌ）／２）なる式により算出し、
    前記チャネル幅Ｗ対チャネル長Ｌ比（Ｗ／Ｌ）を、π×（ｄ／Ｌ＋１）なる式により算出し、
    前記実効Ｃｇｓへの充電能力指標Ｆを、Ｓ÷（Ｗ／Ｌ）なる式により定義した時に、
    実効Ｃｇｓ面積Ｓが、１５０πμｍ２以下であり、
    チャネル幅Ｗ対チャネル長Ｌ比（Ｗ／Ｌ）が、４．５以上であり、
    実効Ｃｇｓ面積Ｓへの充電能力指標Ｆが、５０以下となるように、前記ソース電極の直径ｄと、前記チャネル長Ｌを選択することを特徴とする薄膜トランジスタの設計方法。
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