TWI476861B - 多重深度淺渠槽隔離製程 - Google Patents

多重深度淺渠槽隔離製程 Download PDF

Info

Publication number
TWI476861B
TWI476861B TW099101133A TW99101133A TWI476861B TW I476861 B TWI476861 B TW I476861B TW 099101133 A TW099101133 A TW 099101133A TW 99101133 A TW99101133 A TW 99101133A TW I476861 B TWI476861 B TW I476861B
Authority
TW
Taiwan
Prior art keywords
thickness
mask layer
etching
single mask
trenches
Prior art date
Application number
TW099101133A
Other languages
English (en)
Other versions
TW201036107A (en
Inventor
Justin H Sato
Brian Hennes
Greg Stom
Robert P Ma
Walter E Lundy
Original Assignee
Microchip Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Tech Inc filed Critical Microchip Tech Inc
Publication of TW201036107A publication Critical patent/TW201036107A/zh
Application granted granted Critical
Publication of TWI476861B publication Critical patent/TWI476861B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Description

多重深度淺渠槽隔離製程
本發明係關於一獨特的製程,其在一晶粒中產生多重深度淺渠槽用於裝置隔離。
本申請案主張2009年1月16日申請之名為「具有一單一臨界遮罩及蝕刻步驟之多重深度淺渠槽隔離(MULTIPLE DEPTH SHALLOW TRENCH ISOLATION WITH A SINGLE CRITICAL MASK AND ETCH STEP)」之美國臨時專利申請案第61/145,354號之權利,該案之全文以引用的方式併入本文中。
一半導體晶片上不同區段包括具有複數個結構之電子電路,該等電子電路需要與半導體晶粒之其他部分電絕緣。為此,在各自結構之周圍產生槽。然而,一些結構要求槽更深地到達基板中以根據各自的規格完全提供絕緣。存在在一半導體裝置中產生此等隔離槽之各種方法。然而,若在相同晶粒上具有不同深度之槽係必須的,則此等習知的方法要求進一步精細的發展。
因此,存在對於一改良方法之需要,該方法橫跨一半導體晶粒提供多重深度淺渠槽隔離槽之形成。
根據一實施例,一種用於製造一半導體晶粒之方法可包括以下步驟:提供一半導體基板;處理該基板至可形成淺渠槽隔離(STI)之一點;沈積具有一預定義厚度之至少一底層於基板上;沈積一遮罩層於該底層之頂部;塑形該遮罩層以具有預定義深度之區域;應用一光微影成像製程以曝照待形成該等槽之所有區域;及蝕刻該基板以形成矽槽,其中一槽之深度取決於相對於該遮罩層區域之位置。
根據一進一步實施例,塑形該遮罩層之步驟可包括以下步驟:應用一第一微影成像製程以定義待形成最深槽之區域;執行一蝕刻以移除該遮罩層至一預定義厚度。根據一進一步實施例,該方法可進一步包括針對用於按產品要求具有一不同槽深度之槽的至少另一區域重複微影成像及蝕刻製程之步驟以塑形該遮罩層,同時用於最淺渠槽之區域係最後一個待定義之區域。根據一進一步實施例,可在待形成最深槽之區域中完全移除遮罩層。根據一進一步實施例,蝕刻基板以形成矽槽之步驟可係由多個步驟組成之一乾式蝕刻製程,同時各蝕刻步驟具有其自己的蝕刻特性。根據一進一步實施例,一第一蝕刻步驟可沒有選擇性蝕刻沈積在基板上之所有膜及基板。根據一進一步實施例,開放區域中之剩餘遮罩層之不同量可導致用於矽槽蝕刻之不同的開始時間。根據一進一步實施例,在完全移除最淺渠槽區域上之至少一底層之後,可使用一第二步驟以蝕刻所有槽至其等之最終深度。根據一進一步實施例,一遮罩膜可具有不同於一底層氮化物層的一組合物。根據一進一步實施例,可選擇一遮罩膜之厚度與屬性以提供產生具有不同深度之隔離槽之控制。根據一進一步實施例,取決於相對於待使用在相同晶粒中之其他槽深度之該槽深度,可在 自遮罩層中至氮化物層中之任何地方停止蝕刻。
根據另一實施例,一種用於製造一半導體晶粒之方法可包括以下步驟:提供一半導體基板;處理該基板至可形成淺渠槽隔離(STI)之一點;沈積具有一預定義厚度之底層於基板上;沈積一遮罩層於該等底層之頂部;藉由以下步驟塑形該遮罩層以具有預定義深度之區域:應用一第一微影成像製程以定義待形成最深槽之區域;執行一蝕刻以移除該遮罩層至一預定義厚度;及針對用於按產品要求具有一不同槽深度之槽的至少另一區域重複微影成像及蝕刻製程以塑形該遮罩層,同時用於最淺渠槽之區域係最後一個待定義之區域;應用一進一步光微影成像製程以曝照待形成該等槽之所有區域;及蝕刻該基板以形成矽槽,其中一槽之深度取決於相對於該遮罩層區域之位置。
根據一進一步實施例,可在待形成最深槽之區域中完全移除遮罩層。根據一進一步實施例,蝕刻基板以形成矽槽之步驟可係由多個步驟組成之一乾式蝕刻製程,同時各蝕刻步驟具有其自己的蝕刻特性。根據一進一步實施例,一第一蝕刻步驟可沒有選擇性蝕刻沈積在基板上之所有膜及基板。根據一進一步實施例,開放區域中之剩餘遮罩層之不同量可導致用於矽槽蝕刻之不同的開始時間。根據一進一步實施例,在完全移除最淺渠槽區域上之該等底層之後,可使用一第二步驟以蝕刻所有槽至其等之最終深度。根據一進一步實施例,一遮罩膜可具有不同於一底層氮化物層的一組合物。根據一進一步實施例,可選擇一遮罩膜之厚度與屬性以提供產生具有不同深度之隔離槽之控制。根據一進一步實施例,取決於相對於待使用在相同晶粒中之其他槽深度之該槽深度,可在自遮罩層中至氮化物層中之任何地方停止蝕刻。
自以下,特定而言,如附圖所繪示之本發明之較佳實施例之描述將明白本發明之上述及其他目的、特徵與優點。
如上所述,淺渠槽隔離(STI)對於不同裝置在不同槽深度上提供最佳隔離。一種「一大小適合所有」方法將損及隔離性能。例如,藉由在一晶粒上與其他裝置相對的記憶體陣列中使用一不同深度槽隔離,可改良儲存單元耐久性同時可保持總漏電流低下。亦可在輻射耐受或輻射硬化裝置中使用多重深度隔離。
根據各種實施例,提議具有多重深度槽隔離之一半導體製程,使用該製程各槽深度可針對若干裝置之最佳電隔離調適。各額外槽深度係藉由添加定義具有不同深度之遮罩氧化物之區域的一光微影成像及一蝕刻步驟而實現。因而,此等遮罩氧化物在各自遮罩氧化物區域中控制一槽之最終深度:
添加1步驟:2深度
添加2步驟:3深度
添加3步驟:4深度
諸如此類。
根據各種實施例,可形成具有與所要求之不同深度一樣多之隔離槽,同時各額外的深度要求一光微影成像步驟與一蝕刻步驟。此外,根據其他態樣,可在橫跨晶粒之不同位置之間產生一可調整槽輪廓。使用各種實施例,可產生各種深度與輪廓之隔離槽,藉此減少漏電流及改良一半導體晶粒中之儲存單元耐久性。根據各種實施例產生具有多重深度及側壁輪廓之淺隔離槽以隔離一晶粒中之裝置的一被提議製程可改良晶片可靠性,該晶片具有低漏電流及極好的儲存單元耐久性。
根據一實施例,一半導體級矽晶圓(基板)被處理至可形成淺渠槽隔離(STI)之點。圖1至圖4a展示製備一矽晶圓之不同步驟。圖1展示基板100。一作用層係在此基板100上形成。例如,在一第一步驟中可沈積作為墊氧化物110(諸如氧化矽)之一薄層,如圖2所示。具有一不同厚度之氮化矽120之一第二層可被沈積在第一層110之頂部上,如圖3所示。接著,一遮罩層130被沈積在作用堆疊110、120之頂部上。遮罩膜130可具有不同於底層110、120之一組合物。
遮罩層在多重深度淺矽槽之形成中起關鍵性作用。謹慎選擇遮罩層膜之厚度與屬性以提供產生具有不同深度之隔離槽之最佳控制,如圖4b至圖4d所示。例如,若要求具有三個不同深度之槽,則如圖4b所示在一第一微影成像/蝕刻步驟中圖案化遮罩氧化物130,以定義稍後待包括最深槽之一區域A。接著,在一額外微影成像步驟中定義待包括如圖4B所示之「中間深度」槽的另一區域B。在蝕刻之後,具有不同深度A、B、C之遮罩氧化物之三個區域被定義,如圖4d所示。蝕刻之順序可係不同的。例如,區域A與B可首先被蝕刻至區域B之最終位階,接著區域B與C可被遮罩,且區域A可被蝕刻以移除遮罩氧化物,其將導致與圖4c所示之結構相同之結構。
取決於晶粒上之位置,該等區域可具有任何形式。該等區域沒有必須係連續的,如實例中所示。同時,區域之數目不受限並取決於具有不同深度之槽之數目。區域A展示沒有遮罩氧化物。然而,在其他實施例中,稍後待含有最深槽之此區域亦可具有一薄遮罩氧化物層。
遮罩氧化物之蝕刻係藉由一非臨界微影成像製程執行以覆蓋待形成較淺渠槽之區域,如圖4d所示。接著,一底部抗反射塗膜(BARC)層135被沈積在遮罩層130之頂部,如圖5所示。接著是不同大小之槽之實際形成。
首先,一光阻劑層140被沈積並被圖案化,如圖6所示。接著,執行一蝕刻以移除經曝照的堆疊材料之部分,如圖7a與圖7b所示。圖7a展示蝕刻進度。取決於相對於待在相同晶粒中形成之其他槽深度之該槽深度,可在自遮罩層中至氮化物層中之任何地方停止蝕刻,如圖7b所示。在製程之最終(臨界)步驟期間,將完成具有三個不同深度之槽。然而,若要求多重深度,則可多次重複對遮罩氧化物之非臨界蝕刻。
因此,在遮罩氧化物已由上述步驟在待形成槽之所有區域中已被部分或全部移除之後,如圖7a與圖7b中所展示之臨界光微影成像製程被用於曝照待形成槽之所有區域。因此,臨界光微影成像步驟已控制臨界尺寸,換言之,臨界光微影成像步驟到達一確定範圍中之預定義深度,而初始微影成像步驟不需要做這些,因此沒有準確地控制尺寸。臨界蝕刻步驟可係乾式蝕刻以形成具有不同深度與側壁輪廓之矽槽,如圖7a與圖7b所示。乾式蝕刻製程可由多個步驟組成,同時各蝕刻步驟具有其自己的蝕刻特性。第一蝕刻步驟沒有選擇性蝕刻沈積在晶圓上之所有膜(底部抗反射塗膜(BARC)、遮罩層、氮化矽、氧化矽)及基板。開放區域中之剩餘堆疊材料之不同量導致用於矽槽蝕刻之不同的開始時間,如圖7a與圖7b所示。在完全移除最淺渠槽區域上之堆疊材料之後,可使用一第二步驟以蝕刻所有槽至其等之最終深度,如圖7b所示。圖8展示移除光阻劑及BARC層。圖9a展示移除剩餘層之後的理論結果。
然而,如此項技術所常見,槽將被填充一絕緣材料且晶圓將在化學機械拋光(CMP)下拋光。因此,在圖8所示之步驟之後將沈積絕緣材料。接著,晶圓經由CMP處理,其移除所有龐大的氧化物130並停在氮化物層120處。接著,該結構被移除,留下類似於圖9b具有絕緣材料150之一結構。
圖10與圖11展示根據該實施例處理之一晶圓之透射式電子顯微鏡(TEM)截面影像。
概括來說,根據各種實施例,一種用於製造一半導體晶粒之方法可包括以下步驟:提供一半導體基板;處理該基板至可形成淺渠槽隔離(STI)之一點;沈積具有典型厚度之至少一底層於晶圓上;沈積一遮罩層於該等底層之頂部;在該遮罩層上應用一非臨界微影成像製程以定義待形成不同大小之槽之區域;執行該遮罩層之一蝕刻以形成該等不同的區域;選用之,對於按產品要求具有較淺深度之額外槽,重複微影成像與蝕刻製程,同時最淺的槽係最後一個被定義之槽。
在已部分及/或全部移除待形成槽之所有區域中之該或該等底層之後,應用一臨界光微影成像製程以曝照待形成槽之所有區域;及乾式蝕刻晶圓以形成具有不同深度與側壁輪廓之矽槽。
因此,本發明經恰當調適以執行該等目的並獲得所提及之目標與優點,以及本文之其他本質。雖然本發明已被描繪、描述且參考本發明之特定較佳實施例被定義,此等參考不暗示限制本發明,且將不推斷此限制。本發明對於在有關技術中之一般技術者可在形式與功能上具有相當大的修改、變更及等效。本發明所描繪與描述的較佳實施例僅為例示,且不詳盡本發明之範圍。因此,本發明意欲僅受隨附申請專利範圍之精神與範圍所限制,在各方面對於等效物給予完整認知。
100...基板
110...墊氧化物
120...氮化矽
130...遮罩膜
135...底部抗反射塗膜(BARC)層
140...光阻劑層
150...絕緣材料
圖1至圖9展示在一半導體晶粒中產生多重深度淺隔離槽之不同步驟。
圖10與圖11展示經根據一實施例處理之一晶圓之透射式電子顯微鏡(TEM)截面影像。
100...基板
150...絕緣材料

Claims (18)

  1. 一種製造一半導體晶粒之方法,其包括以下步驟:提供一半導體基板;處理該基板至可形成淺渠槽隔離(STI)之一點;沈積具有一預定義厚度之底層於該基板上;沈積具有一第一厚度之一單一遮罩層於該等底層之頂部,其中該單一遮罩層係為不同於一底層氮化物層的組合物;蝕刻該單一遮罩層以具有至少一區域,其具有一第二厚度,該第二厚度大於零且小於該第一厚度;應用一光微影成像製程以在待形成該等淺渠槽隔離之一頂部光阻劑層中產生開口,其中至少一開口係位於具有該第一厚度之一區域內且至少一第二開口係位於具有該第二厚度之至少一該區域內;及蝕刻該基板以形成多個矽槽,其中該等矽槽之深度取決於在個別該開口之位置處之該單一遮罩層之厚度。
  2. 如請求項1之方法,其中蝕刻該單一遮罩層之步驟包括以下步驟:應用一第一微影成像製程以定義待形成最深槽之該單一遮罩層內之區域;執行一蝕刻製程以減少該單一遮罩層之該厚度至該第二厚度。
  3. 如請求項2之方法,其包括以下步驟:針對用於按產品要求具有一不同槽深度之槽的至少另一區域重複該第一 微影成像製程及該蝕刻製程以蝕刻該單一遮罩層,同時用於最淺渠槽之區域係最後一個待定義之區域。
  4. 如請求項3之方法,其中在待形成該等最深槽之區域中完全移除該單一遮罩層。
  5. 如請求項1之方法,其中蝕刻該基板以形成多個矽槽之該步驟係由多個步驟組成之一乾式蝕刻製程,同時各蝕刻步驟具有其自己的蝕刻特性。
  6. 如請求項5之方法,其中一第一蝕刻步驟沒有選擇性蝕刻沈積在該基板上之所有膜。
  7. 如請求項6之方法,其中在完全移除該等最淺渠槽區域上之該等底層之後,使用一第二步驟以蝕刻所有槽至其等之最終深度。
  8. 如請求項1之方法,其中開放區域中之剩餘遮罩層之不同量導致用於矽槽蝕刻之不同的開始時間。
  9. 如請求項1之方法,其中該單一遮罩層之厚度與屬性經選擇以提供產生具有不同深度之隔離槽之控制。
  10. 如請求項1之方法,其中取決於相對於待使用在相同晶粒中之其他槽深度之該槽深度,可在自該單一遮罩層中至該等底層中之任何地方停止該蝕刻。
  11. 一種製造一半導體晶粒之方法,其包括以下步驟:提供一半導體基板;處理該基板至可形成淺渠槽隔離(STI)之一點;沈積具有一預定義厚度之底層於該基板上;沈積具有一第一厚度之一單一遮罩層於該等底層之頂 部,其中該單一遮罩層具有不同於一底層氮化物層的組合物;藉由以下步驟塑形該單一遮罩層以具有至少一區域,該區域具有一第二厚度,該第二厚度大於零且小於該第一厚度:應用一第一微影成像製程以定義待形成最深槽之該單一遮罩層內之區域;執行一蝕刻製程以減少該單一遮罩層之厚度至該第二厚度;及針對用於按產品要求具有一不同槽深度之槽的至少另一區域,重複該第一微影成像製程及該蝕刻製程以塑形該單一遮罩層,同時用於最淺渠槽之區域係最後一個待定義之區域;應用一進一步光微影成像製程以在待形成該等淺渠槽隔離之一頂部光阻劑層中產生開口,其中至少一開口係位於具有該第一厚度之一區域內且至少一第二開口係位於具有該第二厚度之至少一該區域內;及蝕刻該基板以形成多個矽槽,其中該等矽槽之深度取決於在個別該開口之位置處之該單一遮罩層之厚度。
  12. 如請求項11之方法,其中在待形成該等最深槽之區域中完全移除該單一遮罩層。
  13. 如請求項11之方法,其中蝕刻該基板以形成多個矽槽之該步驟係由多個步驟組成之一乾式蝕刻製程,同時各蝕刻步驟具有其自己的蝕刻特性。
  14. 如請求項13之方法,其中一第一蝕刻步驟沒有選擇性蝕刻沈積在該基板上之所有膜。
  15. 如請求項14之方法,其中在完全移除該等最淺渠槽區域上之該等底層之後,使用一第二步驟以蝕刻所有槽至其等之最終深度。
  16. 如請求項11之方法,其中開放區域中之剩餘遮罩層之不同量導致用於矽槽蝕刻之不同的開始時間。
  17. 如請求項11之方法,其中該單一遮罩膜之厚度與屬性經選擇以提供產生具有不同深度之隔離槽之控制。
  18. 如請求項11之方法,其中取決於相對於待使用在相同晶粒中之其他槽深度之該槽深度,可在自該單一遮罩層中至該等底層中之任何地方停止該蝕刻。
TW099101133A 2009-01-16 2010-01-15 多重深度淺渠槽隔離製程 TWI476861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14535409P 2009-01-16 2009-01-16
US12/685,998 US8853091B2 (en) 2009-01-16 2010-01-12 Method for manufacturing a semiconductor die with multiple depth shallow trench isolation

Publications (2)

Publication Number Publication Date
TW201036107A TW201036107A (en) 2010-10-01
TWI476861B true TWI476861B (zh) 2015-03-11

Family

ID=42337311

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099101133A TWI476861B (zh) 2009-01-16 2010-01-15 多重深度淺渠槽隔離製程

Country Status (7)

Country Link
US (1) US8853091B2 (zh)
EP (1) EP2387797B1 (zh)
KR (1) KR101662218B1 (zh)
CN (1) CN102282666B (zh)
IL (1) IL211840A0 (zh)
TW (1) TWI476861B (zh)
WO (1) WO2010083184A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093296B2 (en) * 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
US8575035B2 (en) * 2012-02-22 2013-11-05 Omnivision Technologies, Inc. Methods of forming varying depth trenches in semiconductor devices
US8633099B1 (en) * 2012-07-19 2014-01-21 Macronix International Co., Ltd. Method for forming interlayer connectors in a three-dimensional stacked IC device
US8703577B1 (en) * 2012-12-17 2014-04-22 United Microelectronics Corp. Method for fabrication deep trench isolation structure
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US20140327084A1 (en) 2013-05-01 2014-11-06 International Business Machines Corporation Dual shallow trench isolation (sti) field effect transistor (fet) and methods of forming
US9324603B2 (en) * 2013-08-15 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures with shallow trench isolations
CN103558903A (zh) * 2013-11-12 2014-02-05 上海航天测控通信研究所 一种具有抗辐性能的PowerPC计算机模块
US9318368B2 (en) * 2013-11-14 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for forming dual STI structure by using the same
US9761486B2 (en) * 2014-03-31 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of chip packaging
KR20160029900A (ko) * 2014-09-05 2016-03-16 삼성전자주식회사 반도체 소자의 제조 방법
KR102398862B1 (ko) 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105161450B (zh) * 2015-07-30 2018-08-28 上海华力微电子有限公司 一种双浅沟槽隔离形成方法
US9799605B2 (en) 2015-11-25 2017-10-24 International Business Machines Corporation Advanced copper interconnects with hybrid microstructure
US9680010B1 (en) 2016-02-04 2017-06-13 United Microelectronics Corp. High voltage device and method of fabricating the same
US20170287834A1 (en) * 2016-03-29 2017-10-05 Microchip Technology Incorporated Contact Expose Etch Stop
US10304721B1 (en) * 2017-12-30 2019-05-28 Texas Instruments Incorporated Formation of isolation layers using a dry-wet-dry oxidation technique
CN110364525B (zh) * 2018-04-10 2021-10-08 世界先进积体电路股份有限公司 半导体结构及其制造方法
US10796969B2 (en) * 2018-09-07 2020-10-06 Kla-Tencor Corporation System and method for fabricating semiconductor wafer features having controlled dimensions
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
CN111627809B (zh) * 2019-02-28 2024-03-22 东京毅力科创株式会社 基片处理方法和基片处理装置
FR3102296A1 (fr) * 2019-10-16 2021-04-23 Stmicroelectronics (Rousset) Sas Procédé de fabrication de circuit intégré comprenant une phase de formation de tranchées dans un substrat et circuit intégré correspondant.
CN114724944A (zh) * 2022-05-19 2022-07-08 晶芯成(北京)科技有限公司 一种半导体结构的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705321A (en) * 1993-09-30 1998-01-06 The University Of New Mexico Method for manufacture of quantum sized periodic structures in Si materials
US20040092115A1 (en) * 2002-11-07 2004-05-13 Winbond Electronics Corp. Memory device having isolation trenches with different depths and the method for making the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100290852B1 (ko) * 1999-04-29 2001-05-15 구자홍 에칭 방법
US6277752B1 (en) 1999-06-28 2001-08-21 Taiwan Semiconductor Manufacturing Company Multiple etch method for forming residue free patterned hard mask layer
KR100374552B1 (ko) 2000-08-16 2003-03-04 주식회사 하이닉스반도체 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법
DE10219398B4 (de) * 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
US6864152B1 (en) 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
KR100649315B1 (ko) * 2005-09-20 2006-11-24 동부일렉트로닉스 주식회사 플래시 메모리의 소자분리막 제조 방법
US7750429B2 (en) 2007-05-15 2010-07-06 International Business Machines Corporation Self-aligned and extended inter-well isolation structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705321A (en) * 1993-09-30 1998-01-06 The University Of New Mexico Method for manufacture of quantum sized periodic structures in Si materials
US20040092115A1 (en) * 2002-11-07 2004-05-13 Winbond Electronics Corp. Memory device having isolation trenches with different depths and the method for making the same

Also Published As

Publication number Publication date
KR101662218B1 (ko) 2016-10-04
US8853091B2 (en) 2014-10-07
WO2010083184A1 (en) 2010-07-22
CN102282666A (zh) 2011-12-14
EP2387797B1 (en) 2019-03-06
CN102282666B (zh) 2014-12-17
KR20110102872A (ko) 2011-09-19
IL211840A0 (en) 2011-06-30
US20100184295A1 (en) 2010-07-22
EP2387797A1 (en) 2011-11-23
TW201036107A (en) 2010-10-01

Similar Documents

Publication Publication Date Title
TWI476861B (zh) 多重深度淺渠槽隔離製程
US7427552B2 (en) Method for fabricating isolation structures for flash memory semiconductor devices
US7141456B2 (en) Methods of fabricating Fin-field effect transistors (Fin-FETs) having protection layers
US8389400B2 (en) Method of manufacturing fine patterns of semiconductor device
CN104658892B (zh) 用于集成电路图案化的方法
US9754785B2 (en) Methods of manufacturing semiconductor devices
US20140295650A1 (en) Method for fabricating patterned structure of semiconductor device
KR100741876B1 (ko) 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
KR100739656B1 (ko) 반도체 장치의 제조 방법
US20140363963A1 (en) Method of manufacturing semiconductor device
US7977191B2 (en) Method for fabricating flash memory device
US20090127722A1 (en) Method for Processing a Spacer Structure, Method of Manufacturing an Integrated Circuit, Semiconductor Device and Intermediate Structure with at Least One Spacer Structure
KR102327667B1 (ko) 반도체 소자의 제조 방법
US10522619B2 (en) Three-dimensional transistor
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
CN110896047A (zh) 浅沟槽隔离结构和半导体器件的制备方法
JP2009094379A (ja) 半導体装置の製造方法
US11335560B2 (en) Semiconductor devices and fabrication methods thereof
CN111435658B (zh) 形成存储器堆叠结构的方法
US8361849B2 (en) Method of fabricating semiconductor device
US20080160744A1 (en) Method for fabricating semiconductor device and improving thin film uniformity
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
CN115881619A (zh) 浅沟槽隔离结构的制备方法及半导体结构的制备方法
CN115132648A (zh) 半导体结构的制作方法以及半导体结构
TW201608703A (zh) 半導體裝置以及製造其之伴隨著減小的表面起伏與減少的字元線縱梁殘餘材料的方法