CN115132648A - 半导体结构的制作方法以及半导体结构 - Google Patents

半导体结构的制作方法以及半导体结构 Download PDF

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CN115132648A CN202211068662.3A CN202211068662A CN115132648A CN 115132648 A CN115132648 A CN 115132648A CN 202211068662 A CN202211068662 A CN 202211068662A CN 115132648 A CN115132648 A CN 115132648A
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吴启明
陈扬
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Abstract

本申请提供了一种半导体结构的制作方法以及半导体结构。该方法包括：提供基底，基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，沟槽贯穿介质结构层至衬底中，沟槽按照排列方向分为第一沟槽和第二沟槽；在第一沟槽中以及第一沟槽两侧的介质结构层的裸露表面上形成第一掩膜层；去除部分第一掩膜层，使得第一沟槽两侧的介质结构层裸露；去除部分衬底，使得第二沟槽的深度增加。该方法通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。

Description

半导体结构的制作方法以及半导体结构
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
半导体存储器制造领域中，存储器电路一般包括逻辑电路区以及存储单元阵列区。存储单元阵列区内各单元之间通过浅沟槽隔离（STI，Shallow Trench Isolation）结构相隔离，而逻辑电路区中，各半导体器件之间也需要通过STI绝缘隔离，防止漏电流的产生。由于使用环境的不同，且存储单元阵列区的线宽尺寸较***的逻辑电路区更小，器件密集度更高，因此存储单元阵列区上的浅沟槽隔离的尺寸也较逻辑电路区上的小，深度更浅。
在存储器电路的不同区域刻蚀不同深度的浅沟槽一般先形成相同深度的浅沟槽，再将其中一个浅沟槽进行二次刻蚀，加深沟槽深度，二次刻蚀时会造成氮化硅表面形成阶梯状，后续研磨工艺上会造成表面无法平整，从而导致氮化硅有残留，影响器件性能。
因此，亟需一种解决形成不同深度的沟槽时造成的氮化硅残留的方法。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中形成不同深度的沟槽时造成的介质结构层残留的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，所述沟槽贯穿所述介质结构层至所述衬底中，所述沟槽按照排列方向分为第一沟槽和第二沟槽，所述第一沟槽至少有一个，所述第二沟槽至少有一个；在所述第一沟槽中以及所述第一沟槽两侧的所述介质结构层的裸露表面上形成第一掩膜层；去除部分所述第一掩膜层，使得所述第一沟槽两侧的所述介质结构层裸露，以及使得所述第一沟槽中所述第一掩膜层的裸露表面与所述第一沟槽两侧的所述介质结构层的裸露表面平齐；去除部分所述衬底，使得所述第二沟槽的深度增加。
进一步地，在所述第一沟槽中以及所述第一沟槽两侧的所述介质结构层的裸露表面上形成第一掩膜层，包括：在所述基底的裸露表面上形成所述第一掩膜层；去除部分所述第一掩膜层，使得所述第二沟槽的内壁以及所述第二沟槽两侧的所述介质结构层的表面裸露。
进一步地，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上形成所述介质结构层；去除部分所述介质结构层以及所述衬底，形成间隔设置的多个所述沟槽。
进一步地，去除部分所述介质结构层以及所述衬底，形成间隔设置的多个所述沟槽，包括：在所述介质结构层的裸露表面上形成第二掩膜层；图形化所述第二掩膜层；以图形化的所述第二掩膜层为掩膜，向下刻蚀所述介质结构层以及所述衬底，形成多个所述沟槽。
进一步地，在所述介质结构层的裸露表面上形成第二掩膜层，包括：在所述介质结构层的裸露表面上形成碳层；在所述碳层的裸露表面上形成氮氧化硅层，所述碳层以及所述氮氧化硅层形成所述第二掩膜层。
进一步地，在所述衬底的裸露表面上形成所述介质结构层，包括：在所述衬底的裸露表面上形成介质层；在所述介质层的裸露表面上形成刻蚀阻挡层，所述介质层和所述刻蚀阻挡层形成所述介质结构层。
进一步地，所述介质层的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。
进一步地，所述刻蚀阻挡层的材料包括氮氧化硅。
进一步地，所述第一掩膜层的材料包括光刻胶。
根据本申请的另一方面，提供了一种采用任一种上述的方法制作的半导体结构，包括衬底、介质结构层和多个沟槽，其中，所述介质结构层位于所述衬底的表面上，多个所述沟槽间隔设置，所述沟槽贯穿所述介质结构层至所述衬底中，所述沟槽按照排列方向分为第一沟槽和第二沟槽，所述第一沟槽至少有一个，所述第二沟槽至少有一个，所述第二沟槽的深度大于所述第一沟槽的深度。
应用本申请的技术方案，所述半导体结构的制作方法中，首先，提供基底，所述基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，所述沟槽贯穿所述介质结构层至所述衬底中，所述沟槽按照排列方向分为第一沟槽和第二沟槽，所述第一沟槽至少有一个，所述第二沟槽至少有一个；之后，在所述第一沟槽中以及所述第一沟槽两侧的所述介质结构层的裸露表面上形成第一掩膜层；之后，去除部分所述第一掩膜层，使得所述第一沟槽两侧的所述介质结构层裸露，以及使得所述第一沟槽中所述第一掩膜层的裸露表面与所述第一沟槽两侧的所述介质结构层的裸露表面平齐；最后，去除部分所述衬底，使得所述第二沟槽的深度增加。该方法在形成相同深度的沟槽后，对其中一个沟槽进行二次刻蚀形成不同深度的沟槽，通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，只保留第二区域中的第一沟槽中的掩膜层，从而使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，不会出现阶梯状的表面，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请实施例的半导体结构的制作方法的流程图；
图2示出了根据本申请的一种实施例的形成介质结构层后的半导体结构的示意图；
图3示出了根据本申请的另一种实施例的形成介质结构层后的半导体结构的示意图；
图4示出了根据本申请的一种实施例的形成第二掩膜层后的半导体结构的示意图；
图5示出了根据本申请的另一种实施例的形成第二掩膜层后的半导体结构的示意图；
图6示出了根据本申请的一种实施例的形成图形化的第二掩膜层后的半导体结构的示意图；
图7示出了根据本申请的一种实施例的基底的示意图；
图8示出了根据本申请的一种实施例的形成第一掩膜层后的半导体结构的示意图；
图9示出了根据本申请的一种实施例的去除部分第一掩膜层后的半导体结构的示意图；
图10示出了根据本申请的一种实施例的去除介质结构层表面的第一掩膜层后的半导体结构的示意图；
图11示出了根据本申请的一种实施例的使得所述第二沟槽的深度增加后的半导体结构的示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、介质结构层；30、沟槽；40、第一掩膜层；50、第二掩膜层；201、介质层；202、刻蚀阻挡层；301、第一沟槽；302、第二沟槽；501、开口；502、碳层；503、氮氧化硅层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中形成不同深度的沟槽时造成的介质结构层残留，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。
根据本申请的实施例，提供了一种半导体结构的制作方法。
图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，提供基底，如图7所示，上述基底包括依次层叠的衬底10、介质结构层20以及间隔设置的多个沟槽30，上述沟槽30贯穿上述介质结构层20至上述衬底10中，上述沟槽30按照排列方向分为第一沟槽301和第二沟槽302，上述第一沟槽301至少有一个，上述第二沟槽302至少有一个；
步骤S102，如图9所示，在上述第一沟槽301中以及上述第一沟槽301两侧的上述介质结构层20的裸露表面上形成第一掩膜层40；
步骤S103，如图10所示，去除部分上述第一掩膜层40，使得上述第一沟槽301两侧的上述介质结构层20裸露，以及使得上述第一沟槽301中上述第一掩膜层40的裸露表面与上述第一沟槽301两侧的上述介质结构层20的裸露表面平齐；
步骤S104，如图11所示，去除部分上述衬底10，使得上述第二沟槽302的深度增加。
上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，上述沟槽贯穿上述介质结构层至上述衬底中，上述沟槽按照排列方向分为第一沟槽和第二沟槽，上述第一沟槽至少有一个，上述第二沟槽至少有一个；之后，在上述第一沟槽中以及上述第一沟槽两侧的上述介质结构层的裸露表面上形成第一掩膜层；之后，去除部分上述第一掩膜层，使得上述第一沟槽两侧的上述介质结构层裸露，以及使得上述第一沟槽中上述第一掩膜层的裸露表面与上述第一沟槽两侧的上述介质结构层的裸露表面平齐；最后，去除部分上述衬底，使得上述第二沟槽的深度增加。该方法在形成相同深度的沟槽后，对其中一个沟槽进行二次刻蚀形成不同深度的沟槽，通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，只保留第二区域中的第一沟槽中的掩膜层，从而使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，不会出现阶梯状的表面，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。
实际应用中，去除部分上述衬底，使得上述第二沟槽的深度增加，也可以去除部分上述衬底以及部分上述介质结构层使得上述第二沟槽的深度增加。
本申请的一种实施例中，在上述第一沟槽中以及上述第一沟槽两侧的上述介质结构层的裸露表面上形成第一掩膜层，包括：如图8所示，在上述基底的裸露表面上形成上述第一掩膜层40；如图9所示，去除部分上述第一掩膜层40，使得上述第二沟槽302的内壁以及上述第二沟槽302两侧的上述介质结构层20的表面裸露。上述第一掩膜层在后续工艺中也起到刻蚀阻挡层的作用，使得第一沟槽不被刻蚀。
为了形成双重深度的沟槽，先形成多个相同深度的沟槽，本申请的另一种实施例中，提供基底，包括：如图2所示，提供上述衬底10；在上述衬底10的裸露表面上形成上述介质结构层20；如图7所示，去除部分上述介质结构层20以及上述衬底10，形成间隔设置的多个上述沟槽30。
本申请的一种具体实施例中，上述沟槽刻蚀工艺刻蚀窗口的方法，还包括：去除刻蚀时产生的副产物，具体地，可以通过氧气去除刻蚀时产生的副产物。去除刻蚀产生的副产物可以提高刻蚀质量。
本申请的又一种实施例中，去除部分上述介质结构层以及上述衬底，形成间隔设置的多个上述沟槽，包括：如图4所示，在上述介质结构层20的裸露表面上形成第二掩膜层50；如图6所示，图形化上述第二掩膜层50；如图6和图7所示，以图形化的上述第二掩膜层50为掩膜，向下刻蚀上述介质结构层20以及上述衬底10，形成多个上述沟槽30。使用图形化掩膜层可以方便快捷地形成多个相同深度的沟槽。
具体地，图形化第二掩膜层包括：如图6所示，在第二掩膜层50上定义形成沟槽的位置，并曝光显影第二掩膜层50，在上述定义位置上形成开口501，如图6和图7所示，以第二掩膜层50为掩膜，向下刻蚀介质结构层20和衬底10，形成多个沟槽30，上述刻蚀过程中将形成多个深度相同的沟槽，沟槽的底部露出衬底。上述沟槽的深度为制造上述较小尺寸的浅沟槽隔离所需的深度。
为了能够更好得刻蚀介质结构层，本申请的再一种实施例中，在上述介质结构层的裸露表面上形成第二掩膜层，包括：如图5所示，在上述介质结构层20的裸露表面上形成碳层502；在上述碳层502的裸露表面上形成氮氧化硅层503，上述碳层502以及上述氮氧化硅层503形成上述第二掩膜层50。上述碳层以及上述氮氧化硅层形成的上述第二掩膜层具有良好的耐刻蚀型且平坦化特性较好，上述氮氧化硅层又称为介电质抗反射层，可以减少广光源在其表面的反射现象，从而减轻光刻胶图形变形或尺寸偏差的现象。
本申请的另一种具体实施例中，上述第二掩膜层包括氧化物层、碳层以及氮氧化硅层。实际应用中，可以采用化学气相沉积法形成上述氧化物层、上述碳层以及上述氮氧化硅层。
本申请的另一种实施例中，在上述衬底的裸露表面上形成上述介质结构层，包括：如图3所示，在上述衬底10的裸露表面上形成介质层201；在上述介质层201的裸露表面上形成刻蚀阻挡层202，上述介质层201和上述刻蚀阻挡层202形成上述介质结构层20。介质结构层在后续工艺中起到刻蚀阻挡层的作用。
具体地，上述介质结构层可以是单一覆层或是由多层覆层所形成的堆栈结构，上述实施例中，上述介质结构层包括介质层及其表面的刻蚀阻挡层，其中介质层可以是衬垫氧化层，均可以通过化学气相沉积法形成。
本申请的又一种实施例中，上述介质层的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。上述氧化硅、氮氧化硅和碳氧化硅起到刻蚀阻挡层的作用，保护衬底不受损伤。
为了进一步保护衬底不受损伤，本申请的再一种实施例中，上述刻蚀阻挡层的材料包括氮氧化硅。
本申请的另一种实施例中，上述第一掩膜层的材料包括光刻胶。光刻胶可以防止第一沟槽在第二次刻蚀过程中被腐蚀，且容易清洗去除。
实际应用中，对上述第二沟槽进行第二次刻蚀时，利用上述介质结构层以及第一沟槽中的第一掩膜层做掩膜，这样不会刻蚀第一沟槽，另外，上述介质结构层的表面在刻蚀过程中能够均匀消耗部分，不会形成台阶形貌。上述第二沟槽经过第二次刻蚀后形成较大尺寸的浅沟槽隔离，故对上述第二沟槽进行第二次刻蚀后的深度为制造上述较大尺寸的浅沟槽隔离所需的深度。可以采用RIE（Reactive Ion Etching）等离子刻蚀，在第二沟槽基础上，继续刻蚀衬底，形成深度较深的第二沟槽。
本申请的再一种实施例中，上述方法还包括：去除第一掩膜层，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离，并使用化学机械抛光（CMP，ChemicalMechanical Polishing）将器件表面平坦化；去除介质结构层，形成多个浅沟槽隔离，并进行高温退火稳固。其中，在填充绝缘物质前，还可以在第一沟槽以及第二沟槽的内表面形成一层衬垫层，提高衬底与绝缘物质的附着性，衬垫层可以为氧化硅，可以通过化学气相沉积形成，也可以直接在沟槽内表面的衬底上通过高温热氧化法形成。
根据本申请的另一方面，提供了一种采用任一种上述的方法制作的半导体结构，上述半导体结构包括衬底、介质结构层和多个沟槽，其中，上述介质结构层位于上述衬底的表面上，多个上述沟槽间隔设置，上述沟槽贯穿上述介质结构层至上述衬底中，上述沟槽按照排列方向分为第一沟槽和第二沟槽，上述第一沟槽至少有一个，上述第二沟槽至少有一个，上述第二沟槽的深度大于上述第一沟槽的深度。
上述半导体结构，是采用任一种上述的方法得到的半导体结构，该方法在形成相同深度的沟槽后，对其中一个沟槽进行二次刻蚀形成不同深度的沟槽，通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，只保留第二区域中的第一沟槽中的掩膜层，从而使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，不会出现阶梯状的表面，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的技术方案进行详细说明。
实施例
该实施例中的半导体器件的制作过程如下：
如图3所示，提供上述衬底10；在上述衬底10的裸露表面上形成介质层201；在上述介质层201的裸露表面上形成刻蚀阻挡层202，上述介质层201和上述刻蚀阻挡层202形成上述介质结构层20；如图5所示，在介质结构层20的裸露表面上形成碳层502；在上述碳层502的裸露表面上形成氮氧化硅层503，上述碳层502以及上述氮氧化硅层503形成上述第二掩膜层50；如图6所示，在第二掩膜层50上定义形成沟槽的位置，并曝光显影第二掩膜层50，在上述定义位置上形成开口501；如图6和图7所示，以图形化的上述第二掩膜层50为掩膜，向下刻蚀上述介质结构层20以及上述衬底10，形成多个上述沟槽30。
如图8所示，在上述基底的裸露表面上形成上述第一掩膜层40；如图9所示，去除部分上述第一掩膜层40，使得上述第二沟槽302的内壁以及上述第二沟槽302两侧的上述介质结构层20的表面裸露。
如图10所示，去除部分上述第一掩膜层40，使得上述第一沟槽301两侧的上述介质结构层20的裸露，以及使得上述第一沟槽301中上述第一掩膜层40的裸露表面与上述第一沟槽301两侧的上述介质结构层20的裸露表面平齐。
如图11所示，去除部分上述衬底10，使得上述第二沟槽302的深度增加。
去除第一掩膜层，在第一沟槽以及第二沟槽的内表面形成一层衬垫层，提高衬底与绝缘物质的附着性，衬垫层可以为氧化硅，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离，并使用化学机械抛光CMP将器件表面平坦化；去除介质结构层，形成多个浅沟槽隔离，并进行高温退火稳固。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，上述沟槽贯穿上述介质结构层至上述衬底中，上述沟槽按照排列方向分为第一沟槽和第二沟槽，上述第一沟槽至少有一个，上述第二沟槽至少有一个；之后，在上述第一沟槽中以及上述第一沟槽两侧的上述介质结构层的裸露表面上形成第一掩膜层；之后，去除部分上述第一掩膜层，使得上述第一沟槽两侧的上述介质结构层的裸露，以及使得上述第一沟槽中上述第一掩膜层的裸露表面与上述第一沟槽两侧的上述介质结构层的裸露表面平齐；最后，去除部分上述衬底，使得上述第二沟槽的深度增加。该方法在形成相同深度的沟槽后，对其中一个沟槽进行二次刻蚀形成不同深度的沟槽，通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，只保留第二区域中的第一沟槽中的掩膜层，从而使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，不会出现阶梯状的表面，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。
2）、上述半导体结构，包括衬底、介质结构层和多个沟槽，其中，上述介质结构层位于上述衬底的表面上，多个上述沟槽间隔设置，上述沟槽贯穿上述介质结构层至上述衬底中，上述沟槽按照排列方向分为第一沟槽和第二沟槽，上述第一沟槽至少有一个，上述第二沟槽至少有一个，上述第二沟槽的深度大于上述第一沟槽的深度，上述半导体结构是采用任一种上述的方法得到的半导体结构，该方法在形成相同深度的沟槽后，对其中一个沟槽进行二次刻蚀形成不同深度的沟槽，通过把二次刻蚀前的第一掩膜层减薄至使得介质结构层裸露，只保留第二区域中的第一沟槽中的掩膜层，从而使得第一区域中的第一沟槽能够继续刻蚀的同时，介质结构层的表面能够平整，不会出现阶梯状的表面，从而后续研磨介质结构层能够彻底清除掉介质结构层，进而解决了形成不同深度的沟槽时造成的介质结构层残留的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括依次层叠的衬底、介质结构层以及间隔设置的多个沟槽，所述沟槽贯穿所述介质结构层至所述衬底中，所述沟槽按照排列方向分为第一沟槽和第二沟槽，所述第一沟槽至少有一个，所述第二沟槽至少有一个；
在所述第一沟槽中以及所述第一沟槽两侧的所述介质结构层的裸露表面上形成第一掩膜层；
去除部分所述第一掩膜层，使得所述第一沟槽两侧的所述介质结构层裸露，以及使得所述第一沟槽中所述第一掩膜层的裸露表面与所述第一沟槽两侧的所述介质结构层的裸露表面平齐；
去除部分所述衬底，使得所述第二沟槽的深度增加。
2.根据权利要求1所述的方法，其特征在于，在所述第一沟槽中以及所述第一沟槽两侧的所述介质结构层的裸露表面上形成第一掩膜层，包括：
在所述基底的裸露表面上形成所述第一掩膜层；
去除部分所述第一掩膜层，使得所述第二沟槽的内壁以及所述第二沟槽两侧的所述介质结构层的表面裸露。
3.根据权利要求1所述的方法，其特征在于，提供基底，包括：
提供所述衬底；
在所述衬底的裸露表面上形成所述介质结构层；
去除部分所述介质结构层以及所述衬底，形成间隔设置的多个所述沟槽。
4.根据权利要求3所述的方法，其特征在于，去除部分所述介质结构层以及所述衬底，形成间隔设置的多个所述沟槽，包括：
在所述介质结构层的裸露表面上形成第二掩膜层；
图形化所述第二掩膜层；
以图形化的所述第二掩膜层为掩膜，向下刻蚀所述介质结构层以及所述衬底，形成多个所述沟槽。
5.根据权利要求4所述的方法，其特征在于，在所述介质结构层的裸露表面上形成第二掩膜层，包括：
在所述介质结构层的裸露表面上形成碳层；
在所述碳层的裸露表面上形成氮氧化硅层，所述碳层以及所述氮氧化硅层形成所述第二掩膜层。
6.根据权利要求3所述的方法，其特征在于，在所述衬底的裸露表面上形成所述介质结构层，包括：
在所述衬底的裸露表面上形成介质层；
在所述介质层的裸露表面上形成刻蚀阻挡层，所述介质层和所述刻蚀阻挡层形成所述介质结构层。
7.根据权利要求6所述的方法，其特征在于，所述介质层的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。
8.根据权利要求6所述的方法，其特征在于，所述刻蚀阻挡层的材料包括氮氧化硅。
9.根据权利要求1至8中任意一项所述的方法，其特征在于，所述第一掩膜层的材料包括光刻胶。
10.一种采用权利要求1至9中任一项所述方法制作的半导体结构，其特征在于，包括：
衬底；
介质结构层，位于所述衬底的表面上；
多个沟槽，多个所述沟槽间隔设置，所述沟槽贯穿所述介质结构层至所述衬底中，所述沟槽按照排列方向分为第一沟槽和第二沟槽，所述第一沟槽至少有一个，所述第二沟槽至少有一个，所述第二沟槽的深度大于所述第一沟槽的深度。
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