TWI474623B - 內部振盪器對外部頻率參考之自動同步化 - Google Patents

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Description

內部振盪器對外部頻率參考之自動同步化
本發明係關於積體電路振盪器，且更特定言之，本發明係關於一積體電路內部振盪器對一頻率參考之自動同步化。
積體電路數位邏輯電路使用時脈用於其操作。由該等邏輯電路執行的某些計時功能需要具有一精確頻率之時脈。一般而言，該內部時脈振盪器之頻率決定元件可被在工廠校準用於一特定操作溫度及電壓。操作溫度及/或電壓之任何偏差可能改變該內部時脈振盪器之頻率校準精確度。
因此需要對在操作溫度及電壓之一範圍內，保持一積體電路內部時脈振盪器之更長期頻率精確度。一穩定並精確之頻率源可有利地在操作溫度、電壓及時間之一範圍內用以改良內部時脈振盪器之頻率精確度。此尤其有利於需要長期穩定並精確之計時應用諸如，例如但非限定於即時時鐘及日曆(RTCC)應用等。
根據本發明之指導，藉由將發生於一較低頻率之外部頻率參考的一週期內的該內部時脈振盪器之週期數計數(以下為「計數」)及接著將該計數與該參考計數比較，一種內部積體電路時脈振盪器可自動同步於一外部頻率參考。當該參考計數大於該計數時，增大該內部時脈振盪器之頻率。當該參考計數小於該計數時，減小該內部時脈振盪器 之頻率。當該參考頻率及該計數大體上相同時，內部時脈振盪器之頻率不變。
根據本發明之一特定例示性實施例，一具有一內部時脈振盪器的積體電路裝置同步於一外部頻率參考，其包括：一時脈振盪器；一計數器，其具有耦合至該時脈振盪器之一時脈輸入，其中該計數器計數該時脈振盪器之週期；一頻率調整控制器，其具有一計數輸入、一參考計數輸入、一外部頻率參考輸入、一重設輸出、一頻率增量輸出(128)及一頻率削減輸出；及一振盪器調諧電路，其具有分別耦合至該頻率調整控制器之該頻率增量及削減輸出的頻率增加及減小輸入；該振盪器調諧電路被耦合至該時脈振盪器，其中該時脈振盪器頻率由該振盪器調諧電路決定；其中當一參考頻率週期完成時，該頻率調整控制器比較該計數器之計數與該參考計數輸入之一參考計數，該參考頻率週期自一外部頻率參考被耦合至該頻率調整控制器之外部頻率參考輸入；其中：若該參考計數大於該計數，則該頻率調整控制器使該振盪器調諧電路增大時脈振盪器頻率，若該參考計數小於該計數，則該頻率調整控制器使該振盪器調諧電路減小時脈振盪器頻率，若該參考頻率及該計數大體上相同，則該頻率調整控制器對該振盪器調諧電路無動作，且時脈振盪器頻率保持大體上相同之頻率；及此後該頻率調整控制器重設該計數器計數。
根據本發明之另一特定例示性實施例，一種用於將一時脈振盪器同步於一外部頻率參考的方法包括以下步驟：提 供具有一調諧頻率之一時脈振盪器；對發生於一參考頻率週期內之該時脈振盪器的許多週期計數；比較計數之該時脈振盪器的週期數與一參考計數，其中，若計數之該時脈振盪器之該週期數小於該參考計數，則增大該時脈振盪器之調諧頻率，若計數之該時脈振盪器之該週期數大於該參考計數，則減小該時脈振盪器之調諧頻率，且若計數之該時脈振盪器之該週期數大體上等於該參考計數，則保持現有該時脈振盪器之調諧頻率。
本發明其一更為完整之瞭解可參照以下連同附圖之描述而獲得。
現參照附圖，其示意性繪示詳盡之例示性實施例之細節。圖中之類似元件由類似數字代替，且相似元件將經由一不同小寫字母後綴而表示為相似數字。
根據本發明之一特定例示性實施例，參照圖1，其描繪具有將其頻率自動化同步於一外部參考頻率的一內部時脈振盪器的一積體電路之一示意方塊圖。由數字102表示之該積體電路裝置包括一時脈振盪器104、一計數器106、一頻率調整控制器108、一振盪器調諧電路110，且經調適以耦合於一外部頻率參考112。該積體電路裝置102亦可包括例如微控制器、微處理器、數位信號處理器(DSP)及可程式化邏輯陣列(PLA)等的一數位處理器114。
該時脈振盪器104之一輸出126被耦合至計數器106之一時脈輸入。該計數器106計數來自輸出126之每一時脈脈 衝，直至接收來自頻率調整控制器108的一重設134為止。該計數器106之計數122被耦合至頻率調整控制器108並與一參考計數124比較。當該參考計數124大於該計數122時，頻率調整控制器108將發送一增量信號128至振盪器調諧電路110，其接著增大時脈振盪器104之頻率。當該參考計數124小於該計數122時，頻率調整控制器108將發送一削減信號130至振盪器調諧電路110，其接著減小時脈振盪器104之頻率。當該參考計數124大體上等於該計數122時，該頻率調整控制器108無導致振盪器調諧電路110改變時脈振盪器104之頻率的動作。
外部頻率參考112可為例如但非限定於一晶體、一陶瓷共振器或其他任何類型之用於組合頻率調整控制器108中一振盪器電路(未顯示)的精確並穩定之頻率決定裝置。該外部頻率參考112亦可為一穩定並精確之參考頻率源振盪器(未顯示)。參考計數124可於製造時及/或藉由處理器106或其他數位裝置(未顯示)而程式化入積體電路裝置102。當該外部頻率參考112不可用時，可用來自處理器106或一外部源(未顯示)的一停用信號138停用該頻率調整控制器108。
作為一實例，當振盪器104運行於一8MHz之頻率且外部頻率參考112提供一頻率為32.768kHz之一精確且穩定的信號時，對於來自該外部頻率參考112之該32.768kHz信號132的每個週期，將有來自該8MHz振盪器104之該信號126的244個週期。計數器106將計數發生於信號132之一個週 期內之信號126之該等週期。頻率調整控制器108將於信號132之每一週期之後，比較來自該計數器之該計數122與該參考計數124(此實例244中)。若該計數122大體上與該參考計數124相同，則該頻率調整控制器108將不做任何使該振盪器調諧電路110改變時脈振盪器104之頻率的動作。然而，若該計數122小於該參考計數124，則頻率調整控制器108將使振盪器調諧電路110增大時脈振盪器104之頻率。相反地，若該計數122大於該參考計數124，則頻率調整控制器108將使振盪器調諧電路110減小時脈振盪器104之頻率。此連續事件發生於信號132之每一週期完成時刻，接著該頻率調整控制器108利用一重設信號134來重設該計數器106。應瞭解在本發明之範疇內，其他振盪器104及外部頻率裝置112之頻率可利用一合適參考計數124。
參照圖2，所描繪者為圖1所示之內部時脈振盪器及同步化電路之一更為詳盡特定例示性實施例之一示意方塊圖。該頻率調整控制器可包括一數位比較器208，其比較以上描述之計數122與參考計數124。該振盪器調諧電路110可包括一加/減計數器210及一頻率決定電路220。
當該計數122小於該參考計數124時，該數位比較器208發送增量信號128至加/減計數器210，從而該加/減計數器210增量其二進位輸出Q3至Q0。當該計數122大於該參考計數124時，該數位比較器208發送削減信號130至加/減計數器210，從而該加/減計數器210削減其二進位輸出Q3至Q0。當該計數122大體上等於該參考計數124時，該數位比 較器208不發送信號，且該加/減計數器210之二進位輸出Q3至Q0不發生改變。
該頻率決定電路220可包括諸如電容器(圖3)、電阻器(未顯示)、電流源(未顯示)等或其等之任意組合的元件。頻率決定電路220之調諧元件值根據加/減計數器210之二進位(或BCD)輸出Q3至Q0而增大及減小。因此，該振盪器104輸出126之頻率將改變。
參照圖3，所描繪者為圖2所示之頻率決定電路之一特定例示性實施例之一示意圖。該頻率決定電路220(圖2)可包括複數個二進位加權電容器320，該等加權電容器被耦合至該時脈振盪器104並決定其頻率。亦可以一種相似方式利用電阻器及/或電流源，其實施可為熟習數位電路設計之技能者已知且具有本發明之優點。
當本發明之實施例已參照本發明之例示性實施例而描繪、描述及界定時，該等參照未暗示對本發明之一限制，且未推斷出該限制。本發明之標的能夠具有相當之修改、替代及形式及功能之類似物，如熟習數位電子相關技能者已知且可獲益於本發明者。所描繪及描述之本發明之實施例僅係實例，且非本發明之範疇詳盡內容。
雖然本發明易受多種修改及成為其他形式，其特定例示性實施例已經由附圖顯示並更為詳盡地描述。然而應瞭解，本文之特定例示性實施例之描述並非欲將本發明限制於本發明之特定形式，恰相反，本發明係為涵蓋所附請求項所界定之全部修改及其類似物。
102‧‧‧積體電路裝置
104‧‧‧時脈振盪器
106‧‧‧計數器
108‧‧‧頻率調整控制器
110‧‧‧振盪器調諧電路
112‧‧‧外部頻率參考
114‧‧‧數位處理器
122‧‧‧計數
124‧‧‧參考計數
126‧‧‧時脈振盪器輸出
128‧‧‧增量信號
130‧‧‧削減信號
138‧‧‧停用信號
208‧‧‧數位比較器
210‧‧‧加/減計數器
220‧‧‧頻率決定電路
圖1繪示根據本發明之一特定例示性實施例之具有將其頻率自動化同步於一外部參考頻率之一內部時脈振盪器之一積體電路之一示意方塊圖；圖2繪示圖1顯示之內部時脈振盪器及同步化電路之一更為詳盡特定例示性實施例之一示意方塊圖；及圖3繪示圖2顯示之頻率決定電路之一特定例示性實施例之一示意圖。
102‧‧‧積體電路裝置
104‧‧‧時脈振盪器
106‧‧‧計數器
108‧‧‧頻率調整控制器
110‧‧‧振盪器調諧電路
112‧‧‧外部頻率參考
114‧‧‧數位處理器
122‧‧‧計數
124‧‧‧參考計數
126‧‧‧時脈振盪器輸出
128‧‧‧增量信號
130‧‧‧削減信號
132‧‧‧信號
134‧‧‧重設信號
138‧‧‧停用信號

Claims (15)

  1. 一種積體電路裝置，其具有一內部時脈振盪器，該內部時脈振盪器同步於一外部頻率參考，該積體電路裝置包括：一數位處理器；一提供一時脈信號給該數位處理器之時脈振盪器；一計數器，其具有耦合至該時脈振盪器之一時脈輸入，其中該計數器計數該時脈振盪器之週期；一頻率調整控制器，其耦合至該數位處理器，且具有一計數輸入、一參考計數輸入、一外部頻率參考輸入、一重設輸出、一頻率增量輸出，一頻率削減輸出，及啟用和停用其操作之一停用輸入；及一振盪器調諧電路，該振盪器調諧電路具有分別耦合至該頻率調整控制器之該頻率增量及削減輸出的頻率增加及減小輸入；該振盪器調諧電路被耦合至該時脈振盪器，其中該時脈振盪器頻率由該振盪器調諧電路決定；其中當一參考頻率週期完成時，該頻率調整控制器比較該計數器之該計數與該參考計數輸入處之一參考計數，該參考頻率週期是來自一耦合至該頻率調整控制器之該外部頻率參考輸入的外部頻率參考，其中該參考計數由該數位處理器提供或於製造時程式化入該積體電路裝置；其中： 若該參考計數大於該計數，則該頻率調整控制器使該振盪器調諧電路增大該時脈振盪器頻率，若該參考計數小於該計數，則該頻率調整控制器使該振盪器調諧電路減小該時脈振盪器頻率，若該參考頻率與該計數實質上相同，則該頻率調整控制器對該振盪器調諧電路無動作，且該時脈振盪器頻率保持實質上相同之頻率；及此後該頻率調整控制器重設該計數器計數。
  2. 如請求項1的積體電路裝置，其中該數位處理器係選自由一微控制器、一微處理器、一數位信號處理器(DSP)及一可程式化邏輯陣列(PLA)組成的組群。
  3. 如請求項1的積體電路裝置，其中該振盪器調諧電路包括一加/減計數器及複數個二進位加權電容器。
  4. 如請求項1的積體電路裝置，其中該頻率調整控制器包括一數位比較器。
  5. 如請求項1的積體電路裝置，其中該外部頻率參考係一晶體。
  6. 如請求項5的積體電路裝置，其中該晶體操作於大約32.768kHz，且該振盪器調諧電路操作於8MHz。
  7. 如請求項1的積體電路裝置，其中該時脈振盪器之頻率實質上大於該外部頻率參考之頻率。
  8. 一種用於將一時脈振盪器同步於一外部頻率參考之方法，該方法包括以下步驟：提供具有一數位處理器之一積體電路，具有一調諧頻 率之一時脈振盪器及一頻率調整控制器；決定一外部頻率參考是否可用，如可用則利用該數位處理器啟用該頻率調整控制器；用該數位處理器產生一參考計數；計數發生於一外部頻率參考提供之參考頻率週期內之該時脈振盪器的許多週期；比較計數之該時脈振盪器的週期數與該參考計數，其中，若計數之該時脈振盪器之該週期數小於該參考計數，則增大該時脈振盪器之調諧頻率，若計數之該時脈振盪器之該週期數大於該參考計數，則減小該時脈振盪器之調諧頻率，及若計數之該時脈振盪器之該週期數實質上等於該參考計數，則保持該時脈振盪器之現有調諧頻率。
  9. 如請求項8的方法，其中該數位處理器是從該包含一微控制器、一微處理器、一數位信號處理器(DSP)及一可程式化邏輯陣列(PLA)之群組選定。
  10. 如請求項8的方法，其中該振盪器調諧電路包含一加/減計數器及複數個二進位加權電容器。
  11. 如請求項8的方法，其中該頻率調整控制器包含一數位比較器。
  12. 如請求項8的方法，其中該外部頻率參考為一石英振盪器。
  13. 如請求項12的方法，其中該石英振盪器操作於大約 32.768kHz，且該振盪器調諧電路操作於8MHz。
  14. 如請求項8的方法，其中該時脈振盪器之頻率實質上比該外部頻率參考之頻率大。
  15. 如請求項8的方法，其中該參考計數係於製造時程式化入該積體電路元件。
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