TWI628917B - 主時脈高精度振盪器 - Google Patents

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派屈克 比瑟優克斯
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Abstract

本發明揭示一種時脈振盪器，其包含：一高速振盪器，其產生一高速時脈信號且包括一數位修整功能；一計數器，其在一時脈輸入處接收該高速時脈信號；一時基，其具有一低漂移且控制該計數器，其中該計數器產生一參考值與一計數器值之間的一差；及一數位積分器，其接收該差值且對該高速振盪器提供修整資料。

Description

主時脈高精度振盪器 相關申請案的交叉引用
本申請案主張2013年11月27日申請之美國臨時專利申請案第61/909,632號之優先權，該案之全文如本文中所完全陳述般以引用方式併入本文中。
本揭示內容係關於一種時脈振盪器，特定言之係關於一種主時脈高精度振盪器。
具有積體振盪器電路且不需要一外部組件之積體電路難以依高精度設計。例如，具有內部振盪器之一些電路可在校正之後於過溫下達成±1%之一精度。然而，當需要一更高精度時，需要一外部晶體(crystal)或時脈恢復來達成各自精度。
例如，控制器區域網路匯流排係最初為車輛設計允許器件在無一主機電腦之情況下通信之一匯流排標準。該標準之一增強版被稱為具有靈活資料速率之CAN(CANFD)。然而，CANFD標準需要進階精度。特定言之，所需精度可係0.4%等級。依此高精度實施此或其他標準/應用之積體器件可能需要外部組件或需要進階電路來達成所要精度。因此，需要一種用於數位系統之改良式時脈振盪器。
根據各項實施例，提供一種高精度振盪器，例如一40MHz振盪 器，在供應電壓及-40℃至160℃下頻率偏差小於0.2%。為此，在一數位控制振盪器中，一非準確但漂移非常低的時基被用作一時間參考。根據各項實施例，一不準確時基被用作用於監控一非常準確的時脈產生器之伺服迴路之一參考時基。根據實施例之一時脈振盪器包含：一高速振盪器，其產生一高速時脈信號且包括一數位修整功能；一計數器，其在一時脈輸入處接收該高速時脈信號；一時基，其具有一低漂移且控制該計數器，其中該計數器產生一參考值與一計數器值之間的一差；及一數位積分器，其接收該差值且對該高速振盪器提供修整資料。
在一些實施例中，由一OTP碼永久地儲存該參考值。在一些實施例中，該時基係一RC時基。在一些實施例中，由該計數器重設該時基。在一些實施例中，該計數器經組態以在一啟用輸入處接收一時基輸出。在一些實施例中，該參考值係一時基之持續時間之一估計。在一些實施例中，該修整資料指示該差值及一先前週期修整資料。在一些實施例中，該計數器包括一可逆計數器。
根據實施例之一積體電路包含：一時基電路，其產生一時間參考；一計數器，其接收該時間參考且經組態以基於沿時間參考持續時間發生之HF時脈脈衝之計數數目與一校正數目之間的差而產生一誤差信號；一數位積分器，其經組態以基於該誤差信號而產生一修整功能；及一高速振盪器，其可使用該修整功能控制且經組態以將HF時脈脈衝提供至該計數器。
在一些實施例中，該誤差信號係基於沿該時間參考持續時間發生之HF時脈脈衝之數目與一可程式化校正碼之數目之間的差。在一些實施例中，該可程式化校正碼被儲存至一單次可程式化記憶體(單次可程式化校正碼)中。在一些實施例中，該可程式化校正碼被儲存至一非揮發性可重寫記憶體中。在一些實施例中，該時基電路包括一 低漂移RC電路。在一些實施例中，可透過一鐘錶晶體提供該時基電路。在一些實施例中，該可程式化校正碼代表由該低漂移RC電路所提供之時基(時間參考)之一持續時間。在一些實施例中，該可程式化校正碼代表一32.768KHz鐘錶晶體之一個週期之持續時間。在一些實施例中，該可程式化校正碼代表一低成本晶體之m個週期(一4MHz晶體通常係128個週期)之持續時間。在一些實施例中，該時間參考係基於該低漂移RC電路之一輸出之一單個循環。在一些實施例中，該時間參考係基於該低漂移RC電路之一輸出之多個循環。在一些實施例中，該時間參考係基於一32.768KHz鐘錶晶體之一單個週期。在一些實施例中，該時間參考係基於一32.768KHz鐘錶晶體之多個週期。在一些實施例中，該時間參考經組態以啟用該計數器。在一些實施例中，誤差碼大小可受限以節省面積。在一些實施例中，該誤差碼之最高有效位元(MSB)可在積分器輸入處位移以減小調諧時間。在一些實施例中，可根據位元權重施加一不同位移。在一些實施例中，該HF振盪器可依多倍之最終HF輸出頻率操作。
根據實施例之一方法包含：基於一時基而產生一時間參考；HF振盪器提供HF時脈；在該時間參考之持續時間期間對HF時脈脈衝計數；基於該時間參考之持續時間之HF時脈脈衝計數及一校正信號而產生一誤差信號；基於該誤差信號而產生一修整碼；及使用該修整信號控制一高速振盪器。
在一些實施例中，該校正信號係代表該時間參考之一估計誤差之一單次可程式化信號。在一些實施例中，使用一低漂移RC電路產生該時間參考。在一些實施例中，使用一單個比較器產生該時間參考，該單個比較器接收一單個循環之該低漂移RC電路輸出作為輸入。在一些實施例中，將該時間參考輸入至用於對該時間參考之持續時間計數之一計數器之一啟用輸入。
當結合下文描述及隨附圖式考量時，將更好地明白及理解本揭示內容之此等及其他態樣。然而，應瞭解，下文描述雖然指示本揭示內容之各項實施例及其眾多特定細節，但其依闡釋而非限制方式給出。在不悖離本揭示內容之精神之情況下，可作出在本揭示內容之範疇內之許多替換、修改、添加及/或重新配置，且本揭示內容包含所有此等替換、修改、添加及/或重新配置。
100‧‧‧晶片上振盪器
102‧‧‧計數器/同步單元/HF計數器
104‧‧‧同步單元/同步電路
106‧‧‧低漂移時基/RC時基
108‧‧‧數位積分器
110‧‧‧高速數位振盪器/高速數位控制振盪器/高頻振盪器
112‧‧‧數位轉類比轉換器(DAC)
202‧‧‧習知張弛電路產生用以產生時脈輸出206之參考波形204
204‧‧‧參考波形/張弛電路
205a‧‧‧比較器
205b‧‧‧比較器
206‧‧‧時脈輸出
208‧‧‧時基
210‧‧‧計數器
300‧‧‧波形/斜坡波形時基
302‧‧‧脈衝
304‧‧‧脈衝
306‧‧‧時脈脈衝計數
501‧‧‧第一反相器
502‧‧‧第二反相器
503‧‧‧第三反相器
504‧‧‧D正反器
505‧‧‧2輸入AND閘
ck32768‧‧‧鐘錶晶體時脈
e0-e2‧‧‧最低有效位元
e3-e7‧‧‧最高有效位元
ERR‧‧‧計數值n與參考值n0之間的差
Fosc‧‧‧輸出信號
i0-i10‧‧‧積分器108之輸入
n‧‧‧計數值
n0‧‧‧參考值
ref1‧‧‧輸入參考
ref2‧‧‧輸入參考
rst‧‧‧信號
Tref‧‧‧低漂移時基106之輸出
Trst‧‧‧脈衝
隨附於本說明書且形成其部分之圖式經包含以描繪本揭示內容之特定態樣。應注意，圖式中所示之特徵不一定按比例繪製。藉由參考結合隨附圖式進行之下文描述，可獲得對本揭示內容及其優點之更全面理解，在該等隨附圖式中相同參考數字指示相同特徵且其中：圖1係繪示根據實施例之一系統之一圖。
圖2A及圖2B繪示實施例之例示性操作。
圖3A及圖3B更詳細繪示實施例之例示性操作。
圖4A至圖4C繪示根據實施例之位元位移。
圖5繪示根據實施例之一鐘錶晶體時脈之使用。
參考隨附圖式中所示及下文描述中詳述之例示性的且因此非限制性的實施例更全面說明本揭示內容及其各種特徵及有利細節。然而，應瞭解，雖然詳細描述及特定實例指示較佳實施例，但其等依闡釋而非限制方式給出。可省略已知程式化技術、電腦軟體、硬體、操作平台及協定之描述以免不必要地使本揭示內容之細節難以理解。熟習此項技術者將自本揭示內容明白以下本發明概念之精神及/或範疇內之各種替換、修改、添加及/或重新配置。
現參考圖式且特別關注圖1，展示根據各項實施例之一晶片上振盪器之一方塊圖。該晶片上振盪器可具體實施為一40MHz內部振盪 器且可用於在諸如CAN或CANFD之應用中達成一5 Mbps通信。CANFD標準需要其內部振盪器在-40℃<溫度<150℃之一操作溫度範圍及其指定供應電壓範圍內之精度係±0.4%。然而，應注意，雖然所需精度之此實例可應用於CANFD標準，但其他參數可應用於其他應用。因此，CANFD需求僅經揭示以說明一典型應用。
在所示實施例中，晶片上振盪器100可包括一低漂移時基106、一計數器/同步單元102、一數位積分器108及一高速數位振盪器110。計數器102可包含一同步單元104或可與一同步單元104通信且高速數位振盪器110可包含一數位轉類比轉換器(DAC)112或與一數位轉類比轉換器(DAC)112通信。
在所示實例中，可具體實施為一高頻數位控制振盪器(DCO)之高速數位振盪器110產生饋送至計數器/同步單元102之一時脈輸入之一輸出信號Fosc。計數器/同步單元102實施由低漂移時基106之輸出Tref啟用之一數位遞減器/計數器。如下文將更詳細說明，低漂移時基106可實施為具有一非常低的漂移之一內部低頻RC時基。在一些實施例中，本文中將「非常低的漂移」定義為在-40℃至150℃之全操作溫度範圍及操作電壓供應範圍內RC時基之+/-0.2%之一最大漂移(變動)。+/-0.2%之此最大允許漂移考量中心頻率之+/-0.2%之一校正準確度，從而保證0.4%(0.2%校正+0.2%漂移)之一最大總誤差。+/-0.2%之此最大允許漂移引發RC時基之20ppm/℃之一最大漂移(ppm係百萬分率)。可將PIP(多晶矽-絕緣體-多晶矽)、MIP(金屬-絕緣體-多晶矽)或MIM(金屬-絕緣體-金屬)電容器及如TFR(薄膜電阻器)之高精度電阻器用於建置RC時間常數而達成適當低的漂移。
同步單元104提供一Tref重設信號以重設低漂移時基106。用於Tref信號之重設信號可在如圖3中所示時基斜坡已消逝時發生且可具有高速數位振盪器110之特定數目個時脈週期之一持續時間。該時脈 週期數目應足夠大以確保RC時基之一全重設，但在此重設時間期間未發生任何事件且因此重設時基長於所要時間來等待下一校正時間係浪費時間。因此，在重設RC時基期間所計數之時脈週期之數目不應過大。圖3中之例示性數目32係應涵蓋多數情況之一折衷，但可使用其他數目。
如下文將更詳細說明，計數器102回應於接收自時基106之各脈衝而開始計數。數位積分器108接收計數值n與一參考值n0之間的差ERR(即，ERR=n-n0)並對該差求積分。數位積分器108產生控制高速振盪器110之一修整碼。在一些實施例中，該修整碼係CODE=CODE-1-ERR，其中CODE-1係先前時間週期之值。
修整碼可透過一數位轉類比轉換器(DAC)112而控制高速振盪器110，該數位轉類比轉換器(DAC)112可設計為高速振盪器110之一組成部件。然而，DAC 112亦可根據其他實施例在振盪器110外部實施。在操作中，高速數位控制振盪器110經調整以使一相關聯時脈週期(Thf)之n0倍等於非常低漂移的RC時基106(Tref)之持續時間。換言之，Tref=n0*Thf。數目n0被儲存至通常可係一OTP(單次可程式化)之一非揮發性記憶體中。然而，亦可使用一可重寫記憶體，從而對使用者提供在產品使用壽命期間修改校正之能力。
對於每一時基循環，校正值與計數器值之間的誤差ERR被傳遞至數位積分器108，該數位積分器108將一新數位修整碼值提供至高速數位控制振盪器110。
既有解決方案之一極大優點在於從不校正非常低漂移的RC時基106自身。校正RC時基106將需要額外電阻器及/或電容器及校正開關及/或一或多個可程式化電流鏡之組(此清單非詳盡)。開關(及/或可程式化電流鏡)增加通常係溫度相依之寄生電阻、電容及洩漏電流。此將增大RC時基之漂移。替代地，在實施例中，僅校正n0計數數目以 輸出正確頻率。
在供應電壓、溫度及時效(aging)下，漂移非常低的RC時基106係穩定的，但其原始持續時間不準確且經受程序變動。漂移非常低的RC時基106提供優於供參考之先前RC張弛振盪器的優點，此係因為在一張弛振盪器中，該系統必須比較時基斜坡與一參考值兩次(每半個週期一次)，其使比較器之傳播延遲加倍(很難在溫度及供應電壓下設計具有穩定傳播延遲之一比較器)。然而，使用由根據實施例之系統週期性地重設之一單個時基允許具有僅一傳播延遲，以此該傳播延遲之漂移之變動僅發生一次。因此，在實施例之單個時基方法中，歸因於比較器之傳播延遲之漂移之誤差相對地除以2。
圖2A及圖2B繪示實施例之優點。更特定言之，圖2A繪示一習知時脈調整/校正系統，而圖2B繪示根據實施例之一系統。
如圖2A中之202處所示，習知張弛電路產生用以產生時脈輸出206之一參考波形204。比較器205a、205b分別接收參考ref1及ref2作為輸入以及接收張弛電路204之輸出。由於每半個輸出波形需要一比較器，故可導致相當大的傳播延遲。在此情況中，來自傳播延遲之頻率誤差係例如2ns/25ns或8%。實際上，在半個脈衝持續時間中，可包含比較器傳播延遲。因此，此不一定成問題，只要此傳播延遲在溫度及供應電壓範圍內完全穩定。不幸的是，通常情況並非如此。因此，傳播延遲之任何偏差引發半個週期持續時間之一偏差且因此引發頻率準確度。假定比較器205a及205b之傳播延遲之0.1ns(100ps)之一偏差，此引發0.2ns對全25ns或0.8%之一誤差。此已係最大允許誤差之兩倍，未將將與其累加之其他誤差考量在內。此外，在溫度及供應電壓範圍內達到比較器205a及205b之100ps最大傳播延遲漂移幾乎不可能達成。
相比之下，如圖2B中所示，實施例將一單個循環之時基208用作 至一單個比較器209之一輸入，單個比較器209提供用於啟用計數器210之一輸出。如上文所述，傳播延遲漂移僅發生一次，因此其影響除以二(2)。此外，必須比較此傳播延遲漂移與長得多的脈衝持續時間(在當前實例中係32us)。因此，由傳播延遲漂移所引發之頻率誤差顯著減小。實施例允許在溫度及供應電壓範圍內之例如一1ns最大傳播延遲漂移(大於10倍)，此更加容易達到。頻率漂移現係1ns/32us或0.003%。對於此實例，由此1ns傳播延遲漂移所引發之頻率漂移比根據實施例之方法小266倍。甚至在溫度及供應電壓範圍內使用一10ns最大傳播延遲漂移，在本說明書中仍將適當地具有一0.03%誤差。因此，在實施例中，可忽略比較器傳播延遲(及延遲漂移)。
圖3A及圖3B更詳細展示圖1中所示之電路之功能。根據各項實施例，執行迴路增益而非RC時基自身之數位調諧。此透過時基修整防止溫度準確度降級。調諧一RC通常涉及電阻器及開關之一矩陣，其可對在高溫下之洩漏特別敏感。根據特定實施方案，Tref時基上可存在相位雜訊，此將在一頻譜分析中可見。
在300處展示由RC時基106(圖1)所產生之斜坡波形時基。如302處所示，所得Tref係波形300之斜坡之間的一脈衝。即，Tref之上升邊緣指示當前Tref窗已消逝(一斜坡結束)，而下降邊緣指示下一Tref窗已開始(一新斜坡開始)。Tref高之持續時間用於處理誤差及重設斜坡產生器及HF計數器102兩者。在304處展示Tref高，被稱為Trst。通常，Trst之最長時間需求係重設斜坡產生器所需之時間。如前文所說明，重設時間必須足夠長以確保RC時基之一全重設，但應足夠短以防止在該時基之全重設之後之一停滯時間(其中不發生任何事件)。較佳地，Trst脈衝亦應易於產生。此可藉由對高頻振盪器110之特定數目個時脈脈衝計數而達成。如上文所述，在所示實施例中，一良好折衷係對HF振盪器之32個時脈脈衝計數，如304及306處所示。在其他實 施例中，可對不同數目個時脈脈衝計數。
在下文部分中，假定數位積分器輸出碼始終係正數，範圍係自0至最大DAC輸入碼(對於一11位元DAC係2047，如圖1中所示)，且高頻振盪器110輸出範圍為線性地自Fmin(碼0)至Fmax(碼2047)之一頻率。因此，數位積分器輸出碼始終係一正數；而誤差碼可係正數或負數(積分器輸出碼可增大或減小)。
在操作中，計數器102在Tref窗打開時開始對HF時脈脈衝計數(Tref脈衝之下降邊緣)且在Tref窗關閉時停止計數(Tref脈衝之上升邊緣，其指示Tref已消逝)。就此而言，產生一誤差信號。ERR信號係HF計數器102之計數結果與校正碼n0之間的差(在理想情況下，此ERR信號係0)。將ERR信號輸出至產生經更新之修整碼CODE=CODE-1-ERR之數位積分器108。因此，新修整碼係先前週期之碼值(CODE-1)減去誤差碼。將結果輸出至DAC 112且將其用於調整Fosc。接著將新Fosc信號再次提供至計數器，計數器在下一Tref窗打開時再次開始計數。在所示實例中，先前頻率過高。
在所示實施例中，產生誤差碼採用在各校正窗之前重設接著在校正窗期間對HF時脈脈衝計數之一計數器。一旦校正窗關閉，減去校正碼n0以擷取誤差碼。用於產生誤差碼之另一方法係使用在各校正窗之前預設(而非重設)參考碼n0之一可逆計數器。就此而言，可逆計數器在校正窗打開時開始倒數來自HF時脈之時脈脈衝直至校正窗結束或可逆計數器之輸出值達到零為止。接著，若可逆計數器之輸出值在校正窗結束之前達到零，則可逆計數器開始順數，直至校正窗結束為止。運用此方法，在校正窗結束時可逆計數器之輸出處存在之值(計數器結果)等於零：當校正HF頻率時，在校正窗期間發生之HF時脈脈衝之數目等於n0且計數器結果係零。若HF頻率過低，則在校正窗期間發生之HF時脈脈衝之數目小於n0且計數器結果反映丟失脈衝 之數目。認為此結果係一負數，此係因為其在倒數階段期間發生。若HF頻率過高，則在校正窗期間發生之HF時脈脈衝之數目超過n0且計數器結果反映HF脈衝計數過量。認為此結果係一正數，此係因為其在順數階段期間發生。因此，校正窗結束時之可逆計數器結果等於誤差碼之絕對值，而由可逆位元給定誤差碼之極性(順數=>正數或倒數=>負數)。
在任何情況中，一旦調諧HF振盪器，則誤差碼應係(且保持)零。然而，有時誤差碼變更至+1或-1以抵消與HF振盪器供應電壓、溫度變更或任何其他漂移起因相關之一頻率漂移。應注意，將一2補碼表示法用於誤差碼暗指當誤差碼自零(0)變更至負一(-1)時，所有位元自零切換至一。若一正負號表示用於誤差碼，則可避免此情況。在此情況中，僅切換兩個位元，LSB(最低有效位元)及正負號位元。此最小化藉由切換所有誤差位元所引發之雜訊。
假定使用可逆計數器實施例可相對較容易地實施一正負號誤差碼。倒數如所描述般進行，此係因為可逆位元之值直接提供誤差碼極性(順數=>正數/倒數=>負數)。
現考量調諧準確度。如所描述，先前在調諧HF振盪器時誤差碼係零且此誤差可變為+1或-1，此歸因於HF振盪器之頻率漂移。一(1)誤差計數表示1/n0相對誤差。因此，調諧準確度係1/n0(其中n0係校正碼)。因此，為了達到0.1%準確度，n0之最小值係1000(一千)。
關於數位控制HF振盪器端：1個LSB(最低有效位元)表示(Fmax-Fmin)/2^m之一頻率階躍，其中m係DAC解析度(位元數目)。將f0=(Fmax+Fmin)/2定義為中值頻率且將△f=(Fmax-Fmin)定義為頻率調諧範圍。因此，1個LSB階躍表示HF頻率之一△f/(2^m*f0)相對變更。為了達到0.1%準確度，m之最小值係log2(1000*△f/f0)，其中log2(x)係x的以a為底的對數。作為一實例，若△f/f0=0.5，則m應大於9。
對於任何封閉迴路系統，存在穩定性準則。在此，調諧迴路之穩定性取決於1誤差計數相對偏差(1/n0)與HF振盪器頻率之1個LSB相對偏差(△f/(2^m*f0))之間的比率。在理想情況下，1誤差計數應表示相同於1個LSB之相對偏差：因此，將在一個校正週期之後調諧該頻率。此意味n0在理想情況下應等於2^m*f0/△f。但通常情況並非如此，因此調諧該頻率可需要一個以上校正週期。當HF振盪器頻率之1個LSB相對偏差小於1誤差計數相對偏差△f/(2^m*f0)<1/n0時，該調諧無條件穩定且不具有振盪。此可重寫為：當△f/f0<2^m/n0時，調諧迴路無條件穩定且不具有振盪。當1/n0<△f/(2^m*f0)<2/n0時，調諧迴路可變得無條件穩定且具有振盪。當△f/f0>2*(2^m/n0)時，調諧迴路不穩定。
此經由一實例可容易理解：假定1計數係0.1%且HF振盪器頻率之1個LSB相對偏差等於0.5計數(0.05%)。因此，吾人得到△f/(2^m*f0)=0.5/n0，其小於1/n0。此對應於其中調諧迴路無條件穩定之第一種情況。現考量誤差計數係+8，其意味HF頻率係0.8%(8*0.1)，高於所要值。此引發DAC碼中之-8個LSB之一校正。所得頻率變更係(-8*0.05%)因此-0.4%，且在第一校正窗之後頻率誤差係0.4%(0.8%-0.4%)。因此，在下一校正窗期間所量測之誤差將係+4計數，接著+2計數，接著1計數且最終零計數，其指示一經調諧之振盪器。在此，頻率趨向於其調諧值，不在最終周圍振盪。
現假定1計數仍係0.1%但HF振盪器頻率之1個LSB相對偏差等於1.5計數(0.15%)。吾人現得到△f/(2^m*f0)=1.5/n0。此對應於其中調諧迴路相對穩定之第二種情況。再次考量誤差計數係+8，其意味HF頻率係0.8%(8*0.1)，高於所要值。此引發DAC碼中之-8個LSB之一校正。所得頻率變更現係-1.2%(-8*0.15%)。此意味DAC校正超過誤差且在第一校正週期之後，HF頻率低於所期望值達-0.4%(0.8%-1.2%)。接 著，在下一校正窗期間所量測之誤差將係-4計數，接著+2計數，接著-1計數且最終零計數。因此在此，頻率仍趨向於其調諧值，但在最終值周圍振盪。
最終，假定1計數仍係0.1%但HF振盪器頻率之1個LSB相對偏差等於2計數(0.2%)。吾人現得出△f/(2^m*f0)=2/n0。此對應於其中調諧迴路不穩定之第二種情況。再次考量誤差計數係+8，其意味HF頻率係0.8%(8*0.1)，高於所要值。此引發DAC碼中之-8個LSB之一校正。所得頻率範圍現係-1.6%(-8*0.2%)。此意味DAC校正現係兩倍誤差。因此，在第一校正週期之後，HF頻率低於所要值達-0.8%(0.8%-1.6%)。在下一校正窗期間所量測之誤差接著將係-8計數，接著+8計數，接著-8計數且HF振盪器在所要值周圍的振盪達0.8%。該系統變得不穩定。振盪振幅將隨大於2計數(△f/(2^m*f0)>2/n0)之一LSB值增大。
當HF調諧DAC之1個LSB相對頻率偏差等於或小於1/n0(在頻率量測中1計數相對誤差)時，根據實施例之系統無條件穩定。此可表示為△f/(2^m*f0)<1/n0或n0<2^mf0/△f。當HF調諧DAC之1個LSB相對頻率偏差大於1/n0時，該系統變得有條件穩定，但只要HF調諧DAC之1個LSB相對頻率偏差保持低於1.5/n0(可表示為△f/(2^m*f0)<1.5/n0)，則保持相當穩定。當n0<1.5*2^mf0/△f時達成此最後一個條件。
HF振盪器DAC之一小LSB值允許HF頻率之一微調。然而，其增大用於達到調諧頻率之安定時間。在特定條件下，此安定時間可透過放大誤差碼減小。誤差碼透過一位元位移可簡單地乘以2的冪次方。但放大誤差碼暗指亦虛擬放大計數數目n0且因此修改穩定性條件。若G係施加至誤差碼之增益，則新穩定性條件變為G*n0<1.5*2^mi0/△f。此可重寫為G<1.5*(2^mf0/f)/n0。
放大誤差碼減小安定時間，但亦減小頻率調諧之準確度。若誤 差碼之LSB保持相同且僅將增益G施加至MSB(最高有效位元)，則可避免此缺點(減小頻率調諧之準確度)。就此而言，吾人將使用術語增益自舉而非放大。吾人亦假定吾人使用一正負號碼(而非一2補碼)。
為了將簡易增益自舉施加至MSB，吾人從現在起考量增益G等於2^m，其中m=1、2、3...(G=2、4、8...)。因此，將增益G施加至MSB可簡單地透過一位元位移達成。一2增益將使1個位元位移，一4增益將使2個位元位移，依此類推(圖4B及圖4C)。
圖4A展示在一8位元(減小之)誤差碼施加至一11位元積分器時之一例示性應用。在所示實例中，最高位元權重輸人i8至i10未使用且因此設定至0(零)，即，通常係接地電壓。圖4B及圖4C繪示透過位元位移之增益自舉。
為了闡明何為位元位移，假定3個LSB(e0至e2)未變更且5個MSB(e3至e7)增益自舉之一8位元誤差字組。因此，位元e0至e2將施加至數位積分器108之輸人i0至i2，而對於一2增益，位元e3至e7將施加至積分器108之輸入i4至i8(而非輸入i2至i7)且輸入i3將設定至0。因此，在積分器108之輸入處位元e3至e7位移達1個位元以達成該2增益(圖4B)。為了達成一4增益，位元e3至e7應位移達2個位元，此意味其等連接至積分器108之輸入i5至i9，而輸入i3及i4設定至0。在多數情況中，增益G將限於2或4。對於一2增益，自第四位元施加增益G係一良好折衷(但其可自其他位元施加)。此意味三個最低有效位元(位元0至位元2)並非如上文所描述般增益自舉(圖4B)。當增益G等於4時，可根據位元權重施加不同增益自舉：在此，一良好折衷保持兩個LSB(位元e0及e1)不變更，兩個下一位元(位元e2及e3)增益自舉二(2)且高位元增益自舉四(4)(圖4C)。
如前文所述，一旦HF振盪器調諧至正確頻率，則誤差碼將係一非常小的數值(正數或負數)。因此，誤差碼需要僅數個位元來維持HF 振盪器調諧。此引發使用具有正負號輸出之一可逆計數器之另一優點：可逆計數器及誤差碼兩者可具有的位元少於積分器結果字組。將2補碼表示法用於誤差碼需要相同數目個位元用於積分器輸出字組以及可逆計數器及誤差碼兩者。若使用一減小之誤差碼，積分器之所有未使用輸入必須設定成等於為正負號位元之誤差字組之MSB(最高有效位元)。
因此，使僅數個位元用於誤差碼幫助節省佈局面積。其代價係在HF振盪器調諧啟動時可需要一更長時間(更高數目個校正週期)。一更長啟動時間可在啟動時之HF振盪器初始頻率遠非其調諧值時發生。在此情況中，誤差計數結果為大且其量值可超過誤差碼之減小數目個位元所允許之量值。此引發提供至積分器之誤差碼之一鉗位(或一飽和)。因此，施加至積分器之誤差校正小於原值且可需要若干連續校正週期直至誤差字組不飽和為止。但一旦誤差碼不飽和，則減小大小之誤差碼與一全大小誤差碼之間不再存在任何差。在多數應用中，啟動時此增大之調諧時間並不是問題，因此可使用一減小大小(位元數目)之誤差碼。
只要滿足穩定性需求，則上文所描述之增益自舉技術應應用於減小大小之誤差碼以最小化調諧時間。
用於使誤差碼增益自舉之另一方式係在2個連續計數窗期間計數。此意味在一雙窗週期開始(第一斜坡開始)時重設可逆計數器。接著，可逆計數器在斜坡產生器重設期間停止(空白)且在第二斜坡開始時再次打開。接著正常處理在第二斜坡結束時發生之誤差計數。此技術使誤差碼之量值加倍。當然，需要將可逆計數器之一值預設為等於2*n0。
2個連續計數窗期間之計數不幫助減小調諧時間。在多數情況中，該計數將增大該調諧時間。然而，此技術提供兩種明顯改良：其 使調諧之準確度加倍(此係因為其使計數數目加倍)及其允許截斷時基參考。截斷重要元件(諸如斜坡產生器或比較器)之時基參考允許抵消1/f雜訊及此等區塊之失配效應。此顯著增大參考時基之準確度且因此增大高頻時脈(40MHz)之總體準確度。
在斜坡產生器重設期間截斷參考時基防止引發歸因於截斷程序之非所要誤差。
2個連續計數窗期間之計數允許施加標準(第一級)截斷序列。當施加一第二級或更高級截斷序列時，可達成參考時基之進一步準確度改良。此一序列在Vincent Quiquempoix及Philippe Deval之美國專利第6,909,388 B1號，標題為「Fractal sequencing schemes for sampled data acquisition systems」中予以描述，該案之全文如本文中所完全陳述般以引用方式併入本文中。應注意，標準(第一級)截斷序列需要2個連續計數窗，而第二級序列需要4個連續計數窗。第三級序列將需要8個連續計數窗，依此類推。此意味計數週期之持續時間及計數數目(因此誤差計數增益)對於一標準截斷序列乘以2，對於一第二級截斷序列乘以4，對於一第三級截斷序列乘以8，依此類推。因此，施加高級分形序列可使誤差碼增益增大過多且迫使系統退出穩定狀態。因此，使用者通常將截斷序列限於第一級或第二級。
參考美國專利第6,909,388 B1號，一標準(第一級)截斷序列意味截斷序列係+、-、+、-、+、-...。因此，基本的第一級截斷序列係+、-(或-、+)。基本的第二級截斷序列係+、-、-、+，而基本的第三級截斷序列係+、-、-、+、-、+、+、-，依此類推。
應注意，可能藉由對具有相對序列之兩個(2)連續誤差第一級截斷序列之誤差碼計算平均值而模擬一第二級序列：使第一截斷序列為+、-，同時使第二截斷序列為-、+(因此相對序列)。以此，2個連續第一級序列之後之經平均誤差值與一第二級序列之後之誤差值相同。然 而，誤差碼之增益係2而非4。此有助於維持系統之穩定性。
相對截斷序列之平均值計算技術可應用於更高級截斷序列。
位元位移技術及截斷技術可組合在一起。
用於使誤差碼增益自舉及改良調諧解析度及準確度之一第三種方式可依m倍之所要最終時脈頻率操作HF振盪器且將HFosc/m提供為最終HF時脈。增益m應係一整數。此暗指在Tref週期期間計數之數目乘以m。
依m倍之所需最終HF時脈操作HF振盪器提供相同於將Tref窗持續時間乘以m或累加具有原始持續時間之m個連續Tref週期之計數之調諧解析度及準確度，因此全域地減小調諧時間。然而，對HF振盪器頻率做乘法表明其設計之重要性。
然而，依兩倍(2倍)之所需最終HF時脈操作HF振盪器可係其中需要HF時脈之50%工作循環之應用之一有趣解決方案。
所描述技術係基於用於調諧一HF時脈之一漂移非常低的參考時基。依使得HF時脈振盪器之n0個週期之持續時間等於漂移非常低的時間參考之持續時間之方式調諧時脈頻率。因此，n0=HFclk/Tref，其中HFclk係所要HF頻率。在上文描述中，Tref時基係基於一漂移非常低的RC時基。然而，可使用任何低漂移時基，諸如晶體或同軸諧振器。RC時基之優點係節省諧振器及用於連接其之2個銷之成本。一40MHz晶體之成本節省可係重要的，此係因為40MHz晶體並不是非常普遍。然而，一32.768KHz晶體(鐘錶晶體)相對較便宜。其提供約30.5us且接近於上文描述中所使用之典型32us之一Tref持續時間。
提供自鐘錶晶體振盪器之32.768KHz時脈通常將係一矩形波形，其在30%至70%之範圍中具有一典型工作循環且明顯不同於由所描述之漂移非常低的RC振盪器所提供之Tref信號之波形形狀。此時脈信號照此與上文所描述之系統不相容。因此，其照此無法施加為Tref信號 但必須成形。
圖5繪示使來自鐘錶晶體振盪器之32.768KHz成形之一可行電路。為了提供對所提議之成形電路之簡單理解，僅使用正邏輯。鐘錶振盪器時脈透過一第一反相器501施加至一D正反器504之重設輸入以確保在鐘錶晶體時脈ck32768之低態期間重設D正反器504。D正反器504將其D輸入設定至數位1(高)位準且藉由來自同步電路104之rst信號透過一第二反相器502將其時脈輸入驅動。因此，D正反器504之Q輸出在來自同步電路104之rst信號之下降邊緣處切換至1(高)。鐘錶振盪器時脈亦施加至一2輸入AND閘505，該2個輸入AND閘505使其第二輸入由D正反器504之反相Q輸出驅動。經由第三反相器503提供D正反器504之反相Q輸出。
在鐘錶晶體時脈ck32768之低態(0)期間，如上文所說明般重設D正反器504：因此，其Q輸出係低態(0)且在反相器503之後反相Q輸出信號係高態(1)。AND閘505之輸出處之Tref信號係低態(0)，此係因為ck32768信號係低態。接著，在ck32768信號之上升邊緣處，AND閘505之輸出處之Tref信號切換至1(高)。此轉變啟用rst信號。根據先前實施例，在HF時脈之32個時脈週期期間rst信號保持於1(高)，接著返回至0(低)。rst信號之此下降邊緣如上文部分中所說明引發D正反器504之Q輸出切換至1(高)且反相器503之輸出切換至0(低)。此引發AND閘505之輸出處之Tref信號亦切換至0。因此，由所提議之成形電路所提供之Tref信號類似於運用低漂移RC時基所達成之Tref信號。
所提議之成形電路未在ck32768時脈信號之下降邊緣處提供一脈衝干擾，此係因為AND閘405之第二輸入返回至1(高)，在ck32768時脈信號之下降邊緣之後3個閘延遲。
應注意，運用圖5之所提議成形電路所達成之Tref信號之持續時間稍小於ck32768時脈信號週期。其等於ck32768時脈信號週期減去重 設週期之持續時間(根據一些實施例係32*Thf)。因此，根據一些實施例，n0將等於1189(40MHz/32.768KHz-32)。
一鐘錶晶體振盪器需要若干毫秒或數十毫秒來開始振盪，然而其需要在uA(毫安)範圍中之一操作電路用於維持振盪。因此，其可保持始終供電而不明顯影響睡眠模式消耗。維持鐘錶晶體振盪器始終供電暗指其開始時間將僅在通電時發生。
用於提供一準確外部時基之另一方式係使用一4MHz晶體。4MHz晶體係普遍的且因此相對較便宜。4MHz時脈除以128以提供一32us時基。一4MHz晶體振盪器之開始時間相當快，因此該4MHz晶體振盪器可在睡眠模式期間關閉。
通常，任何準確時基可用作參考時基。可需要一成形電路以提供適當Tref波形。可使用圖5所描繪之成形電路。
儘管本發明已關於其特定實施例進行描述，但此等實施例僅闡釋而非限制本發明。本文中關於本發明之所闡釋實施例之描述(包含摘要及發明內容之描述)並非意欲詳盡本發明或將本發明限於本文中所揭示之精確形式(且特定言之，摘要或發明內容內之任何特定實施例、特徵或功能之包含並非意欲將本發明之範疇限於此實施例、特徵或功能)。而是，本描述意欲描述闡釋性實施例、特徵或功能以為一般技術者理解本發明提供內容脈絡，而不將本發明限於任何特別描述之實施例、特徵或功能，包含在摘要或發明內容中所描述之任何此類實施例、特徵或功能。雖然本文中僅出於闡釋目的而描述本發明之特定實施例及實例，但如熟習相關技術者將認知及明白，在本發明之精神及範疇內之各種等效修改係可行的。如所指示，此等修改可鑑於本發明之所闡釋實施例之前文描述而作出且包含於本發明之精神及範疇內。因此，雖然本發明已在本文中參考其特定實施例進行描述，但意欲在前文揭示內容中作出一系列修改、各種變更及替換，且將明白在 一些例項中在悖離如所陳述之本發明之範疇及精神之情況下將採用本發明之實施例之一些特徵而不對應地使用其他特徵。因此，可作出許多修改以使一特定情況或材料適於本發明之實質範疇及精神。
貫穿本說明書，「一項實施例(one embodiment、an embodiment)」或「一特定實施例」或類似術語之引用意味結合該實施例所描述之一特定特徵、結構或特性包含於至少一實施例中且不一定存在於所有實施例中。因此，貫穿本說明書，在各處術語「在一項實施例中(in one embodiment、in an embodiment)」或「在一特定實施例中」或類似術語之各自出現不一定指代相同實施例。此外，任何特定實施例之特定特徵、結構或特性可依任何合適方式與一或多個其他實施例組合。應瞭解，本文中所描述及所闡釋之實施例之其他變動及修改鑑於本文中之教示係可行的且被視為本發明之精神及範疇之部分。
在本文描述中，提供眾多特定細節(諸如組件及/或方法之實例)以提供對本發明之實施例之徹底理解。然而，熟習相關技術者將認知一實施例可能在無特定細節之一或多者之情況下或在具有其他裝置、系統、總成、方法、組件、材料、部件等之情況下實行。在其他例項中，未具體展示或詳細描述熟知結構、組件、系統、材料或操作以免使本發明之實施例之態樣難以理解。雖然可藉由使用一特定實施例闡釋本發明，但此不是且並非限制本發明於任何特定實施例，且一般技術者將認知額外實施例可易於理解且係本發明之一部分。
如本文中所使用，術語「包括(comprises或comprising)」、「包含(includes或including)」、「具有(has或having)」或其任何其他變體意欲涵蓋一非排他性包含。例如，包括一系列元件之一程序、產品、物件或裝置不一定僅限於此等元件，而是可包含未明確列舉或非此程序、程序、物件或裝置所固有之其他元件。
此外，如本文中所使用，除非另有指示，否則術語「或」通常意欲於意指「及/或」。例如，以下項之任何一者滿足一條件A或B：A係真(或存在)且B係假(或不存在)，A係假(或不存在)且B係真(或存在)，及A及B兩者皆係真(或存在)。如本文中所使用，包含下文申請專利範圍，除非在申請專利範圍內另有明確指示(即，引用「一(a、an)」明確指示僅單數或僅複數)，否則以「一(a、an)」(及在先行詞基礎係「一(a、an)」時之「該」)為開頭之一術語包含此術語之單數及複數兩者。此外，如在本文描述中且貫穿下文申請專利範圍所使用，除非內容脈絡另有明確指示，否則「在...中」之含義包含「在...中」及「在...上」。
將明白，圖式中所描繪之元件之一或多者亦可依一更獨立或整合的方式實施，或在特定情況中甚至可移除或表現為不可操作，如根據特定應用其係有用的。此外，除非另有明確注明，否則圖式中之任何信號箭頭應被視為僅係例示性而非限制性。

Claims (34)

  1. 一種時脈振盪器，其包括：一高速振盪器，其產生一高速時脈信號且包括提供一修整功能之一數位轉類比轉換器；一計數器，其在一時脈輸入處接收該高速時脈信號；一時基，其具有一非常低之漂移且控制該計數器，其中該計數器產生一參考值與一計數器值之間的一差值；及一數位積分器，其具有一m位元輸入且接收該差值且對該高速振盪器提供修整資料，該差值係一整數且包括n位元，其中n<m，n及m大於零，其中僅有該n位元整數差值之最高有效位元(MSB)在該數位積分器之該m位元輸入處被位移以減小一調諧時間，而該n位元整數差值之剩餘位元保持未位移。
  2. 如請求項1之時脈振盪器，其中該參考值永久地儲存於一單次可程式化記憶體內。
  3. 如請求項1之時脈振盪器，其中該時基係一RC時基。
  4. 如請求項1之時脈振盪器，其中由該計數器重設該時基。
  5. 如請求項1之時脈振盪器，其中該計數器經組態以在一啟用輸入處接收一時基輸出。
  6. 如請求項1之時脈振盪器，其中該參考值係該時基之持續時間之一估計。
  7. 如請求項1之時脈振盪器，其中該修整資料指示該差值及一先前週期修整資料。
  8. 如請求項1之時脈振盪器，其中該計數器包括一可逆計數器。
  9. 一種積體電路，其包括：一時基電路，其產生一時間參考；一計數器，其接收該時間參考且經組態以基於沿時間參考持續時間發生之HF時脈脈衝之一計數數目與一校正數目之間的差而產生一誤差信號；一數位積分器，其包括一k位元輸入且經組態以基於該誤差信號而產生一修整功能，其中該誤差信號包括n個位元，其被饋送至該數位積分器之該k位元輸入，其中n<k，n及k大於零，且其中該誤差信號之最高有效位元(MSB)被饋送至該數位積分器使得在該數位積分器之該k位元輸入處該等MSB被位移以減小一調諧時間，而該誤差信號之該等n個位元之剩餘位元未經位移被饋送至該數位積分器；及一高速振盪器，其可使用該修整功能控制且經組態以將該HF時脈脈衝提供至該計數器。
  10. 如請求項9之積體電路，其中該誤差信號基於沿該時間參考持續時間發生之HF時脈脈衝之該計數數目與一可程式化校正碼之數目之間的差。
  11. 如請求項10之積體電路，其中該可程式化校正碼被儲存至一單次可程式化記憶體中。
  12. 如請求項10之積體電路，其中該可程式化校正碼被儲存至一非揮發性可重寫記憶體中。
  13. 如請求項9之積體電路，其中該時基電路包括一非常低漂移RC電路。
  14. 如請求項9之積體電路，其中透過一鐘錶晶體提供該時基電路。
  15. 如請求項13之積體電路，其中一可程式化校正碼代表由該非常低漂移RC電路所提供之該時間參考之一持續時間。
  16. 如請求項14之積體電路，其中該可程式化校正碼代表一32.768KHz鐘錶晶體之一個週期之持續時間。
  17. 如請求項9之積體電路，其中一可程式化校正碼代表一晶體之m個週期之持續時間。
  18. 如請求項9之積體電路，其中該時基電路係源自任何準確時基。
  19. 如請求項9之積體電路，其中該時間參考係基於一非常低漂移RC電路之一輸出之一單個循環。
  20. 如請求項9之積體電路，其中該時間參考係基於該一非常漂移RC電路之一輸出之多個循環。
  21. 如請求項9之積體電路，其中該時間參考係基於一32.768KHz鐘錶晶體之一單個週期。
  22. 如請求項9之積體電路，其中該時間參考係基於一32.768KHz鐘錶晶體之多個週期。
  23. 如請求項9之積體電路，其中該時間參考係基於任何準確時基之一單個週期。
  24. 如請求項9之積體電路，其中該時間參考係基於任何準確時基之多個週期。
  25. 如請求項9之積體電路，其中該時間參考經組態以啟用該計數器。
  26. 如請求項9之積體電路，其中一誤差碼大小係受限的。
  27. 如請求項9之積體電路，其中n=8且k=11。
  28. 如請求項24之積體電路，其中根據一位元權重施加一不同位移。
  29. 如請求項9之積體電路，其中該高速振盪器依多倍之一最終HF輸出頻率操作。
  30. 一種方法，其包括：基於一時基而產生一時間參考；使用一HF振盪器提供HF時脈；在該時間參考之一持續時間期間對該等HF時脈脈衝計數；基於該時間參考之該持續時間之該等HF時脈脈衝計數及一校正信號產生一n位元誤差信號；基於該n位元誤差信號產生一修整信號，其中該n位元誤差信號中僅有一預定數目之最高有效位元(MSB)在一m位元積分器輸入處被位移以產生該修整信號以減小一調諧時間，而該n位元誤差信號之剩餘位元未經位移被饋送至該m位元積分器輸入，其中n<m，n及m大於零；及使用該修整信號控制一高速振盪器。
  31. 如請求項30之方法，其中該校正信號係代表該時間參考之一估計誤差之一單次可程式化信號。
  32. 如請求項31之方法，其中使用一非常低漂移RC電路產生該時間參考。
  33. 如請求項32之方法，其中使用一單個比較器產生該時間參考，該單個比較器接收一單個循環之該非常低漂移RC電路輸出作為輸入。
  34. 如請求項33之方法，其中將該時間參考輸入至用於對該時間參考之該持續時間計數之一計數器之一啟用輸入。
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