TWI474384B - 半導體元件的製造方法 - Google Patents

Description

半導體元件的製造方法

本發明是有關於一種電子元件的製造方法，且特別是有關於一種半導體元件的製造方法。

半導體元件為了達到降低成本及簡化製程步驟的需求，將晶胞區(memory cell)與周邊區(periphery cell)的元件整合在同一晶片上已逐漸成為一種趨勢，例如將快閃記憶體與邏輯電路元件整合在同一晶片上，則稱之為嵌入式快閃記憶體(embedded flash memory)。

在嵌入式快閃記憶體中，周邊區時常包括低壓元件區及高壓元件區。在一般習知之製程中，低壓元件區之閘絕緣層的厚度與晶胞區之閘絕緣層屬於同一道製程製作，且彼此的厚度相當。然而，此種製程方式將使得低壓元件區的效能受限，造成嵌入式快閃記憶體的電性不佳。

有鑑於此，本發明提供一種半導體元件的製造方法，其可於低壓元件區製造相對於晶胞區之厚度較薄的閘絕緣層，以提供半導體元件良好的電性。

本發明提供一種半導體元件的製造方法。提供基底。基底具有第一區、第二區及第三區。至少於第一區及第二區的基底上形成第一絕緣層。於第三區的基底上形成第二 絕緣層。於第二區的基底中形成抑制區。移除第一絕緣層。於基底上形成第三絕緣層，其中第三絕緣層於抑制區上的厚度小於第三絕緣層於第一區中的厚度。於基底上形成導體材料層。進行圖案化步驟，以於第一區的基底上形成多數個第一閘極結構、於第二區的基底上形成至少一第二閘極結構以及於第三區的基底上形成至少一第三閘極結構。

在本發明之一實施例中，形成上述抑制區的方法包括於基底上形成圖案化光阻層，以曝露出第二區的第一絕緣層；以及進行氮氣植入製程。

在本發明之一實施例中，上述氮氣植入製程的植入劑量為每平方公分約10¹³ ~10¹⁵ 個原子，植入能量為約13~17 KeV。

在本發明之一實施例中，上述氮氣區的厚度為約10埃~90埃。

在本發明之一實施例中，於形成上述第三絕緣層的步驟中，抑制區中的氮氣自基底釋出。

在本發明之一實施例中，形成上述第三絕緣層的方法包括進行熱氧化法。

在本發明之一實施例中，形成上述第一絕緣層的方法包括於基底上形成絕緣材料層；以及移除部分絕緣材料層，以曝露出第三區之部分基底，剩餘的絕緣材料層形成第一絕緣層。

在本發明之一實施例中，形成上述第二絕緣層的方法包括進行熱氧化法。

在本發明之一實施例中，上述第三絕緣層於第一區的厚度小於第二絕緣層的厚度。

在本發明之一實施例中，上述第一區為晶胞區，第二區為低壓元件區，且第三區為高壓元件區。

基於上述，當本發明之半導體元件應用於嵌入式快閃記憶體時，可先於低壓元件區中進行氮氣植入，再進行晶胞區及低壓元件區之閘絕緣層的製作。如此一來，可於低壓元件區上製造相對於晶胞區之厚度較薄的閘絕緣層。利用此種半導體元件的製程方法，可在不影響晶胞區之電性的情形下，提供低壓元件區較薄的閘絕緣層，以提高半導體元件之整體效能。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1H為根據本發明一實施例所繪示之半導體元件的剖面示意圖。

首先，請參照圖1A，提供基底100。基底100例如是矽基底。基底100具有第一區100a、第二區100b及第三區100c。此外，基底100中具有多個隔離結構(未繪示)。隔離結構例如是淺溝渠隔離(STI)結構。基底100之第一區100a、第二區100b及第三區100c藉由隔離結構而彼此隔離。值得注意的是，當利用本發明之半導體元件的製造方法製造嵌入式快閃記憶體時，第一區100a例如是晶胞 區、第二區100b例如是低壓元件區及第三區100c例如是高壓元件區，但本發明並不以此為限。

然後，於基底100上形成絕緣材料層102。絕緣材料層102的材料例如是二氧化矽，且其形成方法包括進行熱氧化法。之後，於絕緣材料層102上形成罩幕材料層104。罩幕材料層104的材料例如是氮化矽、氧化矽、氮氧化矽或其組合物。罩幕材料層104的形成方法包括進行化學氣相沈積法或物理氣相沈積法。接著，塗覆圖案化光阻層106於罩幕材料層104上。

請參照圖1B，以圖案化光阻層106為罩幕，依序移除第三區100c之基底100上之部分罩幕材料層104及部分絕緣材料層102，以至少於第一區100a及第二區100b上形成第一絕緣層102a及罩幕層104a，並曝露出第三區100c之部分基底100。上述之移除製程包括進行蝕刻製程。緊接著，移除圖案化光阻層106。在一實施例中，可選擇性地進行灰化製程，以確保圖案化光阻層106完全被移除。在本實施例中，雖然上述移除製程僅移除第三區100c之部分基底100，但本發明並不以此為限。在另一實施例中，亦可移除第三區100c之全部基底100。在此情形下，第一絕緣層102a僅形成於第一區100a及第二區100b的基底100上。

再者，雖然在本實施例中以移除部分絕緣材料層102的方式以形成第一絕緣層102a，但本發明不限制第一絕緣層102a的形成方式。也就是說，在其他實施例中，亦可使 用其他適合的方式而直接於第一區100a及第二區100b的基底100上形成第一絕緣層102a。

請參照圖1C，於第三區100c的基底100上形成第二絕緣層108。第二絕緣層108的形成方法包括進行熱氧化法。在本實施例中，第二絕緣層108形成於第三區100c的部分基底100上，且因為鳥嘴效應而延伸至其周圍的第一絕緣層102a中(如圖1C所示)。再者，在本實施例中，雖然第二絕緣層108僅形成於第三區100c之部分基底100上，但本發明並不以此為限。在另一實施例中，第二絕緣層108亦可形成於第三區100c之全部基底100上。此外，於形成第三絕緣層108的步驟中，亦會同時於罩幕層104a的表面上形成氧化膜層(未繪示)。在一實施例中，於形成第三絕緣層108的步驟之後，也可以選擇性地進行一濕式浸漬(wet dip)製程，以移除第三絕緣層108表面的原生氧化層(native oxide layer)。上述濕式浸漬製程也可同時移除掉罩幕層104a表面上的氧化膜層。之後，移除罩幕層104a。

請參照圖1D，於基底100上形成圖案化光阻層110，以曝露出第二區100b的第一絕緣層102a。接著，進行氮氣植入製程112，以於第二區100b的基底100中形成抑制區114。特別說明地是，雖然在本實施例之中，抑制區114僅形成於第二區100b之部分基底100中，但本發明並不以此為限。在另一實施例中，抑制區114亦可形成於第二區100b之全部基底100中。抑制區114的形成方法包括以每 平方公分約10¹³ ~10¹⁵ 個原子的植入劑量及約13~17 KeV的植入能量所進行之氮氣植入製程112。抑制區114的厚度為約10埃~90埃，更佳為10埃~70埃。

請參照圖1E，移除基底100上的圖案化光阻層110。在一實施例中，可選擇性地進行灰化製程，以確保圖案化光阻層110完全被移除。接著，移除第一絕緣層102a，以曝露出第一區100a及第二區100b之基底100。第一絕緣層102a的移除方法包括進行蝕刻製程。

特別要注意的是，在本發明中，是先進行用於形成抑制區114的氮氣植入製程112，再移除第一絕緣層102a。也就是說，在對第二區100b進行氮氣植入製程112時，第二區100b上的第一絕緣層102a可作為保護第二區100b的緩衝層，以避免氮氣植入製程112破壞第二區100b的基底100表面。

請參照圖1F，於基底100上形成第三絕緣層116，其中，由於抑制區114中的氮氣會抑制第三絕緣層116的生長速度，因此第三絕緣層116於抑制區114上的厚度會小於第三絕緣區116於第一區100a中的厚度。形成第三絕緣層116的方法包括進行熱氧化法。在本實施例中，第三絕緣層116於第一區100a的厚度又小於第二絕緣層108的厚度。

特別要注意的是，於形成第三絕緣層116的步驟中，抑制區114中的氮氣自基底100釋出。因此，於圖1F中以虛線代表抑制區114。具體言之，於爐管中生長第三絕 緣層116的步驟中，同時進行低壓抽吸(purge)，因此抑制區114中氮氣自基底100向上釋出，而非擴散至基底100中。從另一個觀點來說，可視為於最後完成之半導體元件(如圖1H所示)中，將不殘留或僅殘留微量之氮氣植入製程112所植入之氮氣。因此，氮氣植入製程112所植入之氮氣實質上並不會影響半導體元件的效能。

請參照圖1G，於基底100上形成導體材料層118。導體材料層118全面性覆蓋於第二絕緣層108及第三絕緣層116上。導體材料層118的材料例如是多晶矽，且其形成方法包括進行化學氣相沉積法。

接著，請參考圖1H，進行圖案化步驟，以於第一區100a之基底100上形成多數個第一閘極結構120、於第二區100b之基底100上形成至少一第二閘極結構122以及於第三區100c之基底100上形成至少一第三閘極結構124。各第一閘極結構包括導體層118a與位於導體層118a下方及位於第一區100a中的第三絕緣層116a。第二閘極結構122包括導體層118b與位於導體層118b下方及位於第二區100b中的第三絕緣層116a。第三閘極結構124包括導體層118c及其下方的第二絕緣層108a。至此，完成本發明之半導體元件的製作。

綜上所述，本發明於第二區100b之基底100中形成抑制區114。抑制區114可抑制稍後之製程所形成之第三絕緣層116的厚度。亦即，第三絕緣層116於第二區100b中之抑制區114上的厚度小於第三絕緣層116於第一區 100a的厚度。當本發明之半導體元件為嵌入式快閃記憶體，且第一區100a為晶胞區、第二區100b為低壓元件區時，本發明的方法可使得低壓元件區之閘絕緣層的厚度小於晶胞區之閘絕緣層的厚度。又，因為相較於習知技術的製造方法而言，本發明的製造方法並無改變任何第一區100a(即晶胞區)之第三絕緣層116的厚度。故在不影響晶胞區之原電性的情形下，可有效地減少低壓元件區之閘絕緣層的厚度，以提供嵌入式快閃記憶體之良好的電性效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

100a‧‧‧第一區

100b‧‧‧第二區

100c‧‧‧第三區

102‧‧‧絕緣材料層

102a‧‧‧第一絕緣層

104‧‧‧罩幕材料層

104a‧‧‧罩幕層

106、110‧‧‧圖案化光阻層

108、108a‧‧‧第二絕緣層

112‧‧‧氮氣植入製程

114‧‧‧抑制區

116、116a‧‧‧第三絕緣層

118‧‧‧導體材料層

118a、118b、118c‧‧‧導體層

120‧‧‧第一閘極結構

122‧‧‧第二閘極結構

124‧‧‧第三閘極結構

圖1A至1H為根據本發明一實施例所繪示之半導體元件的剖面示意圖。

100‧‧‧基底

100a‧‧‧第一區

100b‧‧‧第二區

100c‧‧‧第三區

108a‧‧‧第二絕緣層

114‧‧‧抑制區

116a‧‧‧第三絕緣層

118a、118b、118c‧‧‧導體層

120‧‧‧第一閘極結構

122‧‧‧第二閘極結構

124‧‧‧第三閘極結構

Claims (10)

1. 一種半導體元件的製造方法，包括：提供一基底，該基底具有一第一區、一第二區及一第三區；至少於該第一區及該第二區的該基底上形成一第一絕緣層；於該第三區的該基底上形成一第二絕緣層，該第二絕緣層與該第一絕緣層不同；於該第二區的該基底中形成一抑制區；移除該第一絕緣層；於該基底上形成一第三絕緣層，其中該第三絕緣層於該抑制區上的厚度小於該第三絕緣層於該第一區中的厚度；於該基底上形成一導體材料層；以及進行一圖案化步驟，以於該第一區的該基底上形成多數個第一閘極結構、於該第二區的該基底上形成至少一第二閘極結構以及於該第三區的該基底上形成至少一第三閘極結構。
2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該抑制區的方法包括：於該基底上形成一圖案化光阻層，以曝露出該第二區的該第一絕緣層；以及進行一氮氣植入製程。
3. 如申請專利範圍第2項所述之半導體元件的製造 方法，其中該氮氣植入製程的植入劑量為每平方公分10¹³ ~10¹⁵ 個原子，植入能量為13~17KeV。
4. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該氮氣區的厚度為10埃~90埃。
5. 如申請專利範圍第2項所述之半導體元件的製造方法，其中於形成該第三絕緣層的步驟中，該抑制區中的氮氣自該基底釋出。
6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該第三絕緣層的方法包括進行熱氧化法。
7. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該第一絕緣層的方法包括：於該基底上形成一絕緣材料層；以及移除部分該絕緣材料層，以曝露出該第三區之部分該基底，剩餘的該絕緣材料層形成該第一絕緣層。
8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該第二絕緣層的方法包括進行熱氧化法。
9. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第三絕緣層於該第一區的厚度小於該第二絕緣層的厚度。
10. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一區為晶胞區，該第二區為低壓元件區，且該第三區為高壓元件區。