KR100589493B1 - 게이트 산화막 형성방법 - Google Patents

Abstract

본 발명은 게이트 산화막 형성방법에 관한 것으로, 보다 자세하게는 고전압영역과 저전압 영역이 동시에 사용되는 게이트 산화막의 형성방법에 관한 것이다.

본 발명의 상기 목적은 게이트 산화막 형성방법에 있어서, 실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계; 상기 기판에 고전압 게이트 산화막과 질화막을 형성하는 단계; 상기 고접압 영역에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 저전압 영역의 고전압 게이트 산화막과 질화막을 제거하는 단계; 상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계 및 상기 포토레지스트 패턴 및 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법에 의해 달성된다.

따라서, 본 발명의 게이트 산화막 형성방법은 고전압 영역의 게이트 산화막을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 저전압 영역의 게이트 산화막 형성시 고전압 게이트 절연막이 오염되는 것을 방지하도록 하는 효과가 있다.

게이트 산화막, 고전압, 저전압, NO

Description

게이트 산화막 형성방법{Method for fabricating gate oxide}

도 1a 내지 도 1c는 종래의 기술에 의한 게이트 산화막을 형성하는 방법의 공정단면도.

도 2a 내지 도 2d는 본 발명에 의한 게이트 산화막을 형성하는 방법의 공정단면도.

본 발명은 게이트 산화막 형성방법에 관한 것으로, 보다 자세하게는 고전압영역과 저전압 영역이 동시에 사용되는 게이트 산화막의 형성방법에 관한 것이다.

일반적으로, 모스형 전계효과 트랜지스터는 반도체 기판에 필드산화막을 형성한 후에 그 전면에 게이트 산화막 및 폴리실리콘층을 활성영역(Active Region)에 형성하고 마스킹 식각으로 트랜지스터의 전극 역할을 하는 게이트 전극을 형성하여 이 게이트 전극의 측면부분에 있는 반도체 기판에 이온을 주입하여 소오스/드레인 영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.

이러한 트랜지스터에서 게이트 산화막은 상부와 하부 사이를 전기적으로 차단하는 절연역할을 하게 되는 것으로서, 반도체소자에서 전기적으로 전압이 높은 고전압 영역과 전압이 낮은 저전압 영역이 동시에 사용되는 멀티플 게이트 산화막(Multiple Gate Oxide)을 갖는 트랜지스터에서는 고전압 영역의 게이트 산화막의 두께는 두껍게 형성하고, 저전압 영역에서는 게이트 산화막의 두께를 얇게 형성하여서 전기적으로 절연이 적절하게 이루어지도록 구성되어져 있다.

도 1a 내지 도 1c는 종래의 게이트 산화막을 형성하는 방법을 순차적으로 보인 도면으로서, 종래의 공정을 살펴보도록 한다.

도 1a는 반도체 기판(1)에 저전압 영역(A) 및 고전압 영역(B)으로 구분되도록 필드산화막(2)을 형성한 후 그 결과물 상에 180Å정도 두께의 제1게이트 산화막(3)을 적층한 상태를 도시하고 있으며, 고전압 영역(B)에는 P-WELL 및 N-WELL이 형성되어지고 필드산화막(2)에 의하여 구분되어지게 된다.

도 1b는 상기 단계 후에 게이트 산화막(3) 상에서 고전압 영역(B)에만 제1감광막(4)을 적층한 후에 식각으로 저전압 영역(A)의 게이트 산화막(3)을 제거한 상태를 도시하고 있다.

도 1c는 상기 제1감광막(4)을 제거한 후에 상기 결과물의 전면에 50∼70Å 두께의 제2게이트 산화막(5)을 형성한 상태를 도시하고 있으며, 자동적으로 저전압 영역(A)에는 얇은 게이트 산화막이 형성되어지게 되고, 고전압 영역(B)에는 두꺼운 게이트 산화막이 형성되어지게 되는 것이다.

그런데, 종래에는 상기한 부분에서 반도체 기판(1)에 필드산화막(2)을 형성 한 후 제1게이트 산화막(3)을 열공정으로 형성할 때 제1게이트 산화막(3)의 두께가 약180Å의 두께로 비교적 두꺼워져 공정시간이 길어짐에 따라 그 하부에 있는 실리콘기판 내의 불순물 이온의 재분포를 초래할 뿐만 아니라 제1게이트 산화막을 형성한 후 감광막을 적층하여 저전압 영역의 게이트 산화막을 건식식각으로 제거하는 공정에서 반도체 기판에 손상을 가하여 소자의 전기적인 특성을 저하시키는 문제점을 지니고 있다. 또한, 불순물 이온이 게이트 절연막을 침투하여 보론침투(Boron penetration) 현상이 발생하여 게이트 절연막의 특성을 나쁘게 하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 고전압 영역의 게이트 산화막을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 게이트 절연막이 오염되는 것을 방지하도록 하는 게이트 산화막 형성방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 게이트 산화막 형성방법에 있어서, 실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계; 상기 기판에 고전압 게이트 산화막과 질화막을 형성하는 단계; 상기 고접압 영역에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 저전압 영역의 고 전압 게이트 산화막과 질화막을 제거하는 단계; 상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계 및 상기 포토레지스트 패턴 및 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2d는 본 발명에 의한 게이트 산화막 형성방법을 공정 순서에 따라 도시한 단면도이다.

먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(11) 상에 저전압 영역(A)와 고전압 영역(B)으로 구분되도록 필드산화막(12)을 형성하고, 웰 형성 공정을 실시한 후 웰 어닐 공정을 진행한다. 이때 상기 필드산화막(12) 형성과 이온주입을 통한 웰 형성 공정은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)방법으로 실시한다.

다음, 도 2b에 도시한 바와 같이, 고전압용 게이트 산화막(13)과 질화막(14)을 형성한다. 필드산화막이 형성된 기판에 열산화 공정을 통하여 고전압용 게이트 산화막을 형성하고, 상기 고전압용 게이트 산화막을 열처리시 NO 가스를 주입하여 상기 고전압용 게이트 산화막의 상부에 질화막을 형성한다. 상기 질화막은 후속 공정에서 상기 고전압용 게이트 산화막으로 불순물이 침투하는 것을 방지하는 역할을 한다.

다음, 도 2c에 도시한 바와 같이, 고전압 영역에 포토레지스트(15)를 형성하 고 저전압 영역의 질화막과 고전압용 게이트 산화막을 제거한다. 고전압용 게이트 산화막과 질화막이 형성된 기판의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝하여 고전압 영역에만 포토레지스트가 남도록 한다. 이후 상기 패터닝된 포토레지스트를 마스크로 저전압 영역의 질화막 및 게이트 산화막을 습식식각으로 제거하여 기판이 드러나도록 한다.

다음, 도 2d에 도시한 바와 같이, 저전압 영역에 저전압용 게이트 산화막(16)을 형성한다. 상기 저전압 영역이 드러난 기판을 열산화 공정을 통하여 저전압용 게이트 산화막을 형성한다. 상기 저전압용 게이트 산화막은 상기 고전압용 게이트 산화막보다 얇게 형성한다. 이어 고전압 영역에 형성되어 있는 포토레지스트 패턴과 질화막을 제거한다.

이후 상기 기판의 상부에 폴리 실리콘을 증착하고 상기 폴리 실리콘을 패터닝하여 게이트를 형성하고 후속공정을 진행하여 기판을 완성한다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 게이트 산화막 형성방법은 고전압 영역의 게이트 산화막 을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 저전압 영역의 게이트 산화막 형성시 고전압 게이트 절연막이 오염되는 것을 방지하도록 하는 효과가 있다.

Claims (5)

1. 게이트 산화막 형성방법에 있어서,

   실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계;

   상기 기판에 고전압 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막을 열처리하여 질화막을 형성하는 단계;

   상기 고전압 영역에 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로 저전압 영역의 고전압 게이트 산화막과 질화막을 제거하는 단계;

   상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계; 및

   상기 포토레지스트 패턴 및 질화막을 제거하는 단계

   를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법.
2. 제 1항에 있어서,

   상기 질화막은 상기 고전압용 게이트 산화막을 열처리시 NO 가스를 주입하여 형성하는 것을 특징으로 하는 게이트 산화막 형성방법.
3. 제 2항에 있어서,

   상기 질화막은 후속 공정에서 상기 고전압용 게이트 산화막으로 불순물이 침투하는 것을 방지하는 것을 특징으로 하는 게이트 산화막 형성방법.
4. 제 1항에 있어서,

   상기 저전압 영역의 질화막 및 게이트 산화막은 습식식각으로 제거하는 것을 특징으로 하는 게이트 산화막 형성방법.
5. 제 1항에 있어서,

   상기 저전압 게이트 산화막은 상기 고전압 게이트 산화막보다 얇게 형성하는 것을 특징으로 하는 게이트 산화막 형성방법.

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