TWI469273B - 包括ｓｏｉ電晶體及塊體電晶體之半導體裝置以及形成該半導體裝置之方法 - Google Patents

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Description

包括SOI電晶體及塊體電晶體之半導體裝置以及形成該半導體裝置之方法
本發明係大致有關積體電路的形成，且詳言之，係有關在複合電路中場效電晶體之形成，包含高速邏輯電路及具有較少速度關鍵行為(less speed－critical behavior)之功能區塊，諸如記憶體區，例如呈CPU之快取記憶體的形式。
積體電路的製造根據指定的電路佈局要求在給定的晶片區上形成許多的電路元件。一般而言，目前實作有複數個製程技術，其中用於諸如微處理器、儲存晶片、特定應用積體電路(application specific IC,ASIC)等之複合電路，由於考慮到運算速度及/或電力消耗及/或成本效益之優越特徵，CMOS技術為目前最有前景的方法之一種。在使用CMOS技術製造複合積體電路期間，例如N型通道電晶體與P型通道電晶體之數百萬互補式電晶體在包含結晶的半導體層之基板上形成。無關是否考量N型通道電晶體或P型通道電晶體，MOS電晶體包括所謂的PN接面，該PN接面係由高摻雜之汲極和源極區與配置在該汲極和該源極區間之相反/或弱摻雜的通道區域之介面來形成。
該通道區域之導電性(例如，該導電通道驅動電流的能力)係受到在該通道區域上方形成之閘極電極控制且被薄絕緣層從那裡隔開。由於對該閘極電極施加適當的控制電壓，該通道區域之導電性(在形成導電通道時)取決於摻雜物濃度、多數電荷載子(charge carrier)之移動率(mobility)、以及取決於該源極與汲極間的距離(對該電晶體寬度方向中該通道區域之給定延伸部而言，該延伸部亦稱為通道長度)。因此，在對該閘極電極施加控制電壓後即在該絕緣層下結合快速產生導電通道的能力，該通道區域之導電性實質上決定該MOS電晶體之效能。因此，後者態樣使得該通道長度縮小，並且連同降低通道電阻率、用於達成增加該積體電路之運算速度的主宰設計標準。
鑑於前者態樣(除了其它優點外)，由於該PN接面之減少寄生電容(parasitic capacitance)之電晶體特徵，該絕緣層上覆矽(silicon－on－insulator,SOI)架構在製造MOS電晶體之重要性上已持續增加。因此，相較於塊體電晶體，允許較高的交換速度。在SOI電晶體中，設置該汲極與源極區域以及該通道區域之半導體區域(也稱為本體)係介電封裝的，而提供顯著的優點，然而也浮現複數個問題。與該塊體裝置之本體相反(其電性連接至該基板並因此對該基板施加特定電位而在特定電位下維持該塊體電晶體之本體)，沒有將該SOI電晶體之本體連接至特定的參考電位，因此，本體的電位通常可浮動，且由於累積少數電荷載子，從而導致電晶體之臨界電壓Vt的變化，此也可稱為磁滯現象(hystersis)。更特別是，對靜態記憶體單元而言，該臨界變化可能導致該單元之顯著的不穩定性，因而就記憶體單元之資料完整性而言可能無法容忍。因此，在習知的SOI裝置中，包含記憶體區塊、與臨界電壓變化有關的驅動電流波動均將適當的設計測量列入考慮，以在該記憶體區塊中提供該SOI電晶體夠高的驅動電流範圍。因此，於該記憶體區塊中，個別SOI電晶體一般以足夠大的寬度來形成以便提供所需驅動電流邊限(margin)，從而需要適度高的晶片區。同樣地，其它用於消除該浮動本體電位所造成的臨界波動之設計測量(例如，所謂的本體束縛(body ties))都是非常消耗空間的解決方案，且可能不需要高精度及包含延伸RAM區之複雜的半導體裝置。
有鑑於先前描述的情形，存在有一種使高階的SOI裝置在關鍵功能的區塊中形成，同時避免或至少降低上述確認之一個或多個問題之效應的替代技術的需求。
以下提出本發明之簡化概要以提供本發明之一些態樣之基本瞭解。該概要不是本發明徹底的全覽。該概要不是要確認本發明之重要或關鍵的元件或描述本發明之範疇。其唯一的目的係為了以簡化形式提出一些概念作為稍後討論之更詳細說明之前言。
一般而言，本發明係針對目的在高階積體電路中減少所需要之層面空間(floor space)之技術，該高階積體電路具有在SOI架構之基礎上形成之時間關鍵之功能電路區塊，且亦具有對磁滯效應有增加的敏感度的裝置區，例如靜態RAM區等。為了此目的，在感測裝置區內的電晶體(例如快取區或其它記憶體區)及較少關鍵速度需求之裝置區域可在類似塊體(bulk－like)的電晶體架構之基礎上來形成，而在其它區中，仍可使用該SOI架構，從而提供用於實質上排除在該類似塊體的裝置之臨界電壓的波動的電位，其可在其他方面藉由浮動本體電位造成。因此，可提供具有相較於等同之SOI電晶體為縮小之尺寸的類似塊體的電晶體，因為可決定這些裝置的驅動電流能力(與該SOI電晶體相反)而不需將磁滯效應列入考量。
根據本發明之一示範的實施例，一種方法包括在位於基板上方之絕緣層上形成第一結晶半導體區域。該方法進一步包括形成第二結晶半導體區域，其與該第一結晶半導體區域相鄰，其中該第二結晶半導體區域連接至該基板。第一複數個電晶體在該第一結晶半導體區域中及上形成，且第二複數個電晶體在該第二結晶半導體區域中及上形成。
根據本發明之另一示範實施例，一種半導體裝置包括在基板上方形成之絕緣層上形成之第一結晶半導體區域。第二結晶半導體區域係橫向形成而與該第一結晶半導體區域相鄰且連接至該基板。此外，第一複數個場效電晶體在第一結晶半導體區域中及上形成，且第二複數個場效電晶體在該第二結晶半導體區域中及上形成。
以下說明本發明之示範實施例，為了清晰起見，沒有將實際實施方式之所有特徵描述於本說明書中。當然應該瞭解，任何此種實際實施例之發展中，可作出許多特定實施方式的決定以實現研發者的特定目標，例如遵從系統有關及商業有關的限制，而彼此之實施方式會有所變化。此外，應該瞭解此種發展的努力可能是複雜且耗時的，但對受益於本發明而在此技術領域具有通常技藝者仍然是例行性的工作。
現將本發明參考附加的圖式來說明。示意地繪製於圖式中的各種結構、系統及裝置僅供解釋的目的，且不致於對在此技術領域具有通常技藝者所熟悉之本發明之細節產生模糊。然而，所包含之附加圖式係為了描述及解釋本發明之示範實施例。應該瞭解本文所用之單字及用語，且詮釋成具有與在相關技術領域具有通常技藝者所瞭解之這些單字及用語一致的意義。沒有特別定義的術語或用語(亦即，不同於在此技術領域具有通常技藝者所瞭解之一般及習慣上意義之定義)被本文術語或用語之一致的用法所暗示。為了使術語或用語具有特殊意義的程度(亦即，非熟知此技藝者所瞭解的意義)，此種特殊定義將以直接且不含糊地對術語與用語提供特殊界定之定義方式明確地在說明書中提出。
本發明係大致有關在單一基板中用於共同形成SOI電晶體及塊體電晶體的技術，其中該塊體裝置可代表對磁滯效應(hysteresis effect)增加感應度之功能電路區塊，亦即，在非束縛的(non－tied)SOI電晶體之電晶體本體中，由電荷載子累積造成個別場效電晶體之臨界電壓的變化，從而提供增強的裝置穩定性，而不需要額外的本體束縛(body ties)或大幅增加的電晶體寬度以提供增加的驅動電流能力邊限。因此，在關鍵電路區塊中，例如CPU核心、組合邏輯區塊等，可將電晶體設置於SOI架構中，從而獲得SOI配置的優點，也就是，高開關速度係因降低的寄生電容，而在另一方面，在感測裝置區中，例如靜態RAM區、快取區等，相較於習知整體高階SOI裝置，可達成顯著減少該電路所佔有之晶片區。為了此目的，個別裝置區域可在高效率製造技術的基礎上來形成，其中例如埋入氧化物等之個別埋入絕緣層可以想要的特徵來形成，同時可額外形成個別的塊體區域，其中，在一些示範的實施例中，個別的塊體區域可以標準的SOI基板開始，然而，在其它示範的實施例中，可使用高階植入或晶圓接合(wafer bonding)技術以提供個別的SOI/塊體基板。
參考第1a－1g，2a－2d，3a－3b以及4a－4c圖，本發明之進一步示範的實施例現將更詳細的說明。第1a圖示意地圖示半導體裝置100在早期製造階段時之剖面圖。該裝置100包括基板101，其可代表諸如塊體半導體基板之任何適當的基板，例如矽基板或任何其它半導體基板。在一些示範的實施例中，該基板101包含基底部份101A，其可具有任何配置且可例如由絕緣材料、半導體材料等組成，而上面部份101B可以是由諸如矽、矽/鍺、矽/碳或其它適當的半導體材料之大量結晶半導體材料形成。如以下會更完整解釋，該基板101(亦即，至少其該部份(101B)可使用作為晶體樣板，用於在該裝置100之指定區處形成個別的結晶半導體區域，在某些實施例中，該基板101可接收用於形成記憶體區之場效電晶體。因此取決於該個別半導體區域之想要的特徵以在上面部份101B的基礎上形成，可對該部份101B設置對應的結晶特徵，例如由晶向(crystal orientation)、晶格間距(lattice spacing)等。例如，若特定的晶向需要該塊體半導體區域在該上面部份101B的基礎上形成，則可對該部份101B提供個別的晶向。
該裝置100可進一步包括埋入絕緣層102，其可包括諸如二氧化矽、氮化矽之任何適當的絕緣材料或其它在該裝置100之特定區中對形成高階SOI電晶體元件提供所需要特徵之材料，上述內容將會於稍後描述。此外，結晶半導體層103在該埋入絕緣層102上形成，其中該半導體層103可具有如對SOI電晶體所需之特徵以在該裝置100之指定區上形成。例如，該半導體層103之材料組成分(composition)、晶向、厚度等可根據高階SOI電晶體之裝置需求條件來選取。在一些示範的實施例中，該半導體層103依據進一步的製程及裝置需求條件可由矽(可包括一定量之非矽原子，例如碳)、鍺等組成。
典型上，如第1a圖所顯示的該半導體裝置100可在廣為接受的技術基礎上來形成，包含晶圓接合技術、高階SIMOX植入技術等。
第1b圖以更高階製造階段示意地圖示該裝置100。該裝置可包括遮罩104，例如硬遮罩層，該遮罩104覆蓋打算作為形成對應的SOI電晶體之SOI區域的裝置區域105S，同時暴露用以接收連接到該基板101之個別的結晶半導體材料之區域150B，例如，至少對該基板101之上面部份101B。該遮罩104可包括任何適當的材料，例如氮化矽、二氧化矽或其它適當的材料，以及在下面的製程期間提供足夠的選擇性之材料組成份。在一示範的實施例中，可設置任選之蝕刻終止層105，例如，以相對於該遮罩104之材料具有高蝕刻選擇性之材料的形式，以便增強該遮罩104之圖案化，並且在稍後的製造階段中將其移除。例如，該遮罩104可由氮化矽組成，同時該任選的蝕刻終止層105可由二氧化矽形成。
該遮罩104可使用以下的製程來製造。首先，若設置任選的蝕刻終止層105，該蝕刻終止層105可在諸如電漿輔助化學氣相沈積法(PECVD)等之廣為接受之沈積技術的基礎上由氧化及/或沈積來形成。之後，可在例如PECVD之基礎上以所需的厚度及該遮罩104想要的特徵沈積材料層。然後，該材料層可藉由形成個別的抗蝕遮罩(resist mask)及使用該抗蝕遮罩作為蝕刻遮罩蝕刻該材料層而在微影(lithography)製程的基礎上圖案化(patterned)。然後，可移除開抗蝕遮罩，且將該裝置100暴露至進一步的蝕刻環境106，用於移除該層105之暴露部份(若設有該層105)，且蝕刻穿過該層103及102。例如，在該蝕刻製程106之第一步驟中，可能在移除該任選的蝕刻終止層105後，該步驟可蝕刻穿過該半導體層103，其中，可使用選擇性的蝕刻化學作用以便可靠的終止該蝕刻製程於該埋入絕緣層102中或之上。以這種方式，可在整個基板101建立高度受控制之蝕刻製程。然後，可改變蝕刻化學作用以對該埋入絕緣層102之材料提供高蝕刻率以便往下蝕刻至該上面部份101B。在一些示範的實施例中，於此蝕刻步驟，亦可選取與該上面部份101B之材料有關之高選擇性的蝕刻化學作用，而因此亦可提供高控制性及橫跨整個基板101之高度一致的蝕刻結果。在其它示範的實施例中，可將該蝕刻製程106執行在非選擇性的蝕刻化學作用的基礎上，從而在單一蝕刻步驟中蝕刻穿過該層103及該層102。在這種情況下，可在端點偵測的基礎上或藉由預定的蝕刻時間來決定該蝕刻製程106之結束。
第1c圖，示意地圖示在完成上述製程順序後及在用於移除來自於該部份101B之該暴露表面101C污染物之任何潔淨製程後之裝置100，以便準備用於後續的磊晶成長製程(epitaxial growth process)之該表面101C。在此製造階段中，該裝置100包括第一結晶半導體區域103S，其代表該結晶半導體層103之殘餘物，且形成在該埋入絕緣層102之殘餘物之上方，現在標示為102S，因此在該裝置100內設置SOI區，該個別的SOI電晶體元件可在該SOI區中或上面形成。
第1d圖係在選擇性的磊晶成長製程107期間示意地圖示在更高階製造階段中的半導體裝置100，用於選擇性地形成第二結晶半導體區域108，該第二結晶半導體區域108連接至該基板101，亦即，連接至該基板101之上面部份101B。在該選擇性的磊晶成長製程107中，可選取諸如壓力、溫度、前導氣體(precursor gases)之組成份、載流氣體(carrier gases)之量及類型等之個別製程參數，使得該半導體之材料沈積實質上侷限於該部份101B之暴露部份，而實質上沒有材料在該遮罩104上形成。因此，在製程107期間，半導體材料最初沈積在暴露表面101C且同樣採用該表面101C之結晶結構。在完成磊晶成長材料之特定高度後，可停止該製程107，因此提供結晶區域108，該結晶區域108之特徵實質上由所沈積之材料類型及位於上面部份101B之下的結晶結構來決定。例如，相較於該第一結晶半導體區域103S，若不同的結晶向(crystallographic orientation)對形成在該第二結晶半導體區域108中的電晶體元件係有利的，則該部份101B可設有所需要的結晶向。因此，在一些示範的實施例中，分別提供該第一結晶半導體區域103S及第二結晶半導體區域108S作為SOI區域及塊體區域可結合提供該區域103S及108之不同的結晶特徵。
在一示範的實施例中，如同樣圖示於第1d圖中，於該磊晶成長製程107前，若在該磊晶成長製程107期間，該半導體區域103S之結晶材料的影響被視為不適當的，該層堆疊102S、103S及104S之個別暴露的側壁(sidewall)上可形成任選的間隔物(spacer)109。在這個情況下，該間隔物109可在任何廣為接受的技術下來形成，包含適當間隔物材料之同形沈積(conformal deposition)，例如，氮化矽、二氧化矽等，該間隔物109可於後續從水平表面部份移除。因此，該半導體區域103S在該成長製程107期間可被有效隔離。
第1e圖示意地圖示更高階製造階段中的半導體裝置100，其中該遮罩104被移除，因此暴露該第一半導體區域103S，從而提供與該塊體區域150B相鄰的SOI區域150S。該遮罩104的移除可在高度選擇性的蝕刻製程的基礎上來完成，如例如果為接受之複數介電材料，諸如與矽基(silicon－based)材料有關的二氧化矽、氮化矽等，同時該第一與第二半導體區域103S、108係實質上由結晶矽組成。例如，氮化矽可在熱磷酸的基礎上以高度選擇性的方式有效地被移除，而沒有大量的材料移除於該第二半導體區域108中。在其它示範的實施例中，在移除該遮罩104後，若該裝置100之結果表面地形(topography)對進一步的製程可視為不夠的，可執行進一步的平坦化製程(planarization process)。例如，在該遮罩104移除後，可執行化學機械研磨(CMP)製程，從而提供平的表面配置，稍後亦將詳細說明。
第1f圖示意地圖示進一步高階製造階段中的半導體裝置。在此，複數電晶體元件151S形成在第一半導體區域103S之中及之上，該第一半導體區域103S對應地代表以SOI架構為基礎之電晶體元件。另一方面，複數電晶體元件151B形成在該第二半導體區域108之中及之上，從而提供類似塊體的電晶體架構。該電晶體151S、151B可根據特定的設計需求條件來形成，其中，如先前所解釋，該SOI電晶體151S可在速度考慮的基礎上來形成，而電晶體151B可在該裝置100內之縮小的層空間處用以提供高功能穩定性而形成。為了此種目的，可使用廣為接受的製造技術，可包含用於獲取所需電晶體特徵之任何精密的製造技術。例如，在高階的應用中，可加入應力(stress)與張力(strain)工程技術以增強電晶體之效能，特別是該SOI電晶體151S，其中可對該電晶體151B提供不同的張力特徵。例如，如先前所解釋，該半導體區域108之材料的特徵可不同於該區域103S之材料的特徵以進一步增強與在不同裝置區150S及150B中的功能有關的該對應電晶體特徵。例如，在一些應用中，提供該半導體區域103S之材料作為有張力的矽材料可能是有利的，然而在該半導體區域108中的對應張力可能不是需要的。因此，在這情況下，藉由在該基板101之部份101B中提供大量非張力的半導體材料，該區域108之材料可成長為大量鬆弛的半導體材料，例如矽。
應該瞭解，顯示於第1f圖中的電晶體配置係僅供示範的本質，且可採用任何適當的電晶體配置。例如，如所示之圖，該電晶體151S與151B可具有個別的閘極電極152(在某些實施例中，可具有大約100 nm且明顯更小的尺寸)，其在個別閘極絕緣層153上形成，其中，例如該等個別層在單獨電晶體元件間可能不同，而在該電晶體151S與151B間可能也不同。此外，可形成個別的汲極與源極154，因此包覆在本體區域155內所形成之通道區域。如先前解釋的，由於提供個別的隔離結構156及下面的絕緣層102S，該SOI電晶體151S之本體區域155可被介電封裝(dielectrically encapsulated)。因此，累積在該SOI電晶體151S之本體區域155中的電荷載子僅可經由該汲極與源極區域154透過漏電流(leakage)來放電，除非提供任何本體束縛(body ties)，不然電荷載子可能需要顯著的層空間，且因此本體155一定程度之浮動電位(floating potential)之變化在電晶體之操作期間可產生。因此，可觀察到該個別臨界電壓之對應的變化，此亦稱為磁滯現象。對諸如CPU核心或任何其它時間關鍵電路之時間關鍵之電路區塊而言，因為受益於增強的開關速度而可容忍該個別的磁滯效應，或可使用某種策略，諸如增加漏電流的PN介面、增加電晶體寬度以補償由於磁滯效應等造成的驅動電流容量的損失。與該SOI電晶體151S之絕緣本體155相反，由於該半導體區域108直接連接至該上面部份101B，該塊體電晶體151B之本體區域155係電性連接至至少該基板101之上面部份101B。因此，類似於通常的塊體配置，可將想要的參考電位156(例如接地電位)施加至該塊體電晶體151B之本體區域155。因此，在一些示範的實施例中，當該複數塊體電晶體151B可代表諸如靜態RAM單元之記憶體單元時，該對應的記憶體單元呈現高穩定性，其中在塊體電晶體之驅動電流之需求條件的基礎上可選取該電晶體配置(亦即，寬度方向的大小)，而不必迎合容納大的臨界電壓之變化之需求條件而如同對相等SOI電晶體的情況一樣，因此需要顯著地增加電晶體寬度以便提供在SOI裝置中記憶體單元之要求的穩定操作。例如，在一些精密的應用中，如第1f圖所示，相對於相等的SOI裝置，藉由使用混合的配置可在該記憶體區中省下達到約百分之三十或更多有價值的晶片空間，此可於諸如CPU核心之時間關鍵之功能區塊中提供相同的效能，同時該記憶體區塊亦在SOI技術下提供。
第1g圖示意地圖示兩個反相器對，其可例如分別在區域150S及150B中形成，其中例如該對應的電路可代表靜態RAM單元。應該瞭解，在示範的實施例中，對應的RAM單元將實質上於該區域150S中形成，以便能省下顯著的空間。因此，如顯示於該區域150S中的電路可於在高階SOI裝置製造時代表習知的RAM單元，該高階SOI裝置包含：如例如在第1f圖中由該複數電晶體151S代表的時間關鍵功能區塊。
在塊體區域150B形成的RAM單元160可包括N型通道電晶體161C及P型通道電晶體171C，而可形成被共同的閘極電極162所控制的個別反相器。此外，該電晶體161C、171C所形成該反相器的輸出可連接至進一步的N型通道電晶體181C，該N型通道電晶體可代表由該反相器161C、171C提供之訊號的傳遞閘極(pass gate)。同樣地，電晶體171D及161D可形成連接至進一步的傳遞閘極181D之更遠的反相器。如先前解釋的，由於該電晶體之塊體配置被該記憶體單元160所使用，在要求該記憶體單元160之適當操作的驅動電流容量的基礎上，對於給定的技術節點(例如閘極之長度162W)可選取諸如161W或171W之個別電晶體長度，而不將臨界變化列入考量。與上述相反，因為這裡該個別的電晶體寬度161W、171W明顯增加才能將磁滯效應列入考量，所以在該SOI區域150S中形成的個別配置將需要明顯增加的晶片區，從而需要寬的驅動電流範圍。因此根據本發明，在裝置100中個別的記憶體區可在塊體電晶體架構之基礎上於裝置區域150B內形成，從而顯著降低所需之層空間，同時對時間關鍵電路區塊而言，可使用高效率SOI架構。
參考第2a至2d圖，進一步之示範實施例現將更詳細說明，其中額外的製程技術將予以說明，以便顯著放寬考慮到磊晶成長製程的選擇性之該需求條件或實質上避免磊晶成長製程。
第2a圖示意地圖示在早期製造階段的半導體裝置200，其可包括基板201，該基板201至少包含大量結晶半導體材料(在基板之上面部份)，而可對該裝置200之後續處理使用作為晶體樣板(crystal temple)。有關該基板201之特徵，可適用相同的標準，如同先前參考該基板101所作的解釋。此外，個別的SOI區域250S及對應的塊體區域250B可依照裝置及設計的需求條件在該裝置200中形成。也就是說，取決於磁滯感測電路區塊之複雜性，該個別塊體區域250B之大小及數目可相應地適應，而該個別SOI區域250S之大小及數目可依照個別的時間關鍵之電路區塊來選取。因此，該區域250S、250B之側邊大小範圍可從數十微米分佈至一百或數百微米。同樣地，如對該裝置100所說明，在個別的SOI區域250S中，可設置層之堆疊，這些層可包含埋入絕緣層202S、第一結晶半導體區域203S及遮罩204。此外，個別的第二結晶半導體區域208可在個別的塊體區域250B內形成，其中相較該區域203S之特徵，該區域208之結晶特徵可相同或可不同，如同先前參考該區域103S及108所作的解釋。
如在第2a圖中所顯示的裝置200可在如先前參考該裝置100而描述之實質上相同的製程技術的基礎上來形成。因此，在先前描述的技術基礎上，於圖案化用於在該區域205S中設置該層堆疊之個別的層後，可執行磊晶成長製程207，其中取決於該區域250S之大小，可降低材料沈積之選擇性，從而在該遮罩204上也多少沈積連續的材料部份208A。因此，為了放寬有關該磊晶成長製程207之選擇性的需求條件，藉由執行額外的材料移除製程(例如在選擇性蝕刻製程及/或CMP製程的基礎上)，可將以殘餘物208A之形式沈積之一定量的材料列入考量。在一些實施例中，用於該區域208之材料可在該成長製程207期間以超過的高度來形成，該超過的高度可在接下來由選擇性的蝕刻製程來移除，因此同樣從該對應的遮罩204移除殘餘物208A，以便在接下來的製程步驟中對該遮罩204提供高度一致的移除製程，如同例如參考該裝置100所作的說明。在其它示範的實施例中，該殘餘物208A的移除可在CMP製程的基礎上來完成，其中在一些示範的實施例中，當該區域208及遮罩204之材料可具有不同的移除率時，該遮罩204可包括終止層204A，該終止層204A可允許該對應的CMP製程可靠的控制。例如，在一些實施例中，該遮罩204可具有例如由二氧化矽組成的上面部份204B，而終止層204A可由氮化矽組成。因此，在拋光(polishing)製程期間，可有效移除該殘留物208A，且該部份204B也可有效拋光，其中由於相對該層204的材料之增加的硬度可減小該區域250B中的移除率。因此，在實質上完全移除該部份204B後，該終止層204A可在該區域250S處提供明顯降低的拋光率，同時在該區域250B之材料立即拋光成實質上平面的表面配置。
第2b圖示意地圖示在完成上述的製程序列後之半導體裝置200。因此，可獲得實質上平面的表面地形，其中該終止層204A之殘餘物(其可具有相當小的厚度，例如大約5nm或更小)然後在如先前所述的選擇性蝕刻製程之基礎上可被移除。因此，藉由採用諸如額外的蝕刻製程、CMP製程或其組合之額外的材料移除製程，有關該蝕刻製程207之選擇性的限制，以及有關橫跨整個基板201之沈積一致性可顯著放鬆，因為藉由高度可控制的沈積製程(例如用於形成包含該部份204A與204B之終止層204之對應的沈積配方)可決定該區域208之最後獲得之高度位準且以此方式而最後獲得之表面平面性(surface planarity)。以此方式，在該凹槽(cavity)蝕刻製程期間，非一致性之增加程度可被容忍。此外，有關該沈積製程207之製程參數以及對適當成長遮罩材料之選取可達成增強的彈性，因為任何適當的材料可被選取而提供該磊晶成長製程207期間之高度選擇性，然而該磊晶成長製程207可能在蝕刻製程的基礎上不需要對後續的移除呈現想要的高度蝕刻選擇性。
第2c圖係根據進一步示範的實施例示意地顯示裝置200，其中該沈積製程207可因明顯降低選擇性或相對該遮罩204非選擇性而設計為磊晶製程。因此，該製程207可形成該層208A，其中在該區域250B內之至少中央部份208C根據該基板201之樣板可具有實質上結晶之結構。在又其它示範實施例中，該層208A可被沈積為實質上非晶質層(amorphous layer)，而無關是否作為沈積的該層208A可包含結晶部份，其厚度被選取以便將該區域250B中的凹處填充至想要的高度。因此，為了將該層208A之表面地形平坦化，可執行CMP製程。其中，在一些示範的實施例中，該層208A可從該個別的遮罩層204實質上完全移除，該遮罩層204現可作用為CMP終止層，如先前所解釋。
第2d圖示意地圖示完成上述製程序列後的半導體裝置200。因此，該裝置包括具有相對該區域250S之實質上平面的表面配置之半導體區域208，其中該半導體區域208可以是實質上完整的非晶質、複晶或可包含該結晶部份208C。之後，該遮罩層204可在選擇性的蝕刻製程之基礎上被移除，其中，在移除該遮罩層204之前或之後，可使用該基板201或其部份作為晶體樣板而執行適當設計的退火(annealing)製程以再結晶該區域208。例如，為了再結晶該區域208可在大約600至1100℃之溫度下使用熱處理。在其它示範的實施例中，可用雷射為基礎或閃光為基礎的退火技術以在該區域208中有效獲得對應的結晶結構。之後，可繼續進一步的製程，如參考第1f及1g圖同樣地說明，也就是，具有SOI配置之對應的電晶體可在該半導體區域203S之中或之上形成，而具有塊體配置之對應的電晶體可在結晶區域208之中或之上形成。因此，可達成個別混合的配置，同時當從SOI基板開始時可完成有關形成該塊體區域250B之增強的製程彈性。
參考第3a及3b圖，將會說明進一步的示範實施例，其中個別的SOI區域及塊體區域可在高階植入技術的基礎上來形成。
第3a圖示意地圖示包括基板301之半導體裝置300，其包含結晶半導體層303，在該結晶半導體層303上形成遮罩層304。該基板301可代表任何適當的載體材料，用於支撐該結晶半導體層303。此外，該遮罩層34可由任何適當的材料組成，該材料在高階植入製程307中具有用以作用為植入遮罩及用以忍受諸如高溫之環境條件之特徵，用於將諸如氧之指定原子物種引入至如303D所指示之指定的深度。
如第3a圖所顯示的半導體裝置300可在以下的製程的基礎上來形成。包含該結晶半導體層303之基板301可從基板製造商取得或可在廣為接受的技術基礎上來形成。之後，該遮罩304(其可包含任何蝕刻終止層等)可在廣為接受的沈積之基礎上及在光微影(photolithography)的基礎上來形成。例如，該遮罩304可由二氧化矽、氮化矽等組成。在該遮罩304圖案化後(此圖案化暴露SOI區域350S)，可在該遮罩304的基礎上執行製程307。在一些示範的實施例中，該製程307可代表由植入氧加以分離(separation by implantation of oxygen,SIMOX)之製程以在該區域350S中局部形成埋入的絕緣層。該SIMOX技術(其可照慣例地使用用於形成整個SOI基板)係根據特定的植入技術，用以將氧引入至指定的深度，也就是該深度303D，而沒有將該層303之下面的結晶區域大量的非晶質化(amorphizing)。這可藉由在例如大約400至600℃之升高的溫度下執行該氧植入來完成，使得離子植入導致的損害立即被修復(至少到某一程度)，使得即使在所需之高劑量植入後，該植入氧上方之受損的半導體區域(集中在該深度303D之附近)在形成埋入絕緣層(例如氧化物層)時之退火週期期間可被大量再結晶化。藉由現代的SIMOX植入機可完成高氧濃度的引入(例如需要一劑量大約1018 離子/平方公分)，該SIMOX植入機以適度高均勻性提供高離子束電流橫跨該基板301。
第3b圖示意地圖示在移除該遮罩304及個別的熱處理以便在該SOI區域350S的半導體層303內形成埋入的絕緣層302S後之半導體裝置300。因此，該裝置300包括在該埋入的絕緣層302S上形成第一結晶半導體區域303S及第二半導體區域308，而表示該半導體層303之殘餘物。然後，可在如先前參考第1f圖及1g圖說明之製程技術的基礎上繼續進一步的製程。亦即，對應的SOI電晶體可在該區域303S之中及之上來形成，而用於記憶體區之對應的塊體裝置可在該區域308之中及之上形成。
參考第4a至4c圖，將說明本發明之進一步示範的實施例，其中晶圓接合技術根據本發明之其它示範的實施例可被用於形成複數SOI區域及用於製造其中個別電晶體之塊體區域。
第4a圖示意地圖示基板401，其可包括載體部份401A及上面部份401B，該基板401可由諸如絕緣材料(例如二氧化矽)之任何適當的材料或諸如矽等之半導體材料來組成。此外，半導體裝置400係顯示包含予體(donator)基板420，該予體基板420可以塊體半導體基板的形式來設置，例如矽基板或具有在結晶半導體層403上所形成之任何其它載體材料。此外，部份的半導體層403被絕緣層402S所替換，該絕緣層402S可由任何適當的材料組成，例如二氧化矽、氮化矽等，因為該絕緣層402S可能需要SOI區域的形成。此外，諸如氫及/或氦之光原子物種422(其可能已藉由相應地設計之植入製程421所植入)可在指定的深度下在該層403內形成。
如顯示於第4a圖之半導體裝置400可根據以下的製程來形成。在設置包括該半導體層403之予體基板420後，該植入製程421可在廣為接受之植入基礎上在適當的深度下而執行定位該光原子物種422。之後，可在該層403上形成蝕刻遮罩(圖中未顯示)，以便將對應於該絕緣層402S之該層403之部份暴露。之後，為了移除該層403之材料達到想要的深度，可執行對應的蝕刻製程，以及可沈積後續的絕緣材料，例如藉由適當的CVD技術，其中，取決於製程參數，可獲得高度非同形(non－conformal)之沈積製程。之後，該絕緣材料之過多的材料例如可由CMP來移除，以便最後暴露與該絕緣層402S相鄰之該層403之材料。在其它示範的實施例中，在用於形成該絕緣層402S而移除該絕緣材料之過多材料後，在該絕緣材料沈積前或甚至在該層403圖案化前可形成適當的CMP終止層，用以提供高度平面的表面地形。
第4b圖示意地圖示在進一步的高階製造階段中結合該基板401之半導體裝置400，也就是，在將該半導體裝置400與該層403接合至該基板401(亦即該層部份401B)之後。為此目的，為了將該裝置400與該基板401穩固連接，可應用如在習知的晶圓接合技術中之溫度(例如在大約800至1100℃之範圍內)及高壓。對在此技術領域所建立之廣為接受的技術而言，於後續的劈開(cleavage)製程(例如根據高壓水柱等)中，為了在該層403中界定劈開面(cleavage plane)，用以移除該層403之剩餘部份，在該接合製程之前、之後或期間，該原子物種422可被加熱處理以形成不平整或“氣泡(bubble)”。在其它示範的實施例中，該層403之殘餘材料可藉由研磨、拋光或蝕刻製程來移除。在此情況中，被引入特定深度之原子物種422可用來控制該個別材料的移除製程。
第4c圖示意地圖示於完成上述製程序列後之裝置400。因此，該裝置400包括含有形成在埋入絕緣層402S上的結晶區域403S的SOI區域450S，且同時包括具有結晶區域408之塊體區域450B。因此，對諸如CPU核心等之個別功能邏輯方塊的有效高速度SOI電晶體可在該一個或多個SOI區域450S內形成，而塊體電晶體可在個別的塊體區域450B中形成，從而以有效空間的方式提供用於形成複雜記憶體區之可能，如同樣先前參考第1f及1g圖所作的說明。
因此，本發明提供使塊體電晶體架構整合之技術，例如，對於在其它方面之SOI電路的複雜SRAM區而言，該SOI電路具有快速開關速度的好處，然而該塊體SRAM區由於排除該記憶體區中的磁滯效應而提供了顯著的區之節省。這在某些示範實施例中可藉由SOI基板開始及藉由選擇性的磊晶成長技術在該基板中局部形成個別的塊體區來完成。在又其它的示範實施例中，為了提供增強的製程彈性，諸如非選擇性的磊晶成長、非晶質或複晶材料的沈積之較不複雜的沈積技術可用於結合額外的材料移除製程。在更其它示範的實施例中，高階的植入技術及晶圓接合技術可被用來局部形成個別的SOI區域及塊體區域。
以上揭露之特定的實施例僅為示範的，如本發明可以不同但相等的方式來修改及實作，該方式對在此技術領域具有通常技藝者且受益於本文中的教示會是顯而易見的。例如，以上提出的製程步驟可執行於不同的次序。此外，本文中所示的結構或設計之細節除了以下所描述的申請專利範圍並未欲作限制。因此很明顯的，可改變及修改以上揭露之特定實施例，且所有此種變化皆被視為在本發明之範疇及精神之內。因此，本文中所尋求的保護係如以下的申請專利範圍所提。
100．．．半導體裝置
101．．．基板
101A．．．基底部份
101B．．．上面部份
101C．．．暴露表面
102．．．埋入絕緣層
102S．．．殘餘物、層堆疊
103．．．半導體層
103S．．．第一結晶半導體區域、層堆疊
104．．．遮罩
104S．．．層堆疊
105．．．蝕刻終止層
105S．．．裝置區域
106．．．蝕刻製程
107．．．磊晶成長製程
108．．．第二結晶半導體區域
109．．．間隔物
150B．．．結晶半導體材料之區域
150S．．．SOI區域
151B．．．電晶體元件
151S．．．電晶體元件
152．．．閘極電極
153．．．閘絕緣層
154．．．汲極與源極
155．．．本體區域
156．．．隔離結構；參考電位
160．．．RAM單元
161C．．．N型通道電晶體
161D．．．電晶體
161W．．．電晶體長度
162．．．閘極電極
162W．．．閘極之長度
171C．．．P型通道電晶體
171W．．．電晶體長度
171D．．．電晶體
181D．．．傳遞閘極
200．．．半導體裝置
201．．．基板
202S．．．埋入絕緣層
203S．．．第一結晶半導體區域
204．．．遮罩
204A．．．終止層
204B．．．上面部份
208．．．第二結晶半導體區域
208A．．．材料部份
208C．．．中央部份；結晶部份
250B．．．塊體區域
250S．．．SOI區域
300．．．半導體裝置
301．．．基板
302S．．．埋入絕緣層
303．．．結晶半導體層
303D．．．深度
303S．．．第一結晶半導體區域
304．．．遮罩層
350S．．．圖案化暴露SOI區域
307．．．製程
308．．．第二半導體區域
400．．．半導體裝置
401．．．基板
401A．．．載體部份
401B．．．上面部份
402S．．．絕緣層
403．．．結晶半導體層
403S．．．結晶區域
408．．．結晶區域
420．．．予體基板
421．．．植入製程
422．．．氫及/或氦之光原子物種
450B．．．塊體區域
450S．．．SOI區域
藉由參考以下結合附加圖式的說明可瞭解本發明，其中相似的元件符號標示相似的元件，且其中：第1a至1f圖係根據本發明示範的實施例，在以下各種製造階段期間：開始自SOI基板形成類似SOI(SOI－like)的電晶體和相鄰裝置區域中塊體電晶體，以及在基板之結晶部份的基礎上再成長半導體材料的相關部份而示意地圖示半導體裝置之剖面圖；第1g圖分別示意地圖示形成為SOI裝置與塊體裝置之複數個電晶體元件之俯視圖，其中根據本發明相對相等SOI裝置可減少該塊體裝置之電晶體寬度；第2a至2d圖係對SOI裝置及塊體裝置在第一與第二結晶半導體區域之形成期間而分別示意地圖示剖面圖，其中根據本發明其它示範的實施例，諸如化學機械研磨法(CMP)之額外的材料移除製程可被使用；第3a至3b圖係又根據其它示範實施例，在植入製程的基礎上示意地圖示形成SOI區域及塊體區域之剖面圖；以及第4a至4c圖係更根據本發明之其它示範實施例，示意地圖示用於在該基板上形成對應的SOI區域及塊體區域之基板和予體基板之剖面圖。
雖然本發明可作各種修改與替代形式，然藉由圖式中的例子已示出其特定的實施例，且在本文中詳細說明。然而應該瞭解，本文中特定實施例的說明不是要將本發明限制於所揭露之特定型式，但相反地，本發明係要涵蓋落於本發明之精神與範疇內之所有修改、相等及替代，而如附加的申請權利範圍所界定。
100．．．半導體裝置
101．．．基板
101A．．．基底部份
101B．．．上面部份
101C．．．暴露表面
102．．．埋入絕緣層
102S．．．殘餘物
103．．．半導體層
103S．．．第一結晶半導體區域
104．．．遮罩
105．．．蝕刻終止層
105S．．．裝置區域
106．．．蝕刻製程
107．．．磊晶成長製程
108．．．第二結晶半導體區域
109．．．間隔物
150B．．．結晶半導體材料之區域
150S．．．SOI區域
151B．．．電晶體元件
151S．．．電晶體元件
152．．．閘極電極
153．．．閘極絕緣層
154．．．汲極與源極
155．．．本體區域
156．．．隔離結構；參考電位

Claims (7)

  1. 一種形成半導體裝置之方法，包括：將原子物種(species)以指定深度植入在予體基板之表面層中；在該指定深度上方之予體基板之結晶半導體材料之該表面層中形成彼此橫向相鄰的結晶部份與絕緣部份；將該予體基板之該表面層接合至基板，該表面層包含該絕緣部份以及該結晶部份之共面暴露部份；移除該予體基板之過多材料，其係利用位於該指定深度之該原子物種控制該過多材料之移除，以維持一部份之該結晶半導體材料於該絕緣部份上，並定義SOI區域及定義該結晶部份中之塊體區域；在該SOI區域中，形成電子電路之第一複數個電晶體；以及在該塊體區域中，形成該電子電路之第二複數個電晶體。
  2. 如申請專利範圍第1項之方法，其中，該過多的材料藉由劈開該予體基板而移除。
  3. 如申請專利範圍第1項之方法，其中，該絕緣部份藉由在該表面層中形成凹處及以絕緣材料填充該凹處而形成。
  4. 如申請專利範圍第1項之方法，其中，至少一些之該第二複數個電晶體係形成以便界定記憶體單元。
  5. 一種形成半導體裝置之方法，包括：在基板上形成的SOI區域中，形成電子電路之第一複數個電晶體，其中，該第一複數個電晶體包括隔離電晶體本體，至少一些之該第一複數個電晶體係形成第一反相器，以及該第一反相器之該些電晶體係具有第一電晶體寬度；以及在該基板上形成之塊體區域中，形成該電子電路之第二複數個電晶體，其中，至少一些之該第二複數個電晶體係形成第二反相器，以及該第二反相器之該些電晶體係具有小於該第一電晶體寬度之第二電晶體寬度，其中，形成該第一及第二複數個電晶體包括將原子物種以指定深度植入在予體基板之表面層中；在予體基板之表面層中形成橫向相鄰的結晶部份與絕緣部份；將該予體基板以該表面層接合至該基板，該表面層包含該絕緣部份以及該結晶部份之共面暴露部份；以及移除該予體基板之過多材料，其係利用位於該指定深度之該原子物種控制該過多材料之移除，以維持材料於該絕緣部份上作為該SOI區域並使用該結晶部份作為該塊體區域。
  6. 如申請專利範圍第5項之方法，其中，該過多的材料藉由劈開該予體基板而移除。
  7. 如申請專利範圍第5項之方法，其中，該絕緣部份藉由在該表面層中形成凹處及以絕緣材料填充該凹處而形成。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603500B1 (ko) * 2008-12-10 2016-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2254148B1 (en) * 2009-05-18 2011-11-30 S.O.I.Tec Silicon on Insulator Technologies Fabrication process of a hybrid semiconductor substrate
KR101807777B1 (ko) * 2010-03-31 2017-12-11 소이텍 본딩된 반도체 구조들 및 이를 형성하는 방법
JP5621334B2 (ja) * 2010-06-10 2014-11-12 富士電機株式会社 半導体装置および半導体装置の製造方法
EP2477216A1 (en) * 2011-01-13 2012-07-18 Soitec Hybrid bulk/SOI device with a buried doped layer and manufacturing method thereof
JP2012256649A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp 半導体装置、半導体ウエハ、及びこれらの製造方法
CN103187351B (zh) * 2011-12-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 集成电路的制作方法
US8778772B2 (en) 2012-01-11 2014-07-15 Globalfoundries Inc. Method of forming transistor with increased gate width
CN103295951A (zh) * 2012-02-27 2013-09-11 中国科学院上海微***与信息技术研究所 基于混合晶向soi的器件***结构及制备方法
US9548319B2 (en) * 2015-03-10 2017-01-17 International Business Machines Corporation Structure for integration of an III-V compound semiconductor on SOI
US10109638B1 (en) * 2017-10-23 2018-10-23 Globalfoundries Singapore Pte. Ltd. Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate
DE102022213418A1 (de) 2022-12-12 2024-06-13 Robert Bosch Gesellschaft mit beschränkter Haftung Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691231A (en) * 1994-06-16 1997-11-25 Nec Corporation Method of manufacturing silicon on insulating substrate
US20040150044A1 (en) * 2003-01-21 2004-08-05 Hajime Nagano Element formation substrate, method of manufacturing the same, and semiconductor device
US20050191797A1 (en) * 2004-02-27 2005-09-01 Koji Usuda Semiconductor device and method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2794702B2 (ja) 1987-11-30 1998-09-10 株式会社デンソー 半導体装置の製造方法
JP3006387B2 (ja) * 1993-12-15 2000-02-07 日本電気株式会社 半導体装置およびその製造方法
JP2770808B2 (ja) 1995-03-13 1998-07-02 日本電気株式会社 半導体基板及びその製造方法
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
KR100335449B1 (ko) * 1998-04-17 2002-05-04 가네꼬 히사시 Ｓｏｉ 기판 및 그 제조 방법
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
JP3825688B2 (ja) * 2001-12-25 2006-09-27 株式会社東芝 半導体装置の製造方法
US6630714B2 (en) * 2001-12-27 2003-10-07 Kabushiki Kaisha Toshiba Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer
JP2003258212A (ja) 2001-12-27 2003-09-12 Toshiba Corp 半導体装置
JP2003203967A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
JP2003243528A (ja) * 2002-02-13 2003-08-29 Toshiba Corp 半導体装置
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
JP2004096044A (ja) * 2002-09-04 2004-03-25 Canon Inc 基板及びその製造方法
JP3974542B2 (ja) * 2003-03-17 2007-09-12 株式会社東芝 半導体基板の製造方法および半導体装置の製造方法
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
JP2006066691A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
US7274072B2 (en) * 2005-04-15 2007-09-25 International Business Machines Corporation Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691231A (en) * 1994-06-16 1997-11-25 Nec Corporation Method of manufacturing silicon on insulating substrate
US20040150044A1 (en) * 2003-01-21 2004-08-05 Hajime Nagano Element formation substrate, method of manufacturing the same, and semiconductor device
US20050191797A1 (en) * 2004-02-27 2005-09-01 Koji Usuda Semiconductor device and method of manufacturing the same

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