JP2003243528A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003243528A
JP2003243528A JP2002035681A JP2002035681A JP2003243528A JP 2003243528 A JP2003243528 A JP 2003243528A JP 2002035681 A JP2002035681 A JP 2002035681A JP 2002035681 A JP2002035681 A JP 2002035681A JP 2003243528 A JP2003243528 A JP 2003243528A
Authority
JP
Japan
Prior art keywords
semiconductor
region
boundary
semiconductor layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002035681A
Other languages
English (en)
Inventor
Takashi Yamada
敬 山田
Tsutomu Sato
力 佐藤
Shinichi Nitta
伸一 新田
Hajime Nagano
元 永野
Ichiro Mizushima
一郎 水島
Naohito Chikamatsu
尚人 親松
Yoshihiro Minami
良博 南
Shinji Miyano
信治 宮野
Osamu Fujii
修 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002035681A priority Critical patent/JP2003243528A/ja
Priority to US10/096,655 priority patent/US6906384B2/en
Priority to TW091125023A priority patent/TW578202B/zh
Priority to KR1020030008743A priority patent/KR100597927B1/ko
Priority to CNB031041140A priority patent/CN1225028C/zh
Priority to US10/443,869 priority patent/US20030201512A1/en
Publication of JP2003243528A publication Critical patent/JP2003243528A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 応力による特性変化を防止できる半導体装置
を提供すること。 【解決手段】 半導体基板10上に設けられ、半導体基板
10と電気的に接続された第１半導体層13と、第１半導体
層13の近傍に設けられ、半導体基板10と電気的に分離さ
れた第２半導体層12と、第１、第２半導体層13、12上に
それぞれ設けられ、第１、第２半導体層12、13の境界と
平行に配置されたゲート電極16a、16dをそれぞれ有する
第１、第２ＭＯＳトランジスタTR1、TR4とを具備するこ
とを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特にSOI(Silicon On Insulator)基板、ま
たはSON(Silicon on Nothing)基板を用いたシステムLSI
に用いられる技術に関するものである。
【０００２】
【従来の技術】SOIは、絶縁膜上にシリコン層を形成し
た構造として、従来から広く知られている。このような
SOI上に半導体素子を形成することにより、ロジック回
路の低消費電力化や動作速度の高速化を図る試みが、近
年、盛んに行われている。今後、例えばDRAM(Dynamic R
andom Access Memory)を混載したシステムLSI等にも、S
OIが用いられることが予想される。
【０００３】ところで、SOI上に形成されたMOSトランジ
スタは、チャネルが形成されるボディ領域の電位がフロ
ーティングとなることに起因した特異な動作現象を生じ
ることがある。この現象は基板浮遊効果と呼ばれてい
る。基板浮遊効果は、半導体素子におけるリーク電流や
閾値電圧の変動の原因となる。従ってSOI上のMOSトラン
ジスタは、リーク電流や閾値電圧に対して高度の制御性
を求める回路、例えばDRAMセルアレイやセンスアンプ等
には不向きである。他方、ディジタル動作を行うロジッ
ク回路等に対しては、SOI上のMOSトランジスタが最適で
ある。このようにSOIは、回路の種類毎に向き、不向き
がある。
【０００４】そこで、半導体基板上に部分的にSOIを形
成した構造（以下、部分SOI構造と呼ぶ）が提案されて
いる。本構造は、半導体基板上の一部にSOIを形成し、S
OIを設けた領域（SOI領域）にロジック回路等を形成す
る一方、SOIを設けない領域（バルク領域）にDRAMセル
等を形成するものである。部分SOI構造の形成方法につ
いての提案は、特開平8-17694号、特開平10-303385号、
特開平8-316431号、特開平7-106434号、特開平11-23886
0号、特開2000-91534号、特開2000-243944号公報、Robe
rt Hannonらによる、2000 Symposium on VLSI Technolo
gy Digest of Technical Papers, pp.66-67、Hoらによ
る2001 IEDM Technical Digest pp.503-506等に為され
ている。
【０００５】部分SOI構造を用いれば、同一半導体基板
上において、SOI上のMOSトランジスタとシリコン基板上
のMOSトランジスタとを、半導体素子の特性によって使
い分けることが出来る。従って、システムLSIの高速・
高性能化が実現できる。
【０００６】
【発明が解決しようとする課題】しかしながら、SOI領
域とバルク領域との境界付近では、境界の形成方法や基
板構造の変化に伴って応力が発生する。この応力は、電
子やホールの移動度の変化や、結晶欠陥の発生の原因と
なる。その結果、上記従来の部分SOI構造であると、SOI
領域とバルク領域との境界に接して存する半導体素子の
特性が変化するという問題があった。
【０００７】この発明は、上記事情に鑑みてなされたも
ので、応力による特性変化を防止できる半導体装置を提
供することにある。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に設けられ、前記半導体基板と電気
的に接続された第１半導体層と、前記第１半導体層の近
傍に設けられ、前記半導体基板と電気的に分離された第
２半導体層と、前記第１、第２半導体層上にそれぞれ設
けられ、前記第１、第２半導体層の境界と平行に配置さ
れたゲート電極をそれぞれ有する第１、第２ＭＯＳトラ
ンジスタとを具備することを特徴としている。
【０００９】上記構成の半導体装置であると、第１、第
２ＭＯＳトランジスタは、第１、第２半導体層の境界と
平行に配置されたゲート電極を有している。従って、第
１、第２ＭＯＳトランジスタは前記境界で発生する応力
の作用を受けない。その結果、応力による第１、第２Ｍ
ＯＳトランジスタの特性変化を防止できる。同時に、第
１、第２ＭＯＳトランジスタを境界に近接して配置する
ことが出来る。
【００１０】また、この発明に係る半導体装置は、半導
体基板上に設けられ、前記半導体基板と電気的に接続さ
れた第１半導体層と、前記第１半導体層の近傍に設けら
れ、前記半導体基板と電気的に分離された第２半導体層
と、前記第１、第２半導体層中のいずれか一方に設けら
れ、前記第１、第２半導体層の境界から第１の距離だけ
離隔する第１素子領域と、前記第１、第２半導体層のう
ち、前記第１素子領域が設けられた一方に設けられ、前
記第１、第２半導体層の境界から、前記第１の距離より
も大きい第２の距離だけ離隔する第２素子領域と、前記
第１素子領域中に設けられ、前記第１、第２半導体層の
境界と平行に配置されたゲート電極を有する第１ＭＯＳ
トランジスタと、前記第２素子領域中に設けられ、前記
第１ＭＯＳトランジスタのゲート電極と直交する方向に
配置されたゲート電極を有する第２ＭＯＳトランジスタ
とを具備することを特徴としている。
【００１１】上記構成の半導体装置であると、第１、第
２ＭＯＳトランジスタは、第１、第２半導体層の境界と
平行に配置されたゲート電極を有している。そして、第
１ＭＯＳトランジスタは第２ＭＯＳトランジスタよりも
前記境界に近接して配置されている。従って、境界で発
生する応力による第１、第２ＭＯＳトランジスタの特性
変化を防止しつつ、デッドスペースを低減できる。
【００１２】更にこの発明に係る半導体装置は、半導体
基板上に設けられ、前記半導体基板と電気的に接続され
た第１半導体層と、前記第１半導体層の近傍に設けら
れ、前記半導体基板と電気的に分離された第２半導体層
と、前記第１半導体層中に設けられ、一部が前記第２半
導体層直下の前記半導体基板に達するように配置された
第３半導体層とを具備することを特徴としている。
【００１３】上記構成の半導体装置であると、第３半導
体層の一部は、第１、第２半導体層の境界を超えて、第
２半導体層直下の半導体基板中に達している。そのた
め、第３半導体層内に形成されるべき半導体素子を、第
１、第２半導体層の境界に近接して配置できることとな
り、その結果デッドスペースを低減できる。
【００１４】更にこの発明に係る半導体装置は、半導体
基板上に設けられ、前記半導体基板と電気的に接続され
た第１半導体層と、前記第１半導体層の近傍に設けら
れ、前記半導体基板と電気的に分離された第２半導体層
と、前記第１、第２半導体層のいずれか一方に、前記第
１、第２半導体層の境界近傍を除いて設けられた半導体
素子群と、前記第１、第２半導体層の境界近傍の前記第
１、第２半導体層上に設けられた、前記半導体素子のダ
ミー素子群とを具備することを特徴としている。
【００１５】上記のような半導体装置であると、第１、
第２半導体層の境界部分にダミー素子群が配置されてい
る。すなわち、第１、第２半導体層の境界部分で発生す
る応力が強い領域に、ダミーの半導体素子を形成してい
る。従って、応力による半導体素子の特性変化を防止し
つ、デッドスペースを削減することが可能となる。
【００１６】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１７】この発明の第１の実施形態に係る半導体装
置について、図１を用いて説明する。図１は、部分SOI
構造を有する半導体装置の平面図である。
【００１８】図示するように、半導体装置1はバルク領
域とSOI領域とを有している。バルク領域及びSOI領域内
には、素子分離領域STIによって互いに電気的に分離さ
れた素子領域AA1乃至AA6が設けられている。素子領域AA
1乃至AA6には、MOSトランジスタTR1乃至TR6がそれぞれ
設けられている。MOSトランジスタTR1乃至TR6は、それ
ぞれゲート電極16a乃至16fを有している。MOSトランジ
スタTR1、TR2、TR4、TR5のゲート電極16a、16b、16d、1
6eは、バルク領域とSOI領域との境界線と平行に配置さ
れており、MOSトランジスタTR3、TR6のゲート電極16c、
16fは、バルク領域とSOI領域との境界線と直交するよう
に配置されている。
【００１９】また、素子領域AA1は、バルク領域とSOI領
域との境界から、所定の距離d1だけ離隔しており、素子
領域AA2、AA3は、バルク領域とSOI領域との境界から、
所定の距離d2だけ離隔している。また素子領域AA4は、
バルク領域とSOI領域との境界から所定の距離d1’だけ
離隔しており、素子領域AA5、AA6は、バルク領域とSOI
領域との境界から、所定の距離d2’だけ離隔している。
距離d2、d2’は、バルク領域とSOI領域との境界で発生
する応力の影響を回避出来る安全距離である。この安全
距離については後述する。なお、d1＜d2、d1’＜d2’で
ある。すなわち、素子領域AA1、AA4は、安全距離未満の
距離で、境界と隣接している。但し、バルク領域とSOI
領域との境界から、MOSトランジスタTR1、TR4のチャネ
ル領域までの距離は、それぞれ安全距離d2、d2’以上に
設定されている。
【００２０】次に図１に示す半導体装置の断面構造につ
いて、図２（ａ）乃至（ｃ）を用いて説明する。図２
（ａ）乃至（ｃ）は、図１におけるそれぞれX1-X1’
線、X2-X2’線、X3-X3’線に沿った断面図である。
【００２１】図示するように、シリコン基板10には部分
的にSOI構造が設けられている。すなわち、シリコン基
板10の一部領域上には絶縁層11が設けられ、絶縁層11上
には半導体層12が設けられている。絶縁層11は例えばシ
リコン酸化膜であり、以後BOX(Buried Oxide)層と呼
ぶ。また半導体層12は例えばシリコン層であり、以後SO
I層と呼ぶ。またシリコン基板10の他方の領域上には半
導体層、例えばシリコン層13が設けられている。以上の
ように、シリコン基板10上のBOX層11及びSOI層12を含む
SOI構造が設けられた領域がSOI領域、シリコン基板10上
にシリコン層13が設けられた領域がバルク領域である。
SOI層12は、BOX層11によってシリコン基板10と電気的に
分離されており、他方、シリコン層13は、シリコン基板
10と電気的に接続されている。バルク領域及びSOI領域
には、素子領域AA1乃至AA3並びに素子領域AA4乃至AA6が
それぞれ設けられており、各素子領域AA1乃至AA6は素子
分離領域STIによって取り囲まれている。なお、SOI領域
内の素子分離領域STI、及びバルク領域とSOI領域との境
界部分の素子分離領域STIは、少なくともBOX層11に達す
るようにして形成されている。
【００２２】前述のように、素子領域AA1乃至AA6にはMO
SトランジスタTR1乃至TR6がそれぞれ設けられている。
素子領域AA1乃至AA3内に設けられたMOSトランジスタTR1
乃至TR3は、ソース・ドレイン領域、及びゲート電極を
それぞれ有している。MOSトランジスタTR1、TR2のソー
ス領域14a、14b、ドレイン領域15a、15bは、各素子領域
AA1、AA2内のシリコン層13表面に、互いに離隔するよう
にして設けられている。そしてMOSトランジスタTR1、TR
2のゲート電極16a、16bは、それぞれソース領域14aとド
レイン領域15aとの間、及びソース領域14bとドレイン領
域15bとの間のシリコン層13上に、図示せぬゲート絶縁
膜を介在して設けられている。なお、MOSトランジスタT
R1は、ソース領域14aがバルク領域とSOI領域との境界に
近接するように設けられ、且つソース領域14aはシリコ
ン層13と同電位とされている。MOSトランジスタTR3につ
いても、図示せぬソース・ドレイン領域が素子領域AA3
内のシリコン層13表面に互いに離隔して設けられてい
る。そして、ソース・ドレイン領域間のシリコン層13上
に、図示せぬゲート絶縁膜を介在してゲート電極16cが
設けられている。素子領域AA4乃至AA6内に設けられたMO
SトランジスタTR4乃至TR6も、ソース・ドレイン領域、
及びゲート電極をそれぞれ有している。MOSトランジス
タTR4、TR5のソース領域14d、14e、ドレイン領域15d、1
5eは、各素子領域AA4、AA5内のシリコン層13表面に、互
いに離隔するようにして設けられている。そしてMOSト
ランジスタTR4、TR5のゲート電極16d、16eは、それぞれ
ソース領域14dとドレイン領域15dとの間、及びソース領
域14eとドレイン領域15eとの間のシリコン層13上に、図
示せぬゲート絶縁膜を介在して設けられている。MOSト
ランジスタTR6についても、図示せぬソース・ドレイン
領域が素子領域AA6内のシリコン層13表面に互いに離隔
して設けられている。そして、ソース・ドレイン領域間
のシリコン層13上に、図示せぬゲート絶縁膜を介在して
ゲート電極16fが設けられている。なお、素子領域AA4及
びAA5中のソース領域14d、14e、ドレイン領域15d、15
e、及び素子領域AA6中の図示せぬソース・ドレイン領域
は、その底部がBOX層11に達するようにして設けられて
いる。
【００２３】次に、図１の説明で述べた「安全距離」に
ついて、図３を用いて説明する。図３は、部分SOI構造
を有する半導体装置の断面図であり、特にバルク領域に
ついて示している。図示するように、バルク領域とSOI
領域との境界に近接して、バルク領域にMOSトランジス
タが設けられているとする。従来技術で説明したよう
に、バルク領域とSOI領域との境界付近では、境界の形
成方法や基板構造の変化に伴って応力が発生する。図３
において、バルク領域とSOI領域との境界から延びる矢
印F1は応力を表している。この応力F1は、結晶欠陥やリ
ーク電流の発生原因となることは前述の通りである。図
３の例であると、応力が領域B1のソース領域14aとシリ
コン層13との間のpn接合に作用すると、ソース領域14a
とシリコン層13との間に流れるリーク電流が発生する。
このことはSOI領域でも同様である。応力は境界部分で
最も強く、境界から離れるに従って減衰していく。する
と、境界から然るべき距離、すなわち、作用する応力が
十分に減衰される程度の距離だけ離して、半導体素子を
配置することが、半導体素子の信頼性維持の観点から望
ましいことが分かる。上記のように、応力が半導体素子
に影響を与えない程度に減衰する、境界からの距離が、
「安全距離」である。本実施形態における素子領域AA
2、AA3、AA5、AA6は、バルク領域とSOI領域との境界か
ら、それぞれバルク領域、SOI領域における安全距離d
2、d2’だけ離隔して配置されている。
【００２４】なお、応力分布の一例を図４に示す。図４
は、バルク領域とSOI領域との境界からの距離と、作用
する応力の強さとの関係を示すグラフである。縦軸は応
力を示しており、正の値は圧縮応力を、負の値は引っ張
り応力を示す。横軸は距離を示しており、正の値はバル
ク領域、負の値はSOI領域であることを示す。図示する
ように、応力は境界部分で最も強く、境界から離れるに
従って減衰していくことが分かる。
【００２５】上記のように、本実施形態に係る半導体装
置であると、素子領域AA2、AA3、AA5、AA6を、バルク領
域とSOI領域との境界から、安全距離d2、d2’だけ離隔
して配置している。そのため、バルク領域とSOI領域と
の境界で発生する応力は、素子領域AA2、AA3、AA5、AA6
内においては十分に減衰している。従って、応力が素子
領域に悪影響を及ぼすことを回避出来る。その結果、応
力による半導体装置の特性変化を防止でき、ひいては半
導体装置の信頼性を向上できる。
【００２６】また、素子領域AA1、AA4において、MOSト
ランジスタTR1、TR4のゲート電極16a、16dを、バルク領
域とSOI領域との境界線と平行に配置している。その結
果、応力による半導体装置の特性変化を防止しつつ、素
子領域をバルク領域とSOI領域との境界に近接するよう
に配置出来、デッドスペースを削減することが出来る。
この点について、図５を用いて説明する。図５は部分SO
I構造を有する半導体装置の断面図である。
【００２７】まずバルク領域について説明する。バルク
領域とSOI領域との境界に近接するソース領域14aは、一
般的にシリコン層13と同電位に設定される。すると、ソ
ース領域14aとシリコン層13との間には電位差が無いた
め、図示するような応力F1が発生して、ソース領域14a
とシリコン層13との接合部に結晶欠陥が生じた場合であ
っても、リーク電流は発生し難い。すなわち、ソース領
域14aとシリコン層13との接合部に作用する応力は、半
導体装置の特性に大きな影響を与えるものではない。従
って、ソース領域14aが形成される領域は、境界からの
安全距離d2未満の距離d1で配置されることが可能であ
る。換言すれば、素子領域AA1と境界との距離d1を安全
距離d2未満にすることが可能である。ソース領域14aと
シリコン層13との接合部分に作用する応力F1の考慮が不
要であるとすると、次に考慮すべきなのが、チャネル領
域17に作用する応力F2である。チャネル領域17内におい
て応力が作用した領域B2では、キャリアの移動度が変化
する。また応力を原因として発生した結晶欠陥は、チャ
ネル領域の不純物濃度プロファイルを変化させる。更に
はゲート絶縁膜の耐圧を劣化させる。これらはMOSトラ
ンジスタの特性を大幅に変化（悪化）させる要因とな
る。従って、チャネル領域17が応力の作用を受けないよ
うに素子領域AA1を配置する必要がある。すなわち、図
１及び図２（ａ）に示すように、バルク領域とSOI領域
との境界と、チャネル領域17との間の距離を安全距離d2
以上にすれば、応力がMOSトランジスタの特性に悪影響
を及ぼすことを回避出来る。
【００２８】次にSOI領域について説明する。SOI領域内
のMOSトランジスタのソース・ドレイン領域14d、15d
は、一般的にBOX層11に達するように形成される。する
と、図中の領域B3ではソース・ドレイン領域14d、15dが
BOX層11に接しているため、例え応力F1が作用してもリ
ーク電流は発生しない。従って、SOI領域においても考
慮すべき応力は、チャネル領域17に作用する応力F2であ
る。すなわち、図１及び図２（ａ）に示すように、バル
ク領域とSOI領域との境界と、チャネル領域17との間の
距離を安全距離d2’以上にすれば、応力がMOSトランジ
スタの特性に悪影響を及ぼすことを回避出来る。図１及
び図２（ａ）では、ソース領域14bが境界に近接してい
る場合を示しているが、勿論、ドレイン領域15bが境界
に近接していても良い。
【００２９】図６は、距離d2、d2’と、領域AA1、AA4に
設けられたMOSトランジスタの閾値電圧の変化量ΔVthと
の関係を示している。縦軸は、バルク領域とSOI領域と
の境界から十分に離隔した位置に設けたMOSトランジス
タの閾値電圧からの変化量を示している。横軸は距離を
示しており、正の値はバルク領域における距離d2、負の
値はSOI領域におけるd2’である。安全距離d2、d2’
は、境界構造やプロセスによって変動するが、例えば図
示するように、d2、d2’＝1μｍ程度まで近づけても、
閾値電圧は殆ど不変であることが分かる。
【００３０】本来、半導体素子の信頼性の維持という観
点からは、半導体素子と境界との距離を、可能な限り大
きくすることが望ましい。しかし、半導体素子と上記境
界との距離を大きくすることは、同時に素子領域として
使用困難な無駄な領域（デッドスペース）が増加するこ
とに繋がる。デッドスペースが増加する結果、半導体装
置のコストが上昇する。すなわち、コストの低減という
観点からは、半導体素子と上記境界との距離を、可能な
限り小さくすることが望ましい。しかし本実施形態に係
る半導体装置によれば、素子領域内のMOSトランジスタT
R1、TR4に対する応力の影響を回避しつつ、境界と素子
領域AA1、AA4との間の距離を、安全距離d2、d2’よりも
小さく出来る。すなわち、相反する関係にある半導体素
子の信頼性維持と、コスト低減とを両立させることが出
来る。
【００３１】上記のように、本実施形態によれば、素子
領域をバルク領域とSOI領域との境界から十分な安全距
離だけ離隔して配置することにより、境界で発生する応
力による、半導体装置の特性変化を防止できる。また、
チャネル領域をバルク領域とSOI領域との境界から安全
距離だけ離隔して配置することにより、素子領域が境界
と離隔する距離を安全距離未満にすることが出来る。そ
のため、応力による半導体装置の特性変化を防止しつ
つ、同時にデッドスペースの増加を防止することも出来
る。
【００３２】次にこの発明の第２の実施形態に係る半導
体装置について説明する。本実施形態に係る半導体装置
は、上記第１の実施形態において、バルク領域とSOI領
域との境界に隣接するバルク領域内の素子領域にウェル
領域を有するものである。まず図７を用いて本実施形態
に係る半導体装置の平面構造を説明する。図７は、部分
SOI構造を有する半導体装置の平面図である。
【００３３】図示するように、バルク領域及びSOI領域
内には、素子分離領域STIによって互いに電気的に分離
された素子領域AA7乃至AA10が設けられている。素子領
域AA7乃至AA10には、MOSトランジスタTR7乃至TR10がそ
れぞれ設けられている。MOSトランジスタTR7乃至TR10
は、それぞれバルク領域とSOI領域との境界線と平行に
配置されたゲート電極16g乃至16jを有している。
【００３４】また、素子領域AA7はバルク領域とSOI領域
との境界から距離d1だけ離隔し、且つMOSトランジスタT
R7のチャネル領域が、バルク領域とSOI領域との境界か
ら、安全距離d2だけ離隔するように形成されている。素
子領域AA8は、バルク領域とSOI領域との境界から距離d3
だけ離隔するようにして形成されている。なお、d3＞d2
である。また、素子領域AA9、AA10は、バルク領域とSOI
領域との境界から距離d1’だけ離隔しており、素子領域
AA9、AA10は、バルク領域とSOI領域との境界から、所定
の距離d1’だけ離隔し、且つMOSトランジスタTR9、TR10
のチャネル領域が、バルク領域とSOI領域との境界か
ら、安全距離d2’だけ離隔するように形成されている。
【００３５】次に図７に示す半導体装置の断面構造につ
いて、図８（ａ）、（ｂ）を用いて説明する。図８
（ａ）、（ｂ）は、図７におけるそれぞれX4-X4’線、X
5-X5’線に沿った断面図である。
【００３６】図示するように、p型シリコン基板10には
部分的にSOI構造が設けられている。SOI構造については
上記第１の実施形態と同様であるので説明は省略する。
バルク領域及びSOI領域には、素子領域AA7、AA8及び素
子領域AA9、AA10がそれぞれ設けられており、各素子領
域AA7乃至AA10は素子分離領域STIによって取り囲まれて
いる。素子領域AA9、AA10については、上記第１の実施
形態における素子領域AA4と同一であるの説明は省略
し、以下では素子領域AA7、AA8についてのみ説明する。
【００３７】前述の通り、素子領域AA7、AA8は、バルク
領域とSOI領域との境界から、それぞれ距離d1、d3だけ
離隔して設けられている。そして素子領域AA7、AA8内に
は、シリコン層13表面からシリコン基板10に達するよう
に、p型ウェル領域18が設けられ、更にMOSトランジスタ
TR7、TR8がそれぞれ設けられている。素子領域AA7内の
ウェル領域18は、その一部が隣接するSOI領域内のシリ
コン基板10中に達するように設けられている。素子領域
AA8内のp型ウェル領域18は、p型ウェル領域18の、バル
ク領域とSOI領域との境界に近接する端部が、前記境界
から安全距離d2だけ離隔するように形成されている。MO
SトランジスタTR7、TR8は、ソース領域14g、14h、ドレ
イン領域15g、15h、及びゲート電極16g、16hをそれぞれ
有している。ソース領域14g、14h、ドレイン領域15g、1
5hは、ウェル領域18の表面に、互いに離隔するようにし
て設けられている。ゲート電極16g、16hは、それぞれソ
ース領域14gとドレイン領域15g、及びソース領域14hと
ドレイン領域15hとの間のウェル領域18上に、図示せぬ
ゲート絶縁膜を介在して設けられており、バルク領域と
SOI領域との境界線と平行に配置されている。MOSトラン
ジスタTR7は、ソース領域14gが境界に近接するようにし
て形成されており、ソース領域14gはp型ウェル領域18と
同電位に設定される。更にp型ウェル領域18はシリコン
基板10と同電位に設定される。
【００３８】上記のように、本実施形態に係る半導体装
置によれば、図７における素子領域AA8において、ウェ
ル領域18をバルク領域とSOI領域との境界から安全距離d
2だけ離隔させている。MOSトランジスタの特性制御のた
めに、シリコン基板10（及びシリコン層13）中にウェル
領域18を設けることは一般に広く行われていることであ
る。この場合には、バルク領域とSOI領域との境界で発
生する応力が、ウェル領域18とシリコン基板10との境界
部分に与える影響を考慮しなければならない。このウェ
ル領域18とシリコン基板10との境界を、バルク領域とSO
I領域との境界から、上記第１の実施形態で説明した安
全距離d2だけ離隔させることで、ウェル領域18とシリコ
ン基板10との境界に作用する応力を十分に減衰させるこ
とが出来る。そのため、応力がウェル領域に悪影響を及
ぼすことを回避出来る。その結果、応力による半導体装
置の特性変化を防止でき、ひいては半導体装置の信頼性
を向上できる。
【００３９】更に本実施形態に係る半導体装置によれ
ば、図７における素子領域AA7において、シリコン基板1
0及びシリコン層13と同電位・同導電型のp型ウェル領域
18を、隣接するSOI領域内にまで延設している。ウェル
領域18は通常、シリコン基板10深くまで形成する必要が
あり、一般的にはイオン注入とアニールによって形成さ
れる。そのため、ウェル領域は横方向に大きく拡がった
形状を有することが通常である。すると、素子領域AA8
のような配置方法であると、デッドスペースが大きくな
る恐れがある。図８（ｂ）において、距離d3に相当する
領域B5がデッドスペースである。
【００４０】図７における素子領域AA7であると、第１
の実施形態と同様に、ソース領域14gとシリコン層13と
の接合部分に作用する応力は、MOSトランジスタに影響
を殆ど与えない。更に、p型ウェル領域18とシリコン基
板10とは、同電位・同導電型である。従って、ソース領
域14aとシリコン層13との接合の場合と同様に考えるこ
とが出来、応力によってウェル領域18とシリコン基板10
との接合部分に結晶欠陥等が生じた場合でも、MOSトラ
ンジスタは影響を受け難い。その結果、第１の実施形態
と同様に、バルク領域とSOI領域との境界と、チャネル
領域17との間の距離を安全距離d2以上にすれば、応力に
よるMOSトランジスタの特性変化を防止できる。すなわ
ち、バルク領域とSOI領域との境界と素子領域AA7との間
の距離を、安全距離d2よりも小さい距離d1にすることが
出来る。そしてその場合には、p型ウェル領域18の一部
が、隣接するSOI領域にまで潜り込むことになる。しか
し、SOI領域まで伸びたウェル領域18は、SOI領域内の素
子領域とはBOX層11によって絶縁されているため、半導
体装置に悪影響を及ぼすことは無い。
【００４１】上記のように、本実施形態によれば、ウェ
ル領域を有するMOSトランジスタの場合であっても、バ
ルク領域とSOI領域との境界で発生する応力による半導
体装置の特性変化を防止できる。また同時にデッドスペ
ースの増加を防止することも出来る。特にウェル領域を
用いる場合にはデッドスペースが大きくなりがちである
ので、本実施形態が有効である。
【００４２】なお上記第１、第２の実施形態において、
半導体層13は、シリコン基板10の一部であっても良い。
この点について、第１、第２の実施形態の第１変形例と
して図９（ａ）乃至（ｃ）を用いて説明する。図９
（ａ）乃至（ｃ）は部分SOI構造の製造工程の一部を順
次示す断面図である。
【００４３】まず図９（ａ）に示すように、シリコン基
板10上に例えばシリコン酸化膜等のマスク材19を形成す
る。その後フォトリソグラフィ技術とエッチング技術と
によって、SOI領域となるべき領域のマスク材19を除去
する。引き続き、シリコン基板10中に、酸素イオンを注
入する。次にアニールを施すことにより、注入した酸素
原子を活性化させる。すると、図９（ｂ）に示すよう
に、酸素イオンを注入した領域にBOX層11が形成され
る。以上のような方法により部分SOI構造を形成した場
合には、シリコン基板10の一部が上記第１、第２の実施
形態におけるSOI層12及びシリコン層13として機能す
る。
【００４４】なお、上記製造方法はSIMOX(Separation b
y Implanted Oxygen)法として良く知られている。この
方法であると、SOI層12を厚く形成し難い。そのため、
図９（ｃ）に示すように、引き続きシリコン層20をシリ
コン基板10上にエピタキシャル成長する場合がある。こ
の場合には、シリコン基板10及びシリコン層20が、SOI
層12及びシリコン層13として機能する。
【００４５】図１０（ａ）乃至（ｃ）は、第１、第２の
実施形態の第２変形例を説明するためのもので、部分SO
I構造の製造工程の一部を順次示す断面図である。
【００４６】まず図１０（ａ）に示すように、シリコン
基板10、BOX層11、及びSOI層12を含むSOI基板を形成す
る。SOI基板は上述のSIMOX法により形成しても良いし、
シリコン基板の張り合わせによって形成しても良い。次
に図１０（ｂ）に示すように、バルク領域となるべき領
域のSOI層12及びBOX層11を除去する。その後図１０
（ｃ）に示すように、バルク領域のシリコン基板10上
に、シリコン層13をエピタキシャル成長する。以上のよ
うな方法により部分SOI構造を形成した場合には、シリ
コン基板10の一部、またはシリコン基板10に張り合わせ
たシリコン基板が、上記第１、第２の実施形態における
SOI層12として機能する。また、シリコン層13は、シリ
コン基板10上に成長されたエピタキシャル層である。
【００４７】図１１は、上記第１、第２の実施形態の第
３変形例に係る半導体装置の平面図である。図示するよ
うに、バルク領域には素子領域AA11乃至AA13が設けら
れ、SOI領域には素子領域AA14乃至AA16が設けられてい
る。素子領域AA11と素子領域AA14は、上記第１、第２の
実施形態と同様に、バルク領域とSOI領域との境界に対
して対向して設けられている。しかし、素子領域AA12と
素子領域AA15のように、境界線に対して互いに対向して
おらず、位置的にずれていても構わない。更に、ゲート
電極は境界線と平行に延設されていれば良く、素子領域
AA13及び素子領域AA16のような向きにMOSトランジスタ
が設けられていても良い。
【００４８】図１２は、上記第１、第２の実施形態の第
４変形例に係る半導体装置の平面図である。本変形例
は、上記第３変形例において、バルク領域とSOI領域と
の境界の角部に着目したものである。図示するように、
バルク領域とSOI領域との境界の角部に隣接して、バル
ク領域内に素子領域AA17が設けられている。そして、素
子領域AA17内にはいずれか一方の境界と平行に配置され
たゲート電極16qを有するMOSトランジスタTR17が設けら
れている。通常、部分SOI構造の平面形状における角部
は、その製造過程において、円弧状に変形する。よっ
て、境界角部に隣接してMOSトランジスタを配置する場
合には、図示するように、境界角部からチャネル領域ま
での距離を安全距離d2以上にしておくことが重要であ
る。
【００４９】次にこの発明の第３の実施形態に係る半導
体装置について、図１３を用いて説明する。図１３は、
部分SOI構造を用いたDRAM混載型システムLSIの平面図で
ある。
【００５０】図示するように、上記第１、第２の実施形
態で説明した部分SOI構造におけるバルク領域にはDRAM
セルアレイが設けられ、SOI領域にはロジック回路が設
けられている。そして、バルク領域とSOI領域との境界
領域に、DRAMセルのダミーパターンが設けられている。
【００５１】図１４は、図１３における領域B6の拡大図
である。図示するように、バルク領域中には複数の素子
領域AAが千鳥状に配置されている。図１４において斜線
の付された領域が素子領域AAを示している。素子領域AA
以外の領域には素子分離領域STIが設けられている。素
子領域は、長手方向が5F（F：最小加工寸法）、長手方
向に直交する方向が1Fの幅で形成されている。DRAMセル
アレイは、素子領域AA内に設けられたセルトランジスタ
と、素子領域AAの長手方向の両端部に接するようにして
設けられたトレンチ型のセルキャパシタTCとを有するメ
モリセルを複数備えている。そして、ビット線コンタク
トプラグBCを介して、同一列に位置するメモリセルに電
気的に接続された複数のビット線BLが、素子領域AAの長
手方向に沿って設けられている。更に、同一行のセルト
ランジスタのゲート電極に電気的に接続された複数のワ
ード線WLが、素子領域AAの長手方向に直交する方向に沿
って設けられている。
【００５２】バルク領域とSOI領域との境界領域には、D
RAMセルと同様のパターンの素子領域AAが形成されてい
る。この素子領域はDRAMセルの形成には使用されないダ
ミーパターンである。DRAM等では、膨大な数のメモリセ
ルが規則性を持ってアレイ状に配置されている。しか
し、DRAMセルアレイ端部ではその規則性が崩れる。する
と、DRAMセルアレイ端部におけるリソグラフィ条件やエ
ッチング条件に変動が起こり易くなり、メモリセルとし
ての信頼性の維持が困難となる。そのため、DRAMセルア
レイの外部に、DRAMセルアレイと同一パターンのダミー
パターンを形成することにより、DRAMセルアレイ内のメ
モリセルの信頼性を維持する手法が広く用いられてい
る。本実施形態では、このダミーパターンを、バルク領
域とSOI領域との境界領域に設けている。
【００５３】SOI領域中にはロジック回路が設けられ
る。ロジック回路の構成については省略する。
【００５４】次に図１４に示すシステムLSIの断面構造
について、図１５を用いて説明する。図１５は、図１４
におけるX6-X6’線方向に沿った断面図である。まずバ
ルク領域内のDRAMセルアレイの構造について説明する。
【００５５】p型シリコン層13及びp型シリコン基板10中
には、トレンチキャパシタTC形成用のトレンチ21が設け
られている。このトレンチ21の上部を除いた内周面上に
はキャパシタ絶縁膜22が設けられている。更にトレンチ
21の上部を除いた内周面上で、且つキャパシタ絶縁膜22
よりも上部には、キャパシタ絶縁膜22よりも膜厚の大き
いカラー酸化膜23が設けられている。また、トレンチ21
内にはストレージノード電極24がトレンチ21内部を途中
まで埋め込むようにして設けられ、ストレージノード電
極24上に更に導電体層25が設けられている。また、トレ
ンチ21内の開口近傍に低抵抗の導電体層26が更に設けら
れている。そして、シリコン基板10中にキャパシタ絶縁
膜22と接するようにしてn+型不純物拡散層27が設けられ
ている。このn+型不純物拡散層27はプレート電極として
機能するものである。更にシリコン基板10中には、複数
のn+型不純物拡散層27と共通接続されたn型ウェル領域2
7’が設けられている。以上のようにして、トレンチ型
のセルキャパシタTCが形成されている。
【００５６】シリコン層13上には、ゲート絶縁膜28を介
在してゲート電極16が設けられており、絶縁膜29がゲー
ト電極16を取り囲むようにして設けられている。また、
シリコン層13表面内にn+型ソース・ドレイン領域14、15
が設けられることによりセルトランジスタが形成されて
いる。そして、セルトランジスタのソース領域14とセル
キャパシタTCの導電体層26とが電気的に接続されてい
る。以上のようなセルトランジスタとセルキャパシタと
を含むDRAMセルが、DRAMセルアレイ内に複数設けられて
いる。またDRAMセルは、素子分離領域STIによって電気
的に互いに分離された素子領域AA内に２個づつ配置さ
れ、ドレイン領域15を共有している。
【００５７】そして、上記DRAMセルを被覆するようにし
て、シリコン層13上に層間絶縁膜30が設けられている。
層間絶縁膜30内には、層間絶縁膜30表面からドレイン領
域15に達するビット線コンタクトプラグBCが設けられて
いる。なお、ビット線コンタクトプラグと接するドレイ
ン領域26内には高不純物濃度のn++型コンタクト領域31
が設けられている。そして層間絶縁膜30上に、ビット線
コンタクトプラグBCと電気的に接続されたビット線BLが
設けられている。
【００５８】バルク領域とSOI領域との境界領域には、D
RAMセルと同様のパターンの素子領域AAが形成されてい
るのみであり、半導体素子は形成されていない。但し、
セルトランジスタのn+型不純物拡散層27と接続されるn
型ウェル領域27’が、ダミーパターン内において、シリ
コン層13の表面に達するように形成されている。この領
域において、n型ウェル領域27’にプレート電位が与え
られる。そして上記DRAMセルアレイ、ダミーパターン、
及びロジック回路を層間絶縁膜32が被覆している。
【００５９】本実施形態に係る半導体装置によれば、ダ
ミーパターンをバルク領域とSOI領域との境界部分に配
置している。第１、第２の実施形態でも説明したとお
り、バルク領域とSOI領域との境界部分は応力が強く作
用するため、半導体素子を形成するには適さないデッド
スペースとなる。他方、ダミーパターンはセルアレイ等
の信頼性を維持するために必要不可欠なものであるが、
それ自体は半導体素子として機能するものではない。そ
のため、ダミーパターンが形成される領域もデッドスペ
ースとなる。そこで、ダミーパターンをバルク領域とSO
I領域との境界部分に設けることにより、応力によるセ
ルアレイの特性変化を防止しつつ、デッドスペースを削
減することが可能となる。
【００６０】なお、本実施形態ではバルク領域とSOI領
域との境界部分には素子領域AAを設けるのみであった
が、図１６に示すように、更にトレンチキャパシタを形
成しても良い。勿論、ダミーのメモリセルを形成しても
良い。但し、トレンチ21の形成時にBOX層11がエッチン
グの妨げになる等の問題がある場合には、図１４に示す
ようにトレンチキャパシタは設けない方が好ましい。勿
論、スタック型のセルキャパシタを用いたメモリセル構
造でも構わない。勿論、本実施形態は半導体記憶装置を
有するLSIに限られず、ダミーパターンを必要とするよ
うなアレイ状に配置された半導体素子を複数有するよう
な半導体装置であれば、広く一般に適用できる。
【００６１】次にこの発明の第４の実施形態に係る半導
体装置について図１７を用いて説明する。図１７は、部
分的にSON構造が設けられた半導体装置の平面図であ
る。本実施形態は、上記第１の実施形態に係る素子領域
の配置を、部分SOI構造の代わりに部分的にSON構造を設
けた半導体装置に適用したものである。
【００６２】図示するように、半導体装置1はバルク領
域とSON領域とを有している。SONとは、空洞領域上に設
けられたシリコン層のことであるが、詳細については後
述する。バルク領域及びSON領域内には、素子分離領域S
TIによって互いに電気的に分離された素子領域AA18乃至
AA23が設けられている。素子領域AA18乃至AA23には、MO
SトランジスタTR18乃至TR23がそれぞれ設けられてい
る。なお、平面構造については、素子領域AA18乃至AA23
は、上記第１の実施形態における素子領域AA1乃至AA6と
同様であるの説明は省略する。
【００６３】図１８（ａ）乃至（ｃ）は、図１７におけ
るそれぞれX7-X7’線、X8-X8’線、及びX9-X9’線に沿
った方向の断面図である。バルク領域の構造は上記第１
の実施形態と同様であるので説明は省略し、ここではSO
N領域についてのみ説明する。
【００６４】図示するように、シリコン基板10には部分
的にSON構造が設けられている。すなわち、シリコン基
板10の一部領域上には空洞領域40が設けられている。こ
の空洞領域40を介在して、シリコン基板10上に半導体層
41が設けられている。半導体層41は例えばシリコン層で
あり、以後SON層と呼ぶ。このように、シリコン基板10
上の空洞領域40及びSON層41を含むSON構造が設けられた
領域がSON領域である。SON層40は、空洞領域40によって
シリコン基板10と電気的に分離されている。従って、図
２で説明したような、シリコン基板10とSOI層12との間
にBOX層11を有するSOI構造と同様の効果が得られる。SO
N領域には、素子領域AA21乃至AA23が設けられており、
各素子領域AA21乃至AA23は素子分離領域STIによって取
り囲まれている。なお、SOI領域内の素子分離領域STI
は、シリコン基板10に達するようにして形成されてい
る。
【００６５】素子領域AA21乃至AA23にはMOSトランジス
タTR21乃至TR23がそれぞれ設けられている。素子領域AA
21乃至AA23内に設けられたMOSトランジスタTR21乃至TR2
3は、ソース・ドレイン領域、及びゲート電極をそれぞ
れ有している。MOSトランジスタTR21、TR22のソース領
域14u、14v、ドレイン領域15u、15vは、空洞領域40に達
するようにして設けられている。そしてMOSトランジス
タTR21、TR22のゲート電極16u、16vは、それぞれソース
領域14uとドレイン領域15uとの間、及びソース領域14u
とドレイン領域15vとの間のSON層41上に、図示せぬゲー
ト絶縁膜を介在して設けられている。MOSトランジスタT
R23についても、図示せぬソース・ドレイン領域が素子
領域AA23内のSON層41表面に互いに離隔して設けられて
いる。そして、ソース・ドレイン領域間のSON層41上
に、図示せぬゲート絶縁膜を介在してゲート電極16wが
設けられている。
【００６６】素子領域AA22、AA23は、バルク領域とSON
領域との境界から、安全距離d2’だけ離隔して配置され
ている。他方、素子領域AA21は、安全距離d2’以下の距
離d1’だけ離隔して配置されている。但し、MOSトラン
ジスタTR21のチャネル領域が、境界から安全距離d2’以
上、離隔していることは言うまでもない。
【００６７】以上のように、部分的にSON構造を有する
半導体装置であっても、上記第１の実施形態で説明した
効果を得ることが出来る。すなわち、SON領域において
は、ソース・ドレイン領域15u、15wは、SON層41の底面
に達するように設けられている。従って、ソース・ドレ
イン領域15u、15w底部に応力が生じたとしても、リーク
電流は流れようがない。そのため、応力についてはチャ
ネル領域についてのみ効力すれば足りるため、素子領域
をバルク領域とSOI領域との境界に近接するように配置
出来、デッドスペースを削減することが出来る。なお、
SON層41が空洞領域40上に設けられることから、バルク
領域内及びバルク領域とSON領域との境界部の素子分離
領域STIと、SON領域内の素子分離領域STIとは、別個の
工程で製造することが望ましい。勿論、バルク領域内の
素子分離領域STIと境界部の素子分離領域STIとが同一の
製造工程で形成されることは構わない。
【００６８】なお、上記第１の実施形態だけでなく、第
２、第３の実施形態に係る半導体装置が、部分的にSON
構造を有していても良い。すなわち、図７、図８
（ａ）、（ｂ）、図１１乃至図１６において、SOI領域
がSON領域であっても良い。この場合には、図８
（ａ）、（ｂ）、及び図１５におけるBOX層11の代わり
に空洞領域を設け、SOI層12の代わりにSON層を設ければ
良い。
【００６９】上記のように、本発明の第１乃至第４の実
施形態に係る半導体装置によれば、応力による特性変化
を防止できる半導体装置を提供できる。
【００７０】なお、上記第１乃至第３の実施形態におい
て、図面ではバルク領域とSOI領域との境界を両者の間
にある素子分離領域STIの中心にあるように示してい
る。しかし、バルク領域とSOI領域との境界とは、図９
（ａ）乃至（ｃ）及び図１０（ａ）乃至（ｃ）に示すよ
うに、あくまで、部分SOI構造を作成した段階でのBOX層
11端部である。このことはSON構造の場合でも同様であ
る。更に、バルク領域及びSOI領域における安全距離d
2、d2’は、同一の場合もあれば、異なる値を取る場合
も考え得る。更に、上記実施形態では、シリコン層13の
上面とSOI層12の上面とが同一平面上に在る場合を例に
挙げて説明したが、製造方法によっては、両者が異なる
平面上にあっても良い。勿論、シリコン層13の上面とSO
N層41の上面とが異なる平面上にあっても良い。またシ
リコン層13の底面とBOX層11の底面とが異なる平面上に
あっても良いし、シリコン層13の底面と空洞領域40の底
面とが異なる平面上にあっても良い。更に、第２、第３
の実施形態を組み合わせて、DRAMセルをシリコン基板10
と同一導電型及び同電位のウェル領域上に形成しても良
い。また、上記実施形態ではDRAM混載型のシステムLSI
を例に挙げて説明したが、DRAMに限らず、例えばSRAM(S
tatic RAM)やフラッシュメモリ、またはFerroelectric
RAM等を有する半導体装置であっても良い。
【００７１】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【００７２】
【発明の効果】以上説明したように、この発明によれ
ば、応力による特性変化を防止できる半導体装置を提供
出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の
平面図。
【図２】この発明の第１の実施形態に係る半導体装置の
断面図であり、（ａ）図は図１におけるX1-X1’線、
（ｂ）図はX2-X2’線、（ｃ）図はX3-X3’線に沿った断
面図。
【図３】MOSトランジスタの断面図。
【図４】バルク領域とSOI領域との境界からの距離と応
力との関係を示すグラフ。
【図５】この発明の第１の実施形態に係る半導体装置の
断面図。
【図６】バルク領域とSOI領域との境界からの距離と閾
値電圧の変化量との関係を示すグラフ。
【図７】この発明の第２の実施形態に係る半導体装置の
平面図。
【図８】この発明の第２の実施形態に係る半導体装置の
断面図であり、（ａ）図は図７におけるX4-X4’線、
（ｂ）図はX5-X5’線に沿った断面図。
【図９】この発明の第１、第２の実施形態の第１変形例
に係る半導体装置の製造方法を示しており、（ａ）図乃
至（ｃ）図はそれぞれ半導体装置の第１乃至第３の製造
工程の断面図。
【図１０】この発明の第１、第２の実施形態の第２変形
例に係る半導体装置の製造方法を示しており、（ａ）図
乃至（ｃ）図はそれぞれ半導体装置の第１乃至第３の製
造工程の断面図。
【図１１】この発明の第１、第２の実施形態の第３変形
例に係る半導体装置の平面図。
【図１２】この発明の第１、第２の実施形態の第４変形
例に係る半導体装置の平面図。
【図１３】この発明の第３の実施形態に係る半導体装置
の平面図。
【図１４】図１３の一部領域の拡大図。
【図１５】図１３におけるX6-X6’線に沿った断面図。
【図１６】この発明の第３の実施形態の変形例に係る半
導体装置の断面図。
【図１７】この発明の第４の実施形態に係る半導体装置
の平面図。
【図１８】この発明の第４の実施形態に係る半導体装置
の断面図であり、（ａ）図は図１７におけるX7-X7’
線、（ｂ）図はX8-X8’線、（ｃ）図はX9-X9’線に沿っ
た断面図。
【符号の説明】
10…シリコン基板 11…BOX層 12…SOI層 13、20…シリコン層 14、14a、14b、14d、14e、14g〜14j、14r、14s、14u、1
4v…ソース領域 15、15a、15b、15d、15e、15g〜15j、15r、15s、15u、1
5v…ドレイン領域 16、16a〜16w…ゲート電極 17…チャネル領域 18、27’…ウェル領域 19…マスク材 21…トレンチ 22…キャパシタ絶縁膜 23…カラー酸化膜 24…ストレージノード電極 25、26…導電膜 27…プレート電極 28…ゲート絶縁膜 29…絶縁膜 30、32…層間絶縁膜 31…コンタクト領域 40…空洞領域 41…SON層 42…素子分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｄ 27/088 29/78 ６２６Ｃ 27/10 ４６１ ６２１ 27/108 27/10 ６２５Ａ 29/786 21/76 Ａ (72)発明者 新田 伸一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 永野 元 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 水島 一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 親松 尚人 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 南 良博 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 宮野 信治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 藤井 修 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F032 AA07 AA35 AA44 AA82 AC02 BA03 BA05 CA17 DA16 DA22 DA43 5F048 AA04 AA07 AB01 AC01 BA01 BA09 BA16 BB01 BC01 BC11 BC18 BE03 BG06 BG14 5F083 AD17 HA02 NA01 PR43 PR45 PR53 PR55 ZA12 ZA28 5F110 AA08 BB03 BB06 CC02 DD05 DD13 DD30 EE37 NN62 NN74 NN77

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられ、前記半導体基
    板と電気的に接続された第１半導体層と、 前記第１半導体層の近傍に設けられ、前記半導体基板と
    電気的に分離された第２半導体層と、 前記第１、第２半導体層上にそれぞれ設けられ、前記第
    １、第２半導体層の境界と平行に配置されたゲート電極
    をそれぞれ有する第１、第２ＭＯＳトランジスタとを具
    備することを特徴とする半導体装置。
  2. 【請求項２】 前記第１、第２ＭＯＳトランジスタのゲ
    ート電極は、互いに平行になるよう配置されていること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１ＭＯＳトランジスタのソース領
    域は、前記第１、第２半導体層の境界に近接して設けら
    れることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記第１ＭＯＳトランジスタのソース領
    域は、前記第１半導体層と同電位であることを特徴とす
    る請求項１記載の半導体装置。
  5. 【請求項５】 前記第２ＭＯＳトランジスタのソース領
    域及びドレイン領域は、前記第２半導体層の底部に達し
    ていることを特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 半導体基板上に設けられ、前記半導体基
    板と電気的に接続された第１半導体層と、 前記第１半導体層の近傍に設けられ、前記半導体基板と
    電気的に分離された第２半導体層と、 前記第１、第２半導体層中のいずれか一方に設けられ、
    前記第１、第２半導体層の境界から第１の距離だけ離隔
    する第１素子領域と、 前記第１、第２半導体層のうち、前記第１素子領域が設
    けられた一方に設けられ、前記第１、第２半導体層の境
    界から、前記第１の距離よりも大きい第２の距離だけ離
    隔する第２素子領域と、 前記第１素子領域中に設けられ、前記第１、第２半導体
    層の境界と平行に配置されたゲート電極を有する第１Ｍ
    ＯＳトランジスタと、 前記第２素子領域中に設けられ、前記第１ＭＯＳトラン
    ジスタのゲート電極と直交する方向に配置されたゲート
    電極を有する第２ＭＯＳトランジスタとを具備すること
    を特徴とする半導体装置。
  7. 【請求項７】 前記第１ＭＯＳトランジスタのチャネル
    領域とソース領域との接合部は、前記第１、第２半導体
    層の境界から、少なくとも前記第２の距離だけ離隔して
    いることを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 前記第１、第２素子領域は、前記第１半
    導体層中に設けられ、 前記第１ＭＯＳトランジスタのソース領域は、前記第
    １、第２半導体層の境界に近接して設けられることを特
    徴とする請求項６記載の半導体装置。
  9. 【請求項９】 前記第１、第２素子領域は、前記第１半
    導体層中に設けられ、 前記第１ＭＯＳトランジスタのソース領域は、前記第１
    半導体層と同電位であることを特徴とする請求項６記載
    の半導体装置。
  10. 【請求項１０】 前記第１、第２素子領域は、前記第２
    半導体層中に設けられ、 前記第２ＭＯＳトランジスタのソース領域及びドレイン
    領域は、前記第２半導体層の底部に達していることを特
    徴とする請求項６記載の半導体装置。
  11. 【請求項１１】 半導体基板上に設けられ、前記半導体
    基板と電気的に接続された第１半導体層と、 前記第１半導体層の近傍に設けられ、前記半導体基板と
    電気的に分離された第２半導体層と、 前記第１半導体層中に設けられ、一部が前記第２半導体
    層直下の前記半導体基板に達するように配置された第３
    半導体層とを具備することを特徴とする半導体装置。
  12. 【請求項１２】 前記第３半導体層の表面内に互いに離
    隔して設けられたソース・ドレイン領域と、前記ソース
    ・ドレイン領域間の前記第３半導体層上にゲート絶縁膜
    を介在して設けられたゲート電極とを有するＭＯＳトラ
    ンジスタを更に備え、 前記ゲート電極は前記第１、第２半導体層の境界と平行
    に延設され、前記ソース領域は前記境界に近接して設け
    られていることを特徴とする請求項１１記載の半導体装
    置。
  13. 【請求項１３】 前記第３半導体層は、前記半導体基板
    と同一導電型であることを特徴とする請求項１１記載の
    半導体装置。
  14. 【請求項１４】 前記第３半導体層は、前記半導体基板
    と同電位であることを特徴とする請求項１１記載の半導
    体装置。
  15. 【請求項１５】 半導体基板上に設けられ、前記半導体
    基板と電気的に接続された第１半導体層と、 前記第１半導体層の近傍に設けられ、前記半導体基板と
    電気的に分離された第２半導体層と、 前記第１、第２半導体層のいずれか一方に、前記第１、
    第２半導体層の境界近傍を除いて設けられた半導体素子
    群と、 前記第１、第２半導体層の境界近傍の前記第１、第２半
    導体層上に設けられた、前記半導体素子のダミー素子群
    とを具備することを特徴とする半導体装置。
  16. 【請求項１６】 前記半導体素子と、前記ダミー素子と
    は互いに異なる構造を有することを特徴とする請求項１
    ５記載の半導体装置。
  17. 【請求項１７】 前記半導体素子はメモリセルであるこ
    とを特徴とする請求項１５記載の半導体装置。
  18. 【請求項１８】 前記半導体基板上に設けられた絶縁膜
    を更に具備し、 前記第２半導体層は、前記絶縁膜を介在して前記半導体
    基板上に設けられていることを特徴とする請求項１、
    ６、１１、１５いずれか１項記載の半導体装置。
  19. 【請求項１９】 前記第２半導体層は、空洞を介在して
    前記半導体基板上に設けられていることを特徴とする請
    求項１、６、１１、１５いずれか１項記載の半導体装
    置。
JP2002035681A 2002-02-13 2002-02-13 半導体装置 Pending JP2003243528A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002035681A JP2003243528A (ja) 2002-02-13 2002-02-13 半導体装置
US10/096,655 US6906384B2 (en) 2002-02-13 2002-03-14 Semiconductor device having one of patterned SOI and SON structure
TW091125023A TW578202B (en) 2002-02-13 2002-10-25 Semiconductor device having SOI and SON structure
KR1020030008743A KR100597927B1 (ko) 2002-02-13 2003-02-12 부분 ｓｏｉ 구조 또는 부분 ｓｏｎ 구조중 어느 하나를갖는 반도체 장치
CNB031041140A CN1225028C (zh) 2002-02-13 2003-02-13 具有部分绝缘体基或部分空洞基外延硅构造的半导体器件
US10/443,869 US20030201512A1 (en) 2002-02-13 2003-05-23 Semiconductor device having one of patterned SOI and SON structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002035681A JP2003243528A (ja) 2002-02-13 2002-02-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2003243528A true JP2003243528A (ja) 2003-08-29

Family

ID=27654981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002035681A Pending JP2003243528A (ja) 2002-02-13 2002-02-13 半導体装置

Country Status (5)

Country Link
US (2) US6906384B2 (ja)
JP (1) JP2003243528A (ja)
KR (1) KR100597927B1 (ja)
CN (1) CN1225028C (ja)
TW (1) TW578202B (ja)

Cited By (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019170A (ja) * 2005-07-06 2007-01-25 Fuji Electric Holdings Co Ltd 部分ｓｏｉ基板、部分ｓｏｉ基板の製造方法、及び、ｓｏｉ基板
JP2007520891A (ja) * 2004-02-04 2007-07-26 フリースケール セミコンダクター インコーポレイテッド ローカルｓｏｉを備えた半導体装置を形成するための方法
JP2009532865A (ja) * 2006-03-31 2009-09-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｓｏｉトランジスタならびにバルクトランジスタを備えた半導体デバイスとその製造方法
US7675115B2 (en) 2004-06-08 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7733693B2 (en) 2003-05-13 2010-06-08 Innovative Silicon Isi Sa Semiconductor memory device and method of operating same
US7732816B2 (en) 2001-06-18 2010-06-08 Innovative Silicon Isi Sa Semiconductor device
US7736959B2 (en) 2003-07-22 2010-06-15 Innovative Silicon Isi Sa Integrated circuit device, and method of fabricating same
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7940559B2 (en) 2006-04-07 2011-05-10 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7969779B2 (en) 2006-07-11 2011-06-28 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
JP2011204837A (ja) * 2010-03-25 2011-10-13 Citizen Holdings Co Ltd 半導体装置
JP4814304B2 (ja) * 2005-03-07 2011-11-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 集積回路およびその製造方法
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8315099B2 (en) 2009-07-27 2012-11-20 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8873283B2 (en) 2005-09-07 2014-10-28 Micron Technology, Inc. Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
WO2019244470A1 (ja) * 2018-06-18 2019-12-26 日立オートモティブシステムズ株式会社 半導体装置

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3943932B2 (ja) * 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP2004022093A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
JP4031329B2 (ja) * 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US7081391B2 (en) * 2002-11-26 2006-07-25 Samsung Electronics Co., Ltd. Integrated circuit devices having buried insulation layers and methods of forming the same
US6800518B2 (en) * 2002-12-30 2004-10-05 International Business Machines Corporation Formation of patterned silicon-on-insulator (SOI)/silicon-on-nothing (SON) composite structure by porous Si engineering
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
DE10351932A1 (de) * 2003-11-07 2005-06-16 Infineon Technologies Ag MOS-Feldeffekttransistor mit kleiner Miller-Kapazität
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
US7354806B2 (en) * 2004-09-17 2008-04-08 International Business Machines Corporation Semiconductor device structure with active regions having different surface directions and methods
JP4759967B2 (ja) * 2004-10-01 2011-08-31 セイコーエプソン株式会社 半導体装置の製造方法
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7301838B2 (en) * 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US20060175659A1 (en) * 2005-02-07 2006-08-10 International Business Machines Corporation A cmos structure for body ties in ultra-thin soi (utsoi) substrates
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
KR100628247B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
JP2007158295A (ja) * 2005-11-10 2007-06-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad
JP2007251005A (ja) * 2006-03-17 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
DE102006062979B3 (de) 2006-03-31 2019-03-28 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
JP2007329200A (ja) * 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
US7592209B2 (en) * 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
JP2008251812A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置およびその製造方法
US7906381B2 (en) * 2007-07-05 2011-03-15 Stmicroelectronics S.A. Method for integrating silicon-on-nothing devices with standard CMOS devices
US8266962B2 (en) 2009-01-28 2012-09-18 Infineon Technologies Ag Acceleration sensor
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
CN102315154A (zh) * 2011-09-30 2012-01-11 上海宏力半导体制造有限公司 绝缘体上硅结构及其制造方法、半导体器件
FR2990553B1 (fr) * 2012-05-09 2015-02-20 Soitec Silicon On Insulator Injection fet complementaire pour une cellule a corps flottant
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same
US9560765B2 (en) 2013-12-06 2017-01-31 Infineon Technologies Dresden Gmbh Electronic device, a method for manufacturing an electronic device, and a method for operating an electronic device
US9613878B2 (en) * 2013-12-06 2017-04-04 Infineon Technologies Dresden Gmbh Carrier and a method for processing a carrier
US9245903B2 (en) * 2014-04-11 2016-01-26 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
US9871050B1 (en) 2016-08-10 2018-01-16 Globalfoundries Inc. Flash memory device
US10109638B1 (en) * 2017-10-23 2018-10-23 Globalfoundries Singapore Pte. Ltd. Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate
US11600628B2 (en) * 2020-01-15 2023-03-07 Globalfoundries U.S. Inc. Floating gate memory cell and memory array structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172203A (en) * 1983-12-23 1992-12-15 Sony Corporation Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
DE69211329T2 (de) * 1992-03-27 1996-11-28 Ibm Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur
JPH07106434A (ja) 1993-10-05 1995-04-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
US5399507A (en) 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JPH08316431A (ja) 1995-05-22 1996-11-29 Hitachi Ltd 半導体装置とその製造方法
JPH10303385A (ja) 1997-04-25 1998-11-13 Texas Instr Inc <Ti> Ｓｉｍｏｘまたは貼り合わせｓｏｉ基板上に作成したハイブリッド素子及びその製造方法
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JPH11238860A (ja) 1998-02-19 1999-08-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6121662A (en) * 1998-04-20 2000-09-19 Texas Instruments - Acer Incorporated 3-D CMOS transistors with high ESD reliability
JPH11345968A (ja) * 1998-06-02 1999-12-14 Seiko Instruments Inc 半導体装置およびその製造方法
KR100532975B1 (ko) * 1998-08-26 2006-01-27 주식회사 하이닉스반도체 반도체소자의 제조방법
DE69925078T2 (de) * 1998-08-29 2006-03-09 International Business Machines Corp. SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung
JP2000091534A (ja) 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6180486B1 (en) 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6344671B1 (en) * 1999-12-14 2002-02-05 International Business Machines Corporation Pair of FETs including a shared SOI body contact and the method of forming the FETs
JP2001274236A (ja) * 2000-03-24 2001-10-05 Sanyo Electric Co Ltd 半導体装置
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
KR100353468B1 (en) * 2000-12-26 2002-09-19 Hynix Semiconductor Inc Method for manufacturing semiconductor device
US6403485B1 (en) * 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
US6429084B1 (en) * 2001-06-20 2002-08-06 International Business Machines Corporation MOS transistors with raised sources and drains

Cited By (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732816B2 (en) 2001-06-18 2010-06-08 Innovative Silicon Isi Sa Semiconductor device
US7733693B2 (en) 2003-05-13 2010-06-08 Innovative Silicon Isi Sa Semiconductor memory device and method of operating same
US7736959B2 (en) 2003-07-22 2010-06-15 Innovative Silicon Isi Sa Integrated circuit device, and method of fabricating same
JP2007520891A (ja) * 2004-02-04 2007-07-26 フリースケール セミコンダクター インコーポレイテッド ローカルｓｏｉを備えた半導体装置を形成するための方法
US7985634B2 (en) 2004-06-08 2011-07-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7675115B2 (en) 2004-06-08 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR101183273B1 (ko) 2005-03-07 2012-09-14 글로벌파운드리즈 인크. 집적회로 및 그의 제조방법
JP4814304B2 (ja) * 2005-03-07 2011-11-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 集積回路およびその製造方法
JP2007019170A (ja) * 2005-07-06 2007-01-25 Fuji Electric Holdings Co Ltd 部分ｓｏｉ基板、部分ｓｏｉ基板の製造方法、及び、ｓｏｉ基板
US10418091B2 (en) 2005-09-07 2019-09-17 Ovonyx Memory Technology, Llc Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US8873283B2 (en) 2005-09-07 2014-10-28 Micron Technology, Inc. Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US11031069B2 (en) 2005-09-07 2021-06-08 Ovonyx Memory Technology, Llc Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
KR101340634B1 (ko) * 2006-03-31 2013-12-12 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Ｓｏｉ 트랜지스터와 벌크 트랜지스터를 포함하여 구성된 반도체 디바이스 및 이것을 형성하는 방법
JP2009532865A (ja) * 2006-03-31 2009-09-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｓｏｉトランジスタならびにバルクトランジスタを備えた半導体デバイスとその製造方法
US7940559B2 (en) 2006-04-07 2011-05-10 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US8134867B2 (en) 2006-04-07 2012-03-13 Micron Technology, Inc. Memory array having a programmable word length, and method of operating same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US8295078B2 (en) 2006-05-02 2012-10-23 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US8402326B2 (en) 2006-06-26 2013-03-19 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US8395937B2 (en) 2006-07-11 2013-03-12 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7969779B2 (en) 2006-07-11 2011-06-28 Micron Technology, Inc. Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8492209B2 (en) 2007-01-26 2013-07-23 Micron Technology, Inc. Semiconductor device with electrically floating body
US8796770B2 (en) 2007-01-26 2014-08-05 Micron Technology, Inc. Semiconductor device with electrically floating body
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
US9276000B2 (en) 2007-03-29 2016-03-01 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US9257155B2 (en) 2007-05-30 2016-02-09 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8659956B2 (en) 2007-05-30 2014-02-25 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8659948B2 (en) 2007-06-01 2014-02-25 Micron Technology, Inc. Techniques for reading a memory cell with electrically floating body transistor
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8446794B2 (en) 2007-09-17 2013-05-21 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8797819B2 (en) 2007-09-17 2014-08-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US11081486B2 (en) 2007-11-29 2021-08-03 Ovonyx Memory Technology, Llc Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US10304837B2 (en) 2007-11-29 2019-05-28 Ovonyx Memory Technology, Llc Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US9019788B2 (en) 2008-01-24 2015-04-28 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8325515B2 (en) 2008-02-06 2012-12-04 Micron Technology, Inc. Integrated circuit device
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8274849B2 (en) 2008-04-04 2012-09-25 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US9553186B2 (en) 2008-09-25 2017-01-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US8790968B2 (en) 2008-09-25 2014-07-29 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US8315083B2 (en) 2008-10-02 2012-11-20 Micron Technology Inc. Techniques for reducing a voltage swing
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US9064730B2 (en) 2009-03-04 2015-06-23 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US9093311B2 (en) 2009-03-31 2015-07-28 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8508970B2 (en) 2009-04-27 2013-08-13 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US9425190B2 (en) 2009-04-27 2016-08-23 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8351266B2 (en) 2009-04-27 2013-01-08 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8400811B2 (en) 2009-04-27 2013-03-19 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device having ganged carrier injection lines
US8861247B2 (en) 2009-04-27 2014-10-14 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8792276B2 (en) 2009-04-30 2014-07-29 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US9240496B2 (en) 2009-04-30 2016-01-19 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8982633B2 (en) 2009-05-22 2015-03-17 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8817534B2 (en) 2009-07-10 2014-08-26 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9331083B2 (en) 2009-07-10 2016-05-03 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8964461B2 (en) 2009-07-27 2015-02-24 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8947965B2 (en) 2009-07-27 2015-02-03 Micron Technology Inc. Techniques for providing a direct injection semiconductor memory device
US9679612B2 (en) 2009-07-27 2017-06-13 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8587996B2 (en) 2009-07-27 2013-11-19 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8315099B2 (en) 2009-07-27 2012-11-20 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8699289B2 (en) 2009-11-24 2014-04-15 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor memory device
US9812179B2 (en) 2009-11-24 2017-11-07 Ovonyx Memory Technology, Llc Techniques for reducing disturbance in a semiconductor memory device
US8760906B2 (en) 2009-11-24 2014-06-24 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor memory device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8964479B2 (en) 2010-03-04 2015-02-24 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9524971B2 (en) 2010-03-15 2016-12-20 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9019759B2 (en) 2010-03-15 2015-04-28 Micron Technology, Inc. Techniques for providing a semiconductor memory device
JP2011204837A (ja) * 2010-03-25 2011-10-13 Citizen Holdings Co Ltd 半導体装置
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US9142264B2 (en) 2010-05-06 2015-09-22 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8630126B2 (en) 2010-05-06 2014-01-14 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9263133B2 (en) 2011-05-17 2016-02-16 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
WO2019244470A1 (ja) * 2018-06-18 2019-12-26 日立オートモティブシステムズ株式会社 半導体装置
CN112236861A (zh) * 2018-06-18 2021-01-15 日立汽车***株式会社 半导体装置
JPWO2019244470A1 (ja) * 2018-06-18 2021-03-11 日立オートモティブシステムズ株式会社 半導体装置
JP7037649B2 (ja) 2018-06-18 2022-03-16 日立Astemo株式会社 半導体装置
US11587951B2 (en) 2018-06-18 2023-02-21 Hitachi Astemo, Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR20030068439A (ko) 2003-08-21
US20030151112A1 (en) 2003-08-14
CN1225028C (zh) 2005-10-26
TW578202B (en) 2004-03-01
CN1438712A (zh) 2003-08-27
KR100597927B1 (ko) 2006-07-13
US6906384B2 (en) 2005-06-14
US20030201512A1 (en) 2003-10-30

Similar Documents

Publication Publication Date Title
JP2003243528A (ja) 半導体装置
US7265419B2 (en) Semiconductor memory device with cell transistors having electrically floating channel bodies to store data
JP4031329B2 (ja) 半導体装置及びその製造方法
US20020160581A1 (en) Semiconductor device
KR20100109958A (ko) 반도체 기억장치 및 메모리 내장 반도체 장치, 및 그들의 제조방법
US8946821B2 (en) SRAM integrated circuits and methods for their fabrication
JP2004335553A (ja) 半導体装置およびその製造方法
TW200945556A (en) Semiconductor device and method of manufacturing semiconductor device
JP2007158269A (ja) 半導体装置及びその製造方法
TW201944548A (zh) 整合總成及形成整合總成之方法
US20090039408A1 (en) Nonvolatile semiconductor memory and manufacturing method thereof
US10770547B2 (en) Integrated circuit comprising components, for example NMOS transistors, having active regions with relaxed compressive stresses
US20200144273A1 (en) Semiconductor device and method of forming the same
US7745903B2 (en) Semiconductor device and a method of manufacturing the same
JP4886801B2 (ja) 半導体装置の製造方法
JP2008060421A (ja) 不揮発性半導体メモリ
US6583518B2 (en) Cross-diffusion resistant dual-polycide semiconductor structure and method
KR20130079842A (ko) 반도체 소자
JP4600834B2 (ja) 半導体装置の製造方法
JP2003017691A (ja) 半導体装置
US7205208B2 (en) Method of manufacturing a semiconductor device
JPH04215473A (ja) スタティックｒａｍ
TWI803217B (zh) 具有減少洩漏的字元線的記憶體元件
US20230143668A1 (en) Method for improving bridging between source/drain epitaxial layer and gate
JP2003332463A (ja) 半導体メモリ装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070828