JP4696518B2

JP4696518B2 - 半導体基板の製造方法および半導体装置の製造方法

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Publication number: JP4696518B2
Application number: JP2004289642A
Authority: JP
Inventors: 寿樹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-10-01
Filing date: 2004-10-01
Publication date: 2011-06-08
Anticipated expiration: 2024-10-01
Also published as: JP2006108207A

Description

本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
特開平１０−２６１７９９号公報

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、特許文献１に開示された方法では、単結晶粒が絶縁膜上に碁盤の目状に配列されるため、絶縁膜上に形成される単結晶層に粒界が発生するとともに、単結晶層の平坦化が研磨にて行われるため、単結晶層の膜厚の制御性が良くないという問題があった。

そこで、本発明の目的は、膜厚を精度よく制御することを可能としつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基板上に形成された酸化膜と、前記酸化膜から表面が露出するようにして前記酸化膜内に埋め込まれ、エピタキシャル成長にて形成された半導体層とを備えることを特徴とする。
これにより、半導体層の熱酸化により半導体層を酸化膜上に形成することが可能となるとともに、素子分離を図ることが可能となり、コスト増を抑制しつつ、半導体層上にＳＯＩトランジスタを形成することが可能となる。

また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された酸化膜と、前記酸化膜から表面が露出するようにして前記酸化膜内に埋め込まれ、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。

これにより、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、素子分離を図ることが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の表面の一部に配置された第１半導体層を形成する工程と、前記第１半導体層が覆われるようにして前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記第２半導体層に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。

これにより、第２半導体層をアーチ状に残すことを可能としつつ、第２半導体層下の第１半導体層を除去することが可能となり、第２半導体層を自分自身で半導体基板上に支持することを可能としつつ、第２半導体層下に空洞部を形成することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を第２半導体層に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層下の空洞部に埋め込み酸化膜を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

本発明の半導体基板の製造方法は、半導体基板の表面に第１半導体層を形成する工程と、フォトリソグラフィー技術およびエッチング技術を用いて前記第１半導体層をパターニングする工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を、前記パターニングされた第１半導体層を覆うように、前記第１半導体層上と前記第１半導体層が除去されて表面が露出した前記半導体基板上とにわたって形成する工程と、前記第２半導体層を熱酸化することにより前記第２半導体層の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜上であって前記第１半導体層の上方に対応する位置に、前記第１半導体層の平面形状の一方向において前記第１半導体層よりも幅の狭い酸化防止膜を形成する工程と、前記酸化防止膜の前記一方向における側方に位置する前記犠牲酸化膜の一部および前記第２半導体層の一部を除去することにより、前記第１半導体層の前記一方向の端部の表面を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去されてなる空洞部を前記第２半導体層の下方に形成し、前記一方向と交差する方向において前記空洞部の上方の前記酸化防止膜と前記犠牲酸化膜と前記第２半導体層とが前記第２半導体層で支持された状態とする工程と、前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に前記空洞部の上方の第２半導体層および前記半導体基板が熱酸化されてなる埋め込み酸化膜を形成するとともに、前記空洞部の上方に位置する前記第２半導体層の周囲に、前記空洞部の周囲の第２半導体層および前記半導体基板が熱酸化されてなる素子分離酸化膜を形成する工程と、を備えることを特徴とする。
さらに、前記埋め込み酸化膜を形成した後、高温アニールを行い、前記埋め込み酸化膜をリフローさせる工程を備えても良い。
さらに、前記埋め込み酸化膜および前記素子分離酸化膜を形成する工程の後、残存していた前記酸化防止膜および前記犠牲酸化膜を除去する工程と、前記半導体基板の全面にシリコン酸化膜を堆積して前記素子分離酸化膜の凹んだ部分を埋め、ＣＭＰにより表面を平坦化して前記第２半導体層の表面と前記素子分離酸化膜の表面とを同一の高さにする工程と、を備えても良い。
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の表面の一部に配置された第１半導体層を形成する工程と、前記第１半導体層が覆われるようにして前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基板上に形成する工程と、前記第１半導体層上に配置され、前記第１半導体層よりも幅の狭い酸化防止膜を前記第２半導体層上に形成する工程と、前記酸化防止膜の側方に配置され、前記第１半導体層の端部の一部を露出させる開口部を第２半導体層に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記第２半導体層の周囲に素子分離酸化膜を形成する工程とを備えることを特徴とする。

これにより、空洞部内の第２半導体層の熱酸化および第２半導体層の周囲の半導体基板の熱酸化を一括して行うことが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み酸化膜上に配置することが可能となるとともに、第２半導体層の素子分離を行うことが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、工程数の増大を抑制することができる。

本発明の半導体装置の製造方法は、半導体基板の表面に第１半導体層を形成する工程と、フォトリソグラフィー技術およびエッチング技術を用いて前記第１半導体層をパターニングする工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を、前記パターニングされた第１半導体層を覆うように、前記第１半導体層上と前記第１半導体層が除去されて表面が露出した前記半導体基板上とにわたって形成する工程と、前記第２半導体層を熱酸化することにより前記第２半導体層の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜上であって前記第１半導体層の上方に対応する位置に、前記第１半導体層の平面形状の一方向において前記第１半導体層よりも幅の狭い酸化防止膜を形成する工程と、前記酸化防止膜の前記一方向における側方に位置する前記犠牲酸化膜の一部および前記第２半導体層の一部を除去することにより、前記第１半導体層の前記一方向の端部の表面を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去されてなる空洞部を前記第２半導体層の下方に形成し、前記一方向と交差する方向において前記空洞部の上方の前記酸化防止膜と前記犠牲酸化膜と前記第２半導体層とが前記第２半導体層で支持された状態とする工程と、前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に前記空洞部の上方の第２半導体層および前記半導体基板が熱酸化されてなる埋め込み酸化膜を形成するとともに、前記空洞部の上方に位置する前記第２半導体層の周囲に、前記空洞部の周囲の第２半導体層および前記半導体基板が熱酸化されてなる素子分離酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、を備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に配置された第１半導体層を形成する工程と、前記第１半導体層が覆われるようにして前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記第２半導体層に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に配置された第１半導体層を形成する工程と、前記第１半導体層が覆われるようにして前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基板上に形成する工程と、前記第１半導体層上に配置され、前記第１半導体層よりも幅の狭い酸化防止膜を前記第２半導体層上に形成する工程と、前記酸化防止膜の側方に配置され、前記第１半導体層の端部の一部を露出させる開口部を第２半導体層に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記第２半導体層の周囲に素子分離酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み酸化膜上に配置することが可能となるとともに、第２半導体層の周囲に素子分離酸化膜を形成することができる。このため、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、工程数を削減することが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、素子分離を図ることが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。

図１において、エピタキシャル成長を行うことにより、第１半導体層２を半導体基板１上に形成する。なお、第１半導体層２は、半導体基板１よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板１および第１半導体層２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。なお、第１半導体層２の膜厚は、例えば、１００〜２００ｎｍ程度とすることができる。

次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層２をパターニングすることにより、第１半導体層２の周囲の半導体基板１を露出させる。なお、第１半導体層２をパターニングする方法の代わりに、選択エピタキシャル成長を行うことにより、半導体基板１上の一部の領域に第１半導体層２を形成するようにしてもよい。

そして、エピタキシャル成長を行うことにより、第１半導体層２が覆われるようにして半導体基板１上に第２半導体層３を形成する。なお、第２半導体層３は、第１半導体層２よりもエッチング時の選択比が小さな材質を用いることができ、第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。特に、半導体基板１がＳｉ、第１半導体層２がＳｉＧｅの場合、第２半導体層３してＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間のエッチング時の選択比を確保することができる。なお、第２半導体層３の膜厚は、例えば、１００〜２００ｎｍ程度とすることができる。そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。なお、犠牲酸化膜４の膜厚は、例えば、１０ｎｍ程度とすることができる。そして、ＣＶＤなどの方法により、犠牲酸化膜４上に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。

次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５をパターニングすることにより、第２半導体層３上の一部の犠牲酸化膜４が酸化防止膜５で覆われるようにして、素子分離領域上の犠牲酸化膜４を露出させる。ここで、酸化防止膜５をパターニングする場合、酸化防止膜５の幅を第２半導体層３の幅よりも狭くすることができる。そして、酸化防止膜５の一対の辺が第２半導体層３の一対の辺よりも内側にそれぞれ配置されるとともに、酸化防止膜５の残りの一対の辺が第２半導体層３の残りの一対の辺上にそれぞれ配置されるようにすることができる。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層３および犠牲酸化膜４をパターニングすることにより、第１半導体層２の端部の一部を露出させる開口部６を第１半導体層２の一対の辺に沿って形成する。なお、第１半導体層２の端部の一部を露出させる場合、第１半導体層２の端部の残りの一部は第１半導体層２で覆われたままにする。ここで、酸化防止膜５の幅を第２半導体層３の幅よりも狭くすることにより、酸化防止膜５を第１半導体層２上にそのまま残したまま、第２半導体層３に開口部６を形成することができる。

また、開口部６の配置位置は第２半導体層３の素子分離領域に対応させることが好ましい。これにより、第１半導体層２を露出させる開口部６を第２半導体層３の能動領域に配置する必要がなくなり、チップサイズの増大を抑制しつつ、ＳＯＩトランジスタを第２半導体層３に形成することが可能となる。
また、第１半導体層２の端部の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、開口部６内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、開口部６内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、開口部６内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部６内の半導体基板１のオーバーエッチングを抑制することができる。

次に、図５に示すように、開口部６を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層２との間に空洞部７を形成する。
ここで、第１半導体層２の端部の一部を露出させる開口部６を第２半導体層３に形成することにより、第２半導体層３下の第１半導体層１にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部７を形成することができる。また、第１半導体層２の端部の残りの一部は第２半導体層３で覆われたままにすることにより、第２半導体層３をアーチ状に残すことを可能としつつ、第２半導体層３下の第１半導体層１を除去することが可能となり、第２半導体層３を自分自身で半導体基板１上に支持することを可能としつつ、第２半導体層３下に空洞部７を形成することが可能となる。

なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：５０〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。

次に、図６に示すように、酸化防止膜５をマスクとして半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部７に埋め込み酸化膜８ａを形成するとともに、第２半導体層３の周囲に素子分離酸化膜８ｂを形成する。なお、埋め込み酸化膜８ａを形成した後、高温アニールを行うようにしてもよい。これにより、埋め込み酸化膜８ａをリフローさせることが可能となり、埋め込み酸化膜８ａのストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。

次に、図７に示すように、酸化防止膜５および犠牲酸化膜４を除去することにより、第２半導体層３の表面を露出させる。なお、この後、ＣＶＤにより半導体基板１の全面にＳｉＯ₂を堆積して素子分離酸化膜８ｂの凹んだ部分を埋め、ＣＭＰにより基板表面を平坦化して第２半導体層３の表面と素子分離酸化膜８ｂの表面を同一の高さにする工程を挿入するようにしてもよい。

次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。

次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４を形成する。そして、ゲート電極２２およびサイドウォール２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。

これにより、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３を埋め込み酸化膜８ａ上に配置することが可能となるとともに、第２半導体層３の周囲に素子分離酸化膜８ｂを一括形成することができる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となるとともに、工程数を削減することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となるとともに、素子分離を図ることが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。

本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１半導体基板、２第１半導体層、３第２半導体層、４犠牲酸化膜、５酸化防止膜、６開口部、７空洞部、８ａ埋め込み酸化膜、８ｂ素子分離酸化膜、２１ゲート絶縁膜、２２ゲート電極、２３ａ、２３ｂＬＤＤ層、２４サイドウォールスペーサ、２５ａ、２５ｂソース／ドレイン層

Claims

半導体基板の表面に第１半導体層を形成する工程と、
フォトリソグラフィー技術およびエッチング技術を用いて前記第１半導体層をパターニングする工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を、前記パターニングされた第１半導体層を覆うように、前記第１半導体層上と前記第１半導体層が除去されて表面が露出した前記半導体基板上とにわたって形成する工程と、
前記第２半導体層を熱酸化することにより前記第２半導体層の表面に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上であって前記第１半導体層の上方に対応する位置に、前記第１半導体層の平面形状の一方向において前記第１半導体層よりも幅の狭い酸化防止膜を形成する工程と、
前記酸化防止膜の前記一方向における側方に位置する前記犠牲酸化膜の一部および前記第２半導体層の一部を除去することにより、前記第１半導体層の前記一方向の端部の表面を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去されてなる空洞部を前記第２半導体層の下方に形成し、前記一方向と交差する方向において前記空洞部の上方の前記酸化防止膜と前記犠牲酸化膜と前記第２半導体層とが前記第２半導体層で支持された状態とする工程と、
前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に前記空洞部の上方の第２半導体層および前記半導体基板が熱酸化されてなる埋め込み酸化膜を形成するとともに、前記空洞部の上方に位置する前記第２半導体層の周囲に、前記空洞部の周囲の第２半導体層および前記半導体基板が熱酸化されてなる素子分離酸化膜を形成する工程と、を備えることを特徴とする半導体基板の製造方法。
前記埋め込み酸化膜を形成した後、高温アニールを行い、前記埋め込み酸化膜をリフローさせる工程を備えることを特徴とする請求項１に記載の半導体基板の製造方法。
前記埋め込み酸化膜および前記素子分離酸化膜を形成する工程の後、
残存していた前記酸化防止膜および前記犠牲酸化膜を除去する工程と、
前記半導体基板の全面にシリコン酸化膜を堆積して前記素子分離酸化膜の凹んだ部分を埋め、ＣＭＰにより表面を平坦化して前記第２半導体層の表面と前記素子分離酸化膜の表面とを同一の高さにする工程と、を備えることを特徴とする請求項１または２に記載の半導体基板の製造方法。
半導体基板の表面に第１半導体層を形成する工程と、
フォトリソグラフィー技術およびエッチング技術を用いて前記第１半導体層をパターニングする工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を、前記パターニングされた第１半導体層を覆うように、前記第１半導体層上と前記第１半導体層が除去されて表面が露出した前記半導体基板上とにわたって形成する工程と、
前記第２半導体層を熱酸化することにより前記第２半導体層の表面に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上であって前記第１半導体層の上方に対応する位置に、前記第１半導体層の平面形状の一方向において前記第１半導体層よりも幅の狭い酸化防止膜を形成する工程と、
前記酸化防止膜の前記一方向における側方に位置する前記犠牲酸化膜の一部および前記第２半導体層の一部を除去することにより、前記第１半導体層の前記一方向の端部の表面を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去されてなる空洞部を前記第２半導体層の下方に形成し、前記一方向と交差する方向において前記空洞部の上方の前記酸化防止膜と前記犠牲酸化膜と前記第２半導体層とが前記第２半導体層で支持された状態とする工程と、
前記酸化防止膜をマスクとして前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に前記空洞部の上方の第２半導体層および前記半導体基板が熱酸化されてなる埋め込み酸化膜を形成するとともに、前記空洞部の上方に位置する前記第２半導体層の周囲に、前記空洞部の周囲の第２半導体層および前記半導体基板が熱酸化されてなる素子分離酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、を備えることを特徴とする半導体装置の製造方法。