JP2003346500A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 複数のオンチップメモリに対するマーチパタ
ーンなどによるメモリテスト効率を向上させる。 【解決手段】 アクセスデータ幅及びアドレスデコード
論理の異なる複数のメモリ（１１〜１５）に接続される
共通テストバス（３１）からのテストデータ情報を各メ
モリに固有のアクセスデータ幅に変換すると共に、共通
テストバスからのテストアドレス情報を各メモリに固有
のビット配列に変換して、対応メモリに供給する複数の
ブリッジ回路（２１〜２５）を設ける。複数のメモリに
共通テストバスから並列にテストアドレス情報を供給し
て並列テスト可能になる。アクセスデータ幅の異なる複
数のメモリに対してテストデータ情報を並列に供給する
ことができ、テストアドレス情報に対する夫々のメモリ
におけるアドレススキャン方向を固有のビット配列にし
たがって特定方向に統一することが可能になる。
ーンなどによるメモリテスト効率を向上させる。 【解決手段】 アクセスデータ幅及びアドレスデコード
論理の異なる複数のメモリ（１１〜１５）に接続される
共通テストバス（３１）からのテストデータ情報を各メ
モリに固有のアクセスデータ幅に変換すると共に、共通
テストバスからのテストアドレス情報を各メモリに固有
のビット配列に変換して、対応メモリに供給する複数の
ブリッジ回路（２１〜２５）を設ける。複数のメモリに
共通テストバスから並列にテストアドレス情報を供給し
て並列テスト可能になる。アクセスデータ幅の異なる複
数のメモリに対してテストデータ情報を並列に供給する
ことができ、テストアドレス情報に対する夫々のメモリ
におけるアドレススキャン方向を固有のビット配列にし
たがって特定方向に統一することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクセスデータ幅
やアドレスデコード論理の相違する複数個のメモリに対
するテスト技術に関し、例えばそのようなメモリを複数
個オンチップで備えるマイクロコンピュータもしくは所
謂システムＬＳＩのような半導体集積回路に適用して有
効な技術に関する。
やアドレスデコード論理の相違する複数個のメモリに対
するテスト技術に関し、例えばそのようなメモリを複数
個オンチップで備えるマイクロコンピュータもしくは所
謂システムＬＳＩのような半導体集積回路に適用して有
効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータやシステムＬＳＩ
などの半導体集積回路にオンチップされた複数のメモリ
に対するテスト技術について記載された文献として、特
開２０００−１１１６１８、特開平１１−２５０６９８
がある。それら文献では、オンチップメモリの前段でテ
ストデータのビット拡張を行なっている。
などの半導体集積回路にオンチップされた複数のメモリ
に対するテスト技術について記載された文献として、特
開２０００−１１１６１８、特開平１１−２５０６９８
がある。それら文献では、オンチップメモリの前段でテ
ストデータのビット拡張を行なっている。
【０００３】また、メモリテストでは、ランダムアクセ
スなどを保証するために、メモリセル間干渉、ワード線
ディスターブ、ビット線ディスターブによる影響を考慮
することが必要であり、全ての場合を検証しようとする
と膨大なテスト時間を要し、現実的ではない。そこで、
効率的に検証を行なう為の手法としてマーチパターンや
ウォーキングパターン等の手法が従来から採用されてい
る。この種の検証手法では、メモリセルアレイに対して
アクセス単位のメモリセルを行方向に順次選択しながら
データを所定値に書き換えていったり、列方向に順次選
択しながらデータを所定値に書き換えていったりすると
いう、メモリセルの物理的な配置に対してメモリセルの
選択方向を所定の規則にしたがって変化させることが必
要になる。
スなどを保証するために、メモリセル間干渉、ワード線
ディスターブ、ビット線ディスターブによる影響を考慮
することが必要であり、全ての場合を検証しようとする
と膨大なテスト時間を要し、現実的ではない。そこで、
効率的に検証を行なう為の手法としてマーチパターンや
ウォーキングパターン等の手法が従来から採用されてい
る。この種の検証手法では、メモリセルアレイに対して
アクセス単位のメモリセルを行方向に順次選択しながら
データを所定値に書き換えていったり、列方向に順次選
択しながらデータを所定値に書き換えていったりすると
いう、メモリセルの物理的な配置に対してメモリセルの
選択方向を所定の規則にしたがって変化させることが必
要になる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術では、アクセスデータ幅の異なる複数のメモリに対し
て並列に固有のアクセスデータ幅に変換することは考慮
されていない。
術では、アクセスデータ幅の異なる複数のメモリに対し
て並列に固有のアクセスデータ幅に変換することは考慮
されていない。
【０００５】また、従来は、アドレスデコード論理の異
なる複数のメモリがオンチップされている場合、それら
に対して共通にアドレスを入力しても、アドレスデコー
ド論理の相違により、換言すれば、メモリアドレス空間
におけるメモリセルの物理的なマッピングの相違によ
り、アドレスインクリメントによってメモリセルの選択
を列方向或は行方向に統一して順次更新することができ
ない。このため、オンチップメモリ毎に固有のアドレス
マッピングに応じたアドレス更新を行ないながらマーチ
パターンなどの手法によるメモリテストを行なわなけれ
ばならなかった。これにより、オンチップメモリのテス
ト時間が増大するという問題があった。アクセスデータ
幅の異なる複数のメモリ間においても同様の問題があ
る。
なる複数のメモリがオンチップされている場合、それら
に対して共通にアドレスを入力しても、アドレスデコー
ド論理の相違により、換言すれば、メモリアドレス空間
におけるメモリセルの物理的なマッピングの相違によ
り、アドレスインクリメントによってメモリセルの選択
を列方向或は行方向に統一して順次更新することができ
ない。このため、オンチップメモリ毎に固有のアドレス
マッピングに応じたアドレス更新を行ないながらマーチ
パターンなどの手法によるメモリテストを行なわなけれ
ばならなかった。これにより、オンチップメモリのテス
ト時間が増大するという問題があった。アクセスデータ
幅の異なる複数のメモリ間においても同様の問題があ
る。
【０００６】本発明の目的は、複数のメモリに対するテ
スト時間を短縮することができる半導体集積回路を提供
することにある。
スト時間を短縮することができる半導体集積回路を提供
することにある。
【０００７】本発明の別の目的は、複数のメモリに対す
るテスト時間を短縮することが可能なテスト方法を提供
することにある。
るテスト時間を短縮することが可能なテスト方法を提供
することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】〔１〕アクセスデータ幅の異なる複数のメ
モリ及び前記メモリをアクセス制御可能な論理回路を含
む半導体集積回路において、前記複数のメモリに接続さ
れる共通テストバスと、前記共通テストバスからのテス
トデータ情報を各メモリに固有のアクセスデータ幅に変
換して対応するメモリに供給する複数のブリッジ回路を
設け、複数のメモリに共通テストバスから並列にテスト
データ情報を供給して並列テスト可能にする。
モリ及び前記メモリをアクセス制御可能な論理回路を含
む半導体集積回路において、前記複数のメモリに接続さ
れる共通テストバスと、前記共通テストバスからのテス
トデータ情報を各メモリに固有のアクセスデータ幅に変
換して対応するメモリに供給する複数のブリッジ回路を
設け、複数のメモリに共通テストバスから並列にテスト
データ情報を供給して並列テスト可能にする。
【００１１】上記手段によれば、アクセスデータ幅の異
なる複数のメモリに対してテストデータ情報を並列に供
給しても、ブリッジ回路がテストデータ情報を対応メモ
リに固有のアクセスデータ幅に変換することができる。
アクセスデータ幅の異なる複数のメモリに対してテスト
データ情報を並列に供給することができるという点にお
いて、オンチップメモリのテスト効率を向上させること
ができる。
なる複数のメモリに対してテストデータ情報を並列に供
給しても、ブリッジ回路がテストデータ情報を対応メモ
リに固有のアクセスデータ幅に変換することができる。
アクセスデータ幅の異なる複数のメモリに対してテスト
データ情報を並列に供給することができるという点にお
いて、オンチップメモリのテスト効率を向上させること
ができる。
【００１２】アドレスデコード論理の異なる複数のメモ
リ及び前記メモリをアクセス制御可能な論理回路を含む
半導体集積回路において、前記複数のメモリに接続され
る共通テストバスと、前記共通テストバスからのテスト
アドレス情報を各メモリに固有のビット配列に変換して
対応するメモリに供給する複数のブリッジ回路を設け、
複数のメモリに共通テストバスから並列にテストアドレ
ス情報を供給して並列テスト可能にする。
リ及び前記メモリをアクセス制御可能な論理回路を含む
半導体集積回路において、前記複数のメモリに接続され
る共通テストバスと、前記共通テストバスからのテスト
アドレス情報を各メモリに固有のビット配列に変換して
対応するメモリに供給する複数のブリッジ回路を設け、
複数のメモリに共通テストバスから並列にテストアドレ
ス情報を供給して並列テスト可能にする。
【００１３】上記手段によれば、アドレスデコード論理
の異なる複数のメモリに対してテストアドレス情報を並
列に供給しても、ブリッジ回路がテストアドレス情報を
対応メモリに固有のビット配列に変換する。テストアド
レス情報に対する夫々のメモリにおけるアドレススキャ
ン方向を固有のビット配列にしたがって特定方向に統一
することが可能になる。この点において複数のオンチッ
プメモリに対するマーチパターンなどによるメモリテス
ト効率を向上させることができる。
の異なる複数のメモリに対してテストアドレス情報を並
列に供給しても、ブリッジ回路がテストアドレス情報を
対応メモリに固有のビット配列に変換する。テストアド
レス情報に対する夫々のメモリにおけるアドレススキャ
ン方向を固有のビット配列にしたがって特定方向に統一
することが可能になる。この点において複数のオンチッ
プメモリに対するマーチパターンなどによるメモリテス
ト効率を向上させることができる。
【００１４】上記テストデータ情報に対するブリッジ回
路及びテストアドレス情報に対するブリッジ回路の双方
を採用することも可能である。
路及びテストアドレス情報に対するブリッジ回路の双方
を採用することも可能である。
【００１５】〔２〕本発明の望ましい一つの形態とし
て、前記ブリッジ回路は、変換可能なビット配列をテス
ト制御情報に従って選択可能としてよい。マーチパター
ンなどによるアドレススキャン方向は少なくとも行方向
及び列方向の双方とする場合が一般的であり、その何れ
にも簡単に対応できるようになる。
て、前記ブリッジ回路は、変換可能なビット配列をテス
ト制御情報に従って選択可能としてよい。マーチパター
ンなどによるアドレススキャン方向は少なくとも行方向
及び列方向の双方とする場合が一般的であり、その何れ
にも簡単に対応できるようになる。
【００１６】本発明の望ましい一つの形態として、前記
ブリッジ回路はメモリからの読み出し情報と共通テスト
バスからの期待値情報とを比較する比較手段と、前記比
較手段による比較結果に従ってメモリの不良情報を保持
するラッチ手段を有するのがよい。複数のメモリに対す
る並列テスト結果をラッチ手段から順次直列的に得るこ
とが可能になる。
ブリッジ回路はメモリからの読み出し情報と共通テスト
バスからの期待値情報とを比較する比較手段と、前記比
較手段による比較結果に従ってメモリの不良情報を保持
するラッチ手段を有するのがよい。複数のメモリに対す
る並列テスト結果をラッチ手段から順次直列的に得るこ
とが可能になる。
【００１７】前記ラッチ手段は、不良アドレスをラッチ
するアドレスラッチ手段と、不良の比較結果をラッチす
る不良フラグ手段とから構成して良い。不良発生の所在
も明らかになる。
するアドレスラッチ手段と、不良の比較結果をラッチす
る不良フラグ手段とから構成して良い。不良発生の所在
も明らかになる。
【００１８】前記ブリッジ回路は、前記ラッチ手段の出
力を入力して直列的に出力可能とするスキャンパス用の
シフトレジスタ手段を有してよい。並列テスト結果をラ
ッチ手段から順次直列に得ることが容易になる。
力を入力して直列的に出力可能とするスキャンパス用の
シフトレジスタ手段を有してよい。並列テスト結果をラ
ッチ手段から順次直列に得ることが容易になる。
【００１９】〔３〕本発明の望ましい一つの形態とし
て、前記ブリッジ回路は、メモリからの読み出し情報と
共通テストバスからの期待値情報とを比較する比較手段
と、前記比較手段による比較結果に別のブリッジ回路か
らの比較結果出力との論理和を採り更に別のブリッジ回
路に出力するゲート手段とを有し、複数のゲート手段
を、前段ゲート手段の出力が次段ゲート手段の入力に接
続するように直列形態に接続して構成するとよい。
て、前記ブリッジ回路は、メモリからの読み出し情報と
共通テストバスからの期待値情報とを比較する比較手段
と、前記比較手段による比較結果に別のブリッジ回路か
らの比較結果出力との論理和を採り更に別のブリッジ回
路に出力するゲート手段とを有し、複数のゲート手段
を、前段ゲート手段の出力が次段ゲート手段の入力に接
続するように直列形態に接続して構成するとよい。
【００２０】上記手段によれば、複数のメモリに対しテ
ストデータ情報を更新しながらテストアドレス情報を更
新して、アドレススキャンを伴う並列テストを逐次進め
ていく途上で、比較不一致によいるエラーを何れかのメ
モリで生ずると、最終段ゲート手段の出力が変化する。
この最終段出力をモニタすることにより、複数メモリに
対する並列テストを行いながら、テストの継続／中止の
判定（Go ／ No go判定）を行なうことができる。
ストデータ情報を更新しながらテストアドレス情報を更
新して、アドレススキャンを伴う並列テストを逐次進め
ていく途上で、比較不一致によいるエラーを何れかのメ
モリで生ずると、最終段ゲート手段の出力が変化する。
この最終段出力をモニタすることにより、複数メモリに
対する並列テストを行いながら、テストの継続／中止の
判定（Go ／ No go判定）を行なうことができる。
【００２１】〔４〕本発明の望ましい一つの形態とし
て、前記複数のメモリの少なくとも一つはマルチポート
メモリであり、前記マルチポートメモリに対応されるブ
リッジ回路は、前記共通テストバスに接続するポートの
選択と、前記共通テストバスに非接続が選択されたポー
トにディスターブ情報を入力可能とするのがよい。ディ
スターブ情報は任意のパターンデータであってよい。こ
れにより、マルチポートを持つ場合にはポート間干渉の
テストを併用でき、マルチポートメモリに対するテスト
の信頼性を向上させることができる。
て、前記複数のメモリの少なくとも一つはマルチポート
メモリであり、前記マルチポートメモリに対応されるブ
リッジ回路は、前記共通テストバスに接続するポートの
選択と、前記共通テストバスに非接続が選択されたポー
トにディスターブ情報を入力可能とするのがよい。ディ
スターブ情報は任意のパターンデータであってよい。こ
れにより、マルチポートを持つ場合にはポート間干渉の
テストを併用でき、マルチポートメモリに対するテスト
の信頼性を向上させることができる。
【００２２】〔５〕アクセスデータ幅の異なる複数のメ
モリを共通テストバスを介して並列にテストするテスト
方法は、テストデータ情報を前記共通テストバスに供給
する処理と、前記共通テストバスからテストデータ情報
を入力して対応するメモリに固有のアクセスデータ幅に
変換する処理と、変換されたテストデータ情報を対応す
るメモリに並列に書き込む処理と、書き込まれたテスト
データ情報を複数のメモリから読み出す処理と、読み出
されたテストデータ情報と期待値情報とをメモリ単位で
比較してメモリエラー情報を生成する処理と、を含む。
モリを共通テストバスを介して並列にテストするテスト
方法は、テストデータ情報を前記共通テストバスに供給
する処理と、前記共通テストバスからテストデータ情報
を入力して対応するメモリに固有のアクセスデータ幅に
変換する処理と、変換されたテストデータ情報を対応す
るメモリに並列に書き込む処理と、書き込まれたテスト
データ情報を複数のメモリから読み出す処理と、読み出
されたテストデータ情報と期待値情報とをメモリ単位で
比較してメモリエラー情報を生成する処理と、を含む。
【００２３】このテスト方法によれば、アクセスデータ
幅の異なる複数のメモリに対してテストデータ情報を並
列に供給しても、テストデータ情報を対応メモリに固有
のアクセスデータ幅に変換することができる。アクセス
データ幅の異なる複数のメモリに対してテストデータ情
報を並列に供給することができるという点において、ア
クセスデータ幅の異なる複数のメモリに対するテスト効
率を向上させることができる。
幅の異なる複数のメモリに対してテストデータ情報を並
列に供給しても、テストデータ情報を対応メモリに固有
のアクセスデータ幅に変換することができる。アクセス
データ幅の異なる複数のメモリに対してテストデータ情
報を並列に供給することができるという点において、ア
クセスデータ幅の異なる複数のメモリに対するテスト効
率を向上させることができる。
【００２４】アドレスデコード論理の異なる複数のメモ
リを共通テストバスを介して並列にテストするテスト方
法は、テストアドレス情報を前記共通テストバスに供給
する処理と、前記共通テストバスからテストアドレス情
報を入力して対応するメモリに固有のビット配列に変換
する処理と、変換されたテストアドレス情報を用いて対
応するメモリにテストデータを系列に書き込む処理と、
書き込まれたテストデータを複数のメモリから読み出す
処理と、読み出されたテストデータと期待値情報とをメ
モリ単位で比較してメモリエラー情報を生成する処理
と、を含む。
リを共通テストバスを介して並列にテストするテスト方
法は、テストアドレス情報を前記共通テストバスに供給
する処理と、前記共通テストバスからテストアドレス情
報を入力して対応するメモリに固有のビット配列に変換
する処理と、変換されたテストアドレス情報を用いて対
応するメモリにテストデータを系列に書き込む処理と、
書き込まれたテストデータを複数のメモリから読み出す
処理と、読み出されたテストデータと期待値情報とをメ
モリ単位で比較してメモリエラー情報を生成する処理
と、を含む。
【００２５】上記テスト方法によれば、アドレスデコー
ド論理の異なる複数のメモリに対してテストアドレス情
報を並列に供給しても、テストアドレス情報を対応メモ
リに固有のビット配列に変換することができる。したが
って、テストアドレス情報に対する夫々のメモリにおけ
るアドレススキャン方向を固有のビット配列にしたがっ
て特定方向に統一することが可能になる。この点におい
てアドレスデコード論理の異なる複数のメモリに対する
マーチパターンなどによるメモリテスト効率を向上させ
ることができる。
ド論理の異なる複数のメモリに対してテストアドレス情
報を並列に供給しても、テストアドレス情報を対応メモ
リに固有のビット配列に変換することができる。したが
って、テストアドレス情報に対する夫々のメモリにおけ
るアドレススキャン方向を固有のビット配列にしたがっ
て特定方向に統一することが可能になる。この点におい
てアドレスデコード論理の異なる複数のメモリに対する
マーチパターンなどによるメモリテスト効率を向上させ
ることができる。
【００２６】
【発明の実施の形態】図２には本発明に係る半導体集積
回路の一例であるマイクロコンピュータの平面的な構成
が例示される。同図に示されるマイクロコンピュータは
例えば単結晶シリコンのような１個の半導体基板にＣＭ
ＯＳ集積回路製造技術によって形成される。
回路の一例であるマイクロコンピュータの平面的な構成
が例示される。同図に示されるマイクロコンピュータは
例えば単結晶シリコンのような１個の半導体基板にＣＭ
ＯＳ集積回路製造技術によって形成される。
【００２７】マイクロコンピュータ１は、半導体基板の
周囲に入出力回路（ＩＯ）２を有し、その内側に、マイ
クロプロセッサ（ＭＰＵ）３、第１ロジック回路（ＬＯ
Ｇ１）４、第２ロジック回路（ＬＯＧ２）５、第３ロジ
ック回路（ＬＯＧ３）６及びメモリブロック７を有し、
それら回路ブロックは内部バス８に共通接続される。マ
イクロコンピュータはその他にテスト用回路として代表
的に示されたテストコントローラ９を備える。内部バス
８はアドレス、データ及び制御信号を伝播する。前記ロ
ジック回路３〜５は、特に制限されないが、ＭＰＵ３の
アクセラレータとして位置付けられる誤り訂正回路、Ａ
ＴＡＰＩなどのインタフェースコントローラ、符号化復
号論理などとされる。
周囲に入出力回路（ＩＯ）２を有し、その内側に、マイ
クロプロセッサ（ＭＰＵ）３、第１ロジック回路（ＬＯ
Ｇ１）４、第２ロジック回路（ＬＯＧ２）５、第３ロジ
ック回路（ＬＯＧ３）６及びメモリブロック７を有し、
それら回路ブロックは内部バス８に共通接続される。マ
イクロコンピュータはその他にテスト用回路として代表
的に示されたテストコントローラ９を備える。内部バス
８はアドレス、データ及び制御信号を伝播する。前記ロ
ジック回路３〜５は、特に制限されないが、ＭＰＵ３の
アクセラレータとして位置付けられる誤り訂正回路、Ａ
ＴＡＰＩなどのインタフェースコントローラ、符号化復
号論理などとされる。
【００２８】図１にはメモリブロック７の詳細が例示さ
れる。メモリブロック７は３個のシングルポートメモリ
１１〜１３と２個のデュアルポートメモリ１４，１５を
有する。メモリ１１は１ＫＷ（キロ・ワード）×１６ビ
ットの記憶容量を有しアクセスデータ幅は１６ビットで
ある。メモリ１２は２ＫＷ×８ビットの記憶容量を有し
アクセスデータ幅は８ビットである。メモリ１３は２５
６Ｗ×１６ビットの記憶容量を有しアクセスデータ幅は
１６ビットである。メモリ１４は１ＫＷ×８ビットの記
憶容量を有しアクセスデータ幅は８ビットである。メモ
リ１５は７０４Ｗ×１２ビットの記憶容量を有しアクセ
スデータ幅は１２ビットである。
れる。メモリブロック７は３個のシングルポートメモリ
１１〜１３と２個のデュアルポートメモリ１４，１５を
有する。メモリ１１は１ＫＷ（キロ・ワード）×１６ビ
ットの記憶容量を有しアクセスデータ幅は１６ビットで
ある。メモリ１２は２ＫＷ×８ビットの記憶容量を有し
アクセスデータ幅は８ビットである。メモリ１３は２５
６Ｗ×１６ビットの記憶容量を有しアクセスデータ幅は
１６ビットである。メモリ１４は１ＫＷ×８ビットの記
憶容量を有しアクセスデータ幅は８ビットである。メモ
リ１５は７０４Ｗ×１２ビットの記憶容量を有しアクセ
スデータ幅は１２ビットである。
【００２９】前記シングルポートメモリ１１，１２，１
３は、特に制限されないが、ＳＲＡＭ（Static Random
Access Memory）から成り、図示は省略するが、スタテ
ィックラッチ形態のメモリセルがマトリクス配置された
メモリセルアレイ、メモリセルの選択端子が接続される
ワード線を駆動するワードドライバ、ワードドライバで
駆動するワード線を選択するロウデコーダ、メモリセル
のデータ入出力端子が接続されたビット線を選択的に共
通データ線に接続するカラムスイッチ回路、カラムスイ
ッチ回路の選択信号を生成するカラムデコーダ、メモリ
セルから共通データ線に読み出された記憶情報を検出し
て増幅するセンスアンプ、共通データ線に対する書き込
みデータの入力及びセンスアンプで検出された読み出し
データの出力を行なうデータ入出力バッファ、前記ロウ
デコーダ及びカラムデコーダに供給するアドレス信号を
受けるアドレスバッファ、及びメモリ選択信号やリード
・ライト信号などのアクセス制御信号を受けてメモリ動
作を制御するタイミングコントローラを有する。
３は、特に制限されないが、ＳＲＡＭ（Static Random
Access Memory）から成り、図示は省略するが、スタテ
ィックラッチ形態のメモリセルがマトリクス配置された
メモリセルアレイ、メモリセルの選択端子が接続される
ワード線を駆動するワードドライバ、ワードドライバで
駆動するワード線を選択するロウデコーダ、メモリセル
のデータ入出力端子が接続されたビット線を選択的に共
通データ線に接続するカラムスイッチ回路、カラムスイ
ッチ回路の選択信号を生成するカラムデコーダ、メモリ
セルから共通データ線に読み出された記憶情報を検出し
て増幅するセンスアンプ、共通データ線に対する書き込
みデータの入力及びセンスアンプで検出された読み出し
データの出力を行なうデータ入出力バッファ、前記ロウ
デコーダ及びカラムデコーダに供給するアドレス信号を
受けるアドレスバッファ、及びメモリ選択信号やリード
・ライト信号などのアクセス制御信号を受けてメモリ動
作を制御するタイミングコントローラを有する。
【００３０】前記デュアルポートメモリ１４，１５は、
メモリセル毎に、一方のアクセスポート用のワード線及
びビット線と、他方のポート用のワード線及びビット線
を有し、シングルポートメモリにおけるワード線選択系
及びカラム選択選択系をポート毎に備える。
メモリセル毎に、一方のアクセスポート用のワード線及
びビット線と、他方のポート用のワード線及びビット線
を有し、シングルポートメモリにおけるワード線選択系
及びカラム選択選択系をポート毎に備える。
【００３１】前記メモリ１１〜１５は夫々アドレスデコ
ード論理が相違される。例えば図３にはメモリ１３のデ
コード論理とメモリ１１のデコード論理が例示される。
メモリ１３のデコード論理は図３から明らかなように、
アドレスａ［０］〜ａ［７］を＋１ずつインクリメント
するとワード番号は０から順番に２５５まで昇順で変化
するようになり、Ｘ方向スキャンとなる。一方、メモリ
１１のデコード論理はアドレスａ［０］〜ａ［９］を＋
１ずつインクリメントするとアドレシングされるメモリ
セルのスキャン方向はＹ方向に最初動き、ａ［２］より
上位側の変化でＸ方向スキャンになる。
ード論理が相違される。例えば図３にはメモリ１３のデ
コード論理とメモリ１１のデコード論理が例示される。
メモリ１３のデコード論理は図３から明らかなように、
アドレスａ［０］〜ａ［７］を＋１ずつインクリメント
するとワード番号は０から順番に２５５まで昇順で変化
するようになり、Ｘ方向スキャンとなる。一方、メモリ
１１のデコード論理はアドレスａ［０］〜ａ［９］を＋
１ずつインクリメントするとアドレシングされるメモリ
セルのスキャン方向はＹ方向に最初動き、ａ［２］より
上位側の変化でＸ方向スキャンになる。
【００３２】図１に例示される如く、夫々のメモリ１１
〜１５は対応するブリッジ回路２１〜２５を介して前記
内部バス８に接続する。ブリッジ回路２１〜２５はテス
トコントローラ９と共にテスト用の回路、即ちＢＩＳＴ
（Built In Self Test）回路を構成する。ブリッジ回路
２１〜２５は共通テストバス３１を介してテストコント
ローラ９からテストデータ情報、テストアドレス情報及
びテスト制御情報等が与えられて、その動作が制御され
る。ブリッジ回路２１〜２５は前記共通テストバス３１
からのテストデータ情報を各メモリ１１〜１５に固有の
アクセスデータ幅に変換して対応するメモリ１１〜１５
に供給し、また、前記共通テストバス３１からのテスト
アドレス情報を各メモリ１１〜１５に固有のビット配列
に変換して対応するメモリ１１〜１５に供給する。ブリ
ッジ回路２１〜２５によるアクセスデータ幅の変更とテ
ストアドレス情報のビット配列変更により、複数のメモ
リ１１〜１５は揃ってＸ方向スキャンなどを行なってメ
モリテストを並列に行なうことが可能にされる。ブリッ
ジ回路２１〜２５は状態送受信用信号線３２を介して直
列に接続され、メモリ１１〜１５の並列テストの結果は
状態送受信用信号線３２を伝播してテストコントローラ
９に供給される。
〜１５は対応するブリッジ回路２１〜２５を介して前記
内部バス８に接続する。ブリッジ回路２１〜２５はテス
トコントローラ９と共にテスト用の回路、即ちＢＩＳＴ
（Built In Self Test）回路を構成する。ブリッジ回路
２１〜２５は共通テストバス３１を介してテストコント
ローラ９からテストデータ情報、テストアドレス情報及
びテスト制御情報等が与えられて、その動作が制御され
る。ブリッジ回路２１〜２５は前記共通テストバス３１
からのテストデータ情報を各メモリ１１〜１５に固有の
アクセスデータ幅に変換して対応するメモリ１１〜１５
に供給し、また、前記共通テストバス３１からのテスト
アドレス情報を各メモリ１１〜１５に固有のビット配列
に変換して対応するメモリ１１〜１５に供給する。ブリ
ッジ回路２１〜２５によるアクセスデータ幅の変更とテ
ストアドレス情報のビット配列変更により、複数のメモ
リ１１〜１５は揃ってＸ方向スキャンなどを行なってメ
モリテストを並列に行なうことが可能にされる。ブリッ
ジ回路２１〜２５は状態送受信用信号線３２を介して直
列に接続され、メモリ１１〜１５の並列テストの結果は
状態送受信用信号線３２を伝播してテストコントローラ
９に供給される。
【００３３】デュアルポートメモリ１４，１５に対応付
けされたブリッジ回路２４，２５にはデュアルポート共
通テストバス３３が接続され、共通テストバス３１を介
してデュアルポートメモリ１４，１５がテストされると
き、テスト非対象ポートにデュアルポート共通テストバ
ス３３を介してテスト対象ポートに対するディスターブ
情報を与えたりすることが可能にされる。
けされたブリッジ回路２４，２５にはデュアルポート共
通テストバス３３が接続され、共通テストバス３１を介
してデュアルポートメモリ１４，１５がテストされると
き、テスト非対象ポートにデュアルポート共通テストバ
ス３３を介してテスト対象ポートに対するディスターブ
情報を与えたりすることが可能にされる。
【００３４】尚、図1において内部バス８としてアドレ
スバスＡＢＵＳとデータバスＤＢＵＳが代表的に例示さ
れる。メモリ１１〜１５とブリッジ回路２１〜２５は夫
々専用の信号線群（メモリ・ブリッジ間バス）３４にて
接続される。
スバスＡＢＵＳとデータバスＤＢＵＳが代表的に例示さ
れる。メモリ１１〜１５とブリッジ回路２１〜２５は夫
々専用の信号線群（メモリ・ブリッジ間バス）３４にて
接続される。
【００３５】図４にはシングルポートメモリ用のブリッ
ジ回路２１（２２，２３）に基本的構成が例示される。
メモリテスト時に利用する共通テストバス３１からの入
力信号（図に示される■の端子からの入力信号）は以下
の通りである。すなわち、ｔｅは通常動作時入力とテス
ト時入力の切替えを行なう切換え信号、ｔ＿ｒｅｓｂは
メモリリセット信号、ｔ＿ｗｅは書き込み制御信号、ｔ
＿ｂｓはモジュール選択信号である。ｔ＿ｃｋはクロッ
ク信号、ｔ＿ｄは４ビットに圧縮したテストデータ入力
信号（テストデータ情報）、ｔ＿ａはアドレス信号（テ
ストアドレス情報）である。ｂｒ＿ｓｍはアドレススキ
ャン方式を選択する信号、ｂｒ＿ｒｅｆはメモリ出力を
判定するための期待値入力信号、ｂｒ＿ｅｎはブリッジ
の判定を行うかを制御する信号、ｂｒ＿ｒｅｓｂはブリ
ッジ回路のリセット信号、ｂｒ＿ｓｃｋはスキャンクロ
ック入力信号である。
ジ回路２１（２２，２３）に基本的構成が例示される。
メモリテスト時に利用する共通テストバス３１からの入
力信号（図に示される■の端子からの入力信号）は以下
の通りである。すなわち、ｔｅは通常動作時入力とテス
ト時入力の切替えを行なう切換え信号、ｔ＿ｒｅｓｂは
メモリリセット信号、ｔ＿ｗｅは書き込み制御信号、ｔ
＿ｂｓはモジュール選択信号である。ｔ＿ｃｋはクロッ
ク信号、ｔ＿ｄは４ビットに圧縮したテストデータ入力
信号（テストデータ情報）、ｔ＿ａはアドレス信号（テ
ストアドレス情報）である。ｂｒ＿ｓｍはアドレススキ
ャン方式を選択する信号、ｂｒ＿ｒｅｆはメモリ出力を
判定するための期待値入力信号、ｂｒ＿ｅｎはブリッジ
の判定を行うかを制御する信号、ｂｒ＿ｒｅｓｂはブリ
ッジ回路のリセット信号、ｂｒ＿ｓｃｋはスキャンクロ
ック入力信号である。
【００３６】前記状態送受信用信号線３２からの入出力
信号（図に二重の□で示される端子からの入出力信号）
は以下の通りである。ｂｒ＿ａｓｙｎｃ＿ｉｎはエラー
信号を非同期で入力する信号である。ｂｒ＿ａｓｙｎｃ
＿ｏｕｔはエラー信号を非同期で送信する信号である。
ｂｒ＿ｓｙｎｃ＿ｉｎはブリッジ回路の状態を信号ｂｒ
＿ｓｃｋと同期して受信する入力信号である。ｂｒ＿ｓ
ｙｎｃ＿ｏｕｔはブリッジ回路の状態を信号ｂｒ＿ｓｃ
ｋと同期して送信する送信信号である。
信号（図に二重の□で示される端子からの入出力信号）
は以下の通りである。ｂｒ＿ａｓｙｎｃ＿ｉｎはエラー
信号を非同期で入力する信号である。ｂｒ＿ａｓｙｎｃ
＿ｏｕｔはエラー信号を非同期で送信する信号である。
ｂｒ＿ｓｙｎｃ＿ｉｎはブリッジ回路の状態を信号ｂｒ
＿ｓｃｋと同期して受信する入力信号である。ｂｒ＿ｓ
ｙｎｃ＿ｏｕｔはブリッジ回路の状態を信号ｂｒ＿ｓｃ
ｋと同期して送信する送信信号である。
【００３７】メモリ・ブリッジ間バス３４を介して入出
力される信号（図の×付き□で示される端子からの入出
力信号）は以下の通りである。メモリ制御信号、例えば
ｍ＿ｒｅｓｂはリセット信号、ｍ＿ｗｅは書き込み制御
信号、ｍ＿ｂｓはモジュール選択信号である。ｍ＿ｃｋ
はクロック信号、ｍ＿ｄはメモリへの書き込みデータ、
ｍ＿ａはアクセスアドレス信号、ｍ＿ｑはメモリからの
読み出しデータである。
力される信号（図の×付き□で示される端子からの入出
力信号）は以下の通りである。メモリ制御信号、例えば
ｍ＿ｒｅｓｂはリセット信号、ｍ＿ｗｅは書き込み制御
信号、ｍ＿ｂｓはモジュール選択信号である。ｍ＿ｃｋ
はクロック信号、ｍ＿ｄはメモリへの書き込みデータ、
ｍ＿ａはアクセスアドレス信号、ｍ＿ｑはメモリからの
読み出しデータである。
【００３８】内部バス８を介して入出力される通常動作
時の信号（図の□の端子からの入出力信号）は以下の通
りである。メモリ制御信号、例えばｒｅｓｂはリセット
信号、ｗｅは書き込み制御信号、ｂｓはモジュール選択
信号である。ｃｋはクロック信号、ｄは入力データ、ａ
はアドレス信号、ｑはメモリ出力データである。
時の信号（図の□の端子からの入出力信号）は以下の通
りである。メモリ制御信号、例えばｒｅｓｂはリセット
信号、ｗｅは書き込み制御信号、ｂｓはモジュール選択
信号である。ｃｋはクロック信号、ｄは入力データ、ａ
はアドレス信号、ｑはメモリ出力データである。
【００３９】マルチプレクサｍｕｘは内部バス８又は共
通テストバス３１の何れをブリッジ・メモリ間バス３４
に接続するかを信号ｔｅにより選択する。セレクタｓｅ
ｌはメモリからの読み出しデータを内部バス８に出力す
るか又はテスト用の後述する比較回路３８に供給するか
を信号ｔｅにより選択する。
通テストバス３１の何れをブリッジ・メモリ間バス３４
に接続するかを信号ｔｅにより選択する。セレクタｓｅ
ｌはメモリからの読み出しデータを内部バス８に出力す
るか又はテスト用の後述する比較回路３８に供給するか
を信号ｔｅにより選択する。
【００４０】データ展開回路３５は共通テストバス３１
から４ビット単位で供給されるテストデータ情報として
の書き込みデータｔ＿ｄを対応メモリに固有のデータｍ
＿ｄの並列ビット数すなわちアクセスデータ幅に展開し
て後段に出力する。例えば４ビットのテストデータ情報
をｔ＿ｄを１６ビットにデータ展開する回路は、テスト
データ情報ｔ＿ｄの各ビットを夫々４ビットに拡張し
て、テストデータ情報ｔ＿ｄを４組並列させて出力する
拡張経路によって構成すればよい。これにより、４ビッ
トのテストデータ情報をｔ＿ｄのパターンを繰り返す形
態でデータ展開が行なわれる。データ展開を行なうとき
の繰返し数は対応メモリのアクセスデータ幅に応じて固
定的に決定すれば充分である。
から４ビット単位で供給されるテストデータ情報として
の書き込みデータｔ＿ｄを対応メモリに固有のデータｍ
＿ｄの並列ビット数すなわちアクセスデータ幅に展開し
て後段に出力する。例えば４ビットのテストデータ情報
をｔ＿ｄを１６ビットにデータ展開する回路は、テスト
データ情報ｔ＿ｄの各ビットを夫々４ビットに拡張し
て、テストデータ情報ｔ＿ｄを４組並列させて出力する
拡張経路によって構成すればよい。これにより、４ビッ
トのテストデータ情報をｔ＿ｄのパターンを繰り返す形
態でデータ展開が行なわれる。データ展開を行なうとき
の繰返し数は対応メモリのアクセスデータ幅に応じて固
定的に決定すれば充分である。
【００４１】アドレス変換回路３６は、前記共通テスト
バス３１からのテストアドレス情報ｔ＿ａを対応するメ
モリに固有のビット配列に変換して後段に出力する。変
換するビット配列の種別、ここではアドレススキャン方
向に応ずるビット配列は信号ｂｒ＿ｓｍで指定可能にな
っている。オーバーフローチェック回路３７はアドレス
変換回路３６で変換さたアドレスが対応するメモリのア
ドレス範囲を超えたか否かを検出し、越えたことを検出
したときはモジュール選択信号ｍ＿ｂｓを非選択レベル
に反転させる。
バス３１からのテストアドレス情報ｔ＿ａを対応するメ
モリに固有のビット配列に変換して後段に出力する。変
換するビット配列の種別、ここではアドレススキャン方
向に応ずるビット配列は信号ｂｒ＿ｓｍで指定可能にな
っている。オーバーフローチェック回路３７はアドレス
変換回路３６で変換さたアドレスが対応するメモリのア
ドレス範囲を超えたか否かを検出し、越えたことを検出
したときはモジュール選択信号ｍ＿ｂｓを非選択レベル
に反転させる。
【００４２】メモリテストにおいて、データ展開回路３
５で展開されたデータｍ＿ｄが、アドレス変換回路３６
で変換されたアドレスｍ＿ａに書き込まれる。書き込ま
れたデータがメモリから読み出されると、戻りデータｍ
＿ｑとしてブリッジ回路２１（２２，２３）に入力され
る。戻りデータｍ＿ｑはセレクタｓｅｌを介して比較回
路３８に、期待値データｂｒ＿ｒｅｆは展開回路３９を
介して前記比較回路３８に供給され、両入力データの一
致／不一致が判別される。比較出力は不一致で論理値”
０”から論理値”１”に反転される。要するに、これに
よってテストエラーの発生が検出される。テストエラー
の発生が検出されると、不良情報すなわちエラー情報と
して、エラーに係るテストアドレス情報ｔ＿ａがアドレ
スラッチ回路４０にラッチされ、比較結果ラッチ回路４
１がセット状態にされ、その出力であるエラーフラグＥ
ＦＬＧが論理値”１”にされる。夫々のラッチ動作はテ
スト用のクロック信号ｔ＿ｃｋに同期される。
５で展開されたデータｍ＿ｄが、アドレス変換回路３６
で変換されたアドレスｍ＿ａに書き込まれる。書き込ま
れたデータがメモリから読み出されると、戻りデータｍ
＿ｑとしてブリッジ回路２１（２２，２３）に入力され
る。戻りデータｍ＿ｑはセレクタｓｅｌを介して比較回
路３８に、期待値データｂｒ＿ｒｅｆは展開回路３９を
介して前記比較回路３８に供給され、両入力データの一
致／不一致が判別される。比較出力は不一致で論理値”
０”から論理値”１”に反転される。要するに、これに
よってテストエラーの発生が検出される。テストエラー
の発生が検出されると、不良情報すなわちエラー情報と
して、エラーに係るテストアドレス情報ｔ＿ａがアドレ
スラッチ回路４０にラッチされ、比較結果ラッチ回路４
１がセット状態にされ、その出力であるエラーフラグＥ
ＦＬＧが論理値”１”にされる。夫々のラッチ動作はテ
スト用のクロック信号ｔ＿ｃｋに同期される。
【００４３】取得された不良情報の外部出力は、スキャ
ンパスの一部を構成するシフトレジスタ４２及び論理和
ゲート（ＯＲ）４３によって行う。
ンパスの一部を構成するシフトレジスタ４２及び論理和
ゲート（ＯＲ）４３によって行う。
【００４４】論理和ゲート４３は比較回路３８による比
較結果と前段ブリッジ回路からの比較回路による比較結
果との論理和を形成して出力する。したがって、複数の
メモリ１１〜１５に対しテストデータ情報を与えながら
テストアドレス情報を更新して、アドレススキャンを伴
う並列テストを逐次進めていく途上で、比較回路３８に
よる比較不一致のエラーを何れかのメモリで生ずると、
その変化は最終段ブリッジ回路２５の出力信号ｂｒ＿ａ
ｓｙｎｃ＿ｏｕｔに反映される。この最終段出力をテス
トコントローラ９を経由して外部のテスタ等でモニタす
ることにより、複数メモリに対する並列テストを行いな
がら、テストの継続／中止の判定（Go／ No go判定）を
行なうことができる。
較結果と前段ブリッジ回路からの比較回路による比較結
果との論理和を形成して出力する。したがって、複数の
メモリ１１〜１５に対しテストデータ情報を与えながら
テストアドレス情報を更新して、アドレススキャンを伴
う並列テストを逐次進めていく途上で、比較回路３８に
よる比較不一致のエラーを何れかのメモリで生ずると、
その変化は最終段ブリッジ回路２５の出力信号ｂｒ＿ａ
ｓｙｎｃ＿ｏｕｔに反映される。この最終段出力をテス
トコントローラ９を経由して外部のテスタ等でモニタす
ることにより、複数メモリに対する並列テストを行いな
がら、テストの継続／中止の判定（Go／ No go判定）を
行なうことができる。
【００４５】前記シフトレジスタ４２はそれぞれフリッ
プフロップが直列配置された直列接続形態の第１ＦＦチ
ェーン４２Ａ及び第２ＦＦチェーン４２Ｂによって構成
される。第２ＦＦチェーン４２Ｂはアドレスラッチ回路
４０がラッチしたアドレス情報を並列にラッチし、第１
ＦＦチェーン４２ＡはエラーフラグＥＦＬＧをラッチす
る。シフトレジスタ４２にラッチされた不良情報はスキ
ャンクロックｂｒ＿ｓｃｋに同期してブリッジ回路間を
渡って状態送受信用信号線３２からテストコントローラ
９に供給される。この不良情報のスキャンパス出力動作
は、例えば、前記最終段ブリッジ回路２５の出力信号ｂ
ｒ＿ａｓｙｎｃ＿ｏｕｔによってエラー発生を検出した
とき、テストコントローラ９がテストの継続を停止した
後に行なえばよい。尚、アドレスラッチ回路４０及び比
較結果ラッチ回路４１からラッチデータがシフトレジス
タ４２にロードされるタイミングはスキャンクロックｂ
ｒ＿ｓｃｋの最初のパルス変化に同期される。それ以降
シフトレジスタ４２は信号ｂｒ＿ｒｅｓｂでリセットさ
れるまでラッチ回路４０，４１の出力を取り込まず、ス
キャンクロックｂｒ＿ｓｃｋの変化に同期してデータシ
フト動作を行なうだけとされる。
プフロップが直列配置された直列接続形態の第１ＦＦチ
ェーン４２Ａ及び第２ＦＦチェーン４２Ｂによって構成
される。第２ＦＦチェーン４２Ｂはアドレスラッチ回路
４０がラッチしたアドレス情報を並列にラッチし、第１
ＦＦチェーン４２ＡはエラーフラグＥＦＬＧをラッチす
る。シフトレジスタ４２にラッチされた不良情報はスキ
ャンクロックｂｒ＿ｓｃｋに同期してブリッジ回路間を
渡って状態送受信用信号線３２からテストコントローラ
９に供給される。この不良情報のスキャンパス出力動作
は、例えば、前記最終段ブリッジ回路２５の出力信号ｂ
ｒ＿ａｓｙｎｃ＿ｏｕｔによってエラー発生を検出した
とき、テストコントローラ９がテストの継続を停止した
後に行なえばよい。尚、アドレスラッチ回路４０及び比
較結果ラッチ回路４１からラッチデータがシフトレジス
タ４２にロードされるタイミングはスキャンクロックｂ
ｒ＿ｓｃｋの最初のパルス変化に同期される。それ以降
シフトレジスタ４２は信号ｂｒ＿ｒｅｓｂでリセットさ
れるまでラッチ回路４０，４１の出力を取り込まず、ス
キャンクロックｂｒ＿ｓｃｋの変化に同期してデータシ
フト動作を行なうだけとされる。
【００４６】前記スキャンパス出力動作において、テス
トコントローラ９の出力を受けるテスタ（図示を省略）
はスキャンクロックｂｒ＿ｓｃｋを計数しながら、ｂｒ
＿ａｓｙｎｃ＿ｏｕｔからエラーフラグＥＦＬＧを監視
し、論理値“１”を検出したときのスキャンクロックｂ
ｒ＿ｓｃｋ計数値からエラー発生元のメモリを識別でき
る。各ブリッジ回路２１〜２５におけるシフトレジスタ
４２のシフト段数は予め分かっているからである。ま
た、前記テスタは、論理値“１”のエラーフラグＥＦＬ
Ｇ直前のアドレス情報をｂｒ＿ｓｙｎｃ＿ｏｕｔから取
得することによりエラー発生に係るメモリアドレスを識
別することができる。
トコントローラ９の出力を受けるテスタ（図示を省略）
はスキャンクロックｂｒ＿ｓｃｋを計数しながら、ｂｒ
＿ａｓｙｎｃ＿ｏｕｔからエラーフラグＥＦＬＧを監視
し、論理値“１”を検出したときのスキャンクロックｂ
ｒ＿ｓｃｋ計数値からエラー発生元のメモリを識別でき
る。各ブリッジ回路２１〜２５におけるシフトレジスタ
４２のシフト段数は予め分かっているからである。ま
た、前記テスタは、論理値“１”のエラーフラグＥＦＬ
Ｇ直前のアドレス情報をｂｒ＿ｓｙｎｃ＿ｏｕｔから取
得することによりエラー発生に係るメモリアドレスを識
別することができる。
【００４７】図５にはアドレス変換回路３６の一例が示
される。このアドレス変換回路３６は１ＫＷ×１６ビッ
トのメモリ１１に対応するブリッジ回路２１内蔵の回路
構成である。入力アドレス信号ｔ＿ａ［９：０］とｍ＿
ａ［９：０］の配列変更は敷線論理４４で固定的に行な
い、Ｘスキャン、Ｃスキャン、Ｙスキャンの３通りに配
列変更を行なう。３態様の内の出力態様の選択は２ビッ
トの信号ｂｒ＿ｓｍに従ってセレクタ４５で行なう。図
５の配列変更論理は図３のメモリ１１におけるアドレス
デコード論理に則している。この場合、Ｘスキャンはア
ドレスインクリメントによる基本的なスキャン方向がＸ
方向、Ｙスキャンはアドレスインクリメントによる基本
的なスキャン方向がＹ方向、Ｃスキャンはアドレスイン
クリメントによるスキャン方向が前のアドレスで参照さ
れたメモリセルと接しない方向であることを意味する。
される。このアドレス変換回路３６は１ＫＷ×１６ビッ
トのメモリ１１に対応するブリッジ回路２１内蔵の回路
構成である。入力アドレス信号ｔ＿ａ［９：０］とｍ＿
ａ［９：０］の配列変更は敷線論理４４で固定的に行な
い、Ｘスキャン、Ｃスキャン、Ｙスキャンの３通りに配
列変更を行なう。３態様の内の出力態様の選択は２ビッ
トの信号ｂｒ＿ｓｍに従ってセレクタ４５で行なう。図
５の配列変更論理は図３のメモリ１１におけるアドレス
デコード論理に則している。この場合、Ｘスキャンはア
ドレスインクリメントによる基本的なスキャン方向がＸ
方向、Ｙスキャンはアドレスインクリメントによる基本
的なスキャン方向がＹ方向、Ｃスキャンはアドレスイン
クリメントによるスキャン方向が前のアドレスで参照さ
れたメモリセルと接しない方向であることを意味する。
【００４８】図６にはテストコントローラ９の入出力情
報が例示される。テストコントローラ９からマイクロコ
ンピュータ１の外部に引き出されている信号は図示を省
略するテスタとインタフェースされる。テストコントロ
ーラ９はテストアドレス情報を順次インクリメントして
生成するアドレスカウンタ４７を有する。アドレスカウ
ンタ４７の計数初期値はテスト制御信号で与えられる。
報が例示される。テストコントローラ９からマイクロコ
ンピュータ１の外部に引き出されている信号は図示を省
略するテスタとインタフェースされる。テストコントロ
ーラ９はテストアドレス情報を順次インクリメントして
生成するアドレスカウンタ４７を有する。アドレスカウ
ンタ４７の計数初期値はテスト制御信号で与えられる。
【００４９】図７にはデュアルポート用のブリッジ回路
２４，２５の基本的構成が例示される。図４との相違点
はテスト共通バス３１を介するテスト対象ポートの選択
機能とデュアルポートテスト共通バス３３を介するディ
スターブ情報入力機能を有する点である。
２４，２５の基本的構成が例示される。図４との相違点
はテスト共通バス３１を介するテスト対象ポートの選択
機能とデュアルポートテスト共通バス３３を介するディ
スターブ情報入力機能を有する点である。
【００５０】メモリテスト時に使用する共通テストバス
３１からの入力情報（図に示される■の端子からの入力
信号）は図４と同じである。前記状態送受信用信号線３
２からの入出力信号（図に二重の□で示される端子から
の入出力信号）は図４と同じである。メモリテスト時に
使用するデュアルポート共通信号線３３からの入力信号
（図の斜線付き□で示される端子からの入力信号）は以
下の通りである。メモリ制御信号、例えばｔｄ＿ｒｅｓ
ｂはリセット信号、ｔｄ＿ｗｅは書き込み制御信号、ｔ
ｄ＿ｂｓはモジュール選択信号である。ｔｄ＿ｃｋはク
ロック信号、ｔｄ＿ｄはディスターブ情報としてのテス
トデータ信号、ｔｄ＿ａは１ビットのアドレス信号であ
る。ｂｒ＿ｃｈｐｏｒｔはデュアルポートのどちらを共
通テストバス３１に対応させ、どちらをデュアルポート
共通テストバス３３に対応させるかを制御する制御信号
である。
３１からの入力情報（図に示される■の端子からの入力
信号）は図４と同じである。前記状態送受信用信号線３
２からの入出力信号（図に二重の□で示される端子から
の入出力信号）は図４と同じである。メモリテスト時に
使用するデュアルポート共通信号線３３からの入力信号
（図の斜線付き□で示される端子からの入力信号）は以
下の通りである。メモリ制御信号、例えばｔｄ＿ｒｅｓ
ｂはリセット信号、ｔｄ＿ｗｅは書き込み制御信号、ｔ
ｄ＿ｂｓはモジュール選択信号である。ｔｄ＿ｃｋはク
ロック信号、ｔｄ＿ｄはディスターブ情報としてのテス
トデータ信号、ｔｄ＿ａは１ビットのアドレス信号であ
る。ｂｒ＿ｃｈｐｏｒｔはデュアルポートのどちらを共
通テストバス３１に対応させ、どちらをデュアルポート
共通テストバス３３に対応させるかを制御する制御信号
である。
【００５１】メモリ・ブリッジ間バス３４を介して入出
力される信号（図の×印付き□の端子からの入出力信
号）は以下の通りである。ｍ＿ｒｅｓｂはリセット信号
である。第１のアクセスポートに対応するメモリ制御信
号、例えばｍ＿ｗｅｐ１は書き込み制御信号、ｍ＿ｂｓ
ｐ１はモジュール選択信号である。更に第１のポートに
対応して、ｍ＿ｃｋｐ１はクロック信号、ｍ＿ｄｐ１は
データ、ｍ＿ａｐ１はアドレス、ｍ＿ｑｐ１はメモリか
らの読み出しデータである。第２のアクセスポートに対
応するメモリ制御信号、例えばｍ＿ｗｅｐ２は書き込み
制御信号、ｍ＿ｂｓｐ２はモジュール選択信号である。
更に第２のアクセスポートに対応して、ｍ＿ｃｋｐ２は
クロック信号、ｍ＿ｄｐ２はデータ、ｍ＿ａｐ２はアド
レス、ｍ＿ｑｐ２はメモリからの読み出しデータであ
る。
力される信号（図の×印付き□の端子からの入出力信
号）は以下の通りである。ｍ＿ｒｅｓｂはリセット信号
である。第１のアクセスポートに対応するメモリ制御信
号、例えばｍ＿ｗｅｐ１は書き込み制御信号、ｍ＿ｂｓ
ｐ１はモジュール選択信号である。更に第１のポートに
対応して、ｍ＿ｃｋｐ１はクロック信号、ｍ＿ｄｐ１は
データ、ｍ＿ａｐ１はアドレス、ｍ＿ｑｐ１はメモリか
らの読み出しデータである。第２のアクセスポートに対
応するメモリ制御信号、例えばｍ＿ｗｅｐ２は書き込み
制御信号、ｍ＿ｂｓｐ２はモジュール選択信号である。
更に第２のアクセスポートに対応して、ｍ＿ｃｋｐ２は
クロック信号、ｍ＿ｄｐ２はデータ、ｍ＿ａｐ２はアド
レス、ｍ＿ｑｐ２はメモリからの読み出しデータであ
る。
【００５２】内部バス８を介して入出力される通常動作
時の信号（図の□の端子からの入出力信号）は以下の通
りである。ｒｅｓｂはリセット信号である。第１のアク
セスポートに対応するメモリ制御信号、例えばｗｅｐ１
は書き込み制御、ｂｓｐ１はモジュール選択信号であ
る。更に当該第１のアクセスポートに対応して、ｃｋｐ
１はクロック信号、ｄｐ１は書き込みデータ、ａｐ１は
アドレス信号、ｑｐ１は読み出しデータである。第２の
アクセスポートに対応するメモリ制御信号、例えばｗｅ
ｐ２は書き込み制御、ｂｓｐ２はモジュール選択信号で
ある。更に当該第２のアクセスポートに対応して、ｃｋ
ｐ２はクロック信号、ｄｐ２は書き込みデータ、ａｐ２
はアドレス信号、ｑｐ２は読み出しデータである。
時の信号（図の□の端子からの入出力信号）は以下の通
りである。ｒｅｓｂはリセット信号である。第１のアク
セスポートに対応するメモリ制御信号、例えばｗｅｐ１
は書き込み制御、ｂｓｐ１はモジュール選択信号であ
る。更に当該第１のアクセスポートに対応して、ｃｋｐ
１はクロック信号、ｄｐ１は書き込みデータ、ａｐ１は
アドレス信号、ｑｐ１は読み出しデータである。第２の
アクセスポートに対応するメモリ制御信号、例えばｗｅ
ｐ２は書き込み制御、ｂｓｐ２はモジュール選択信号で
ある。更に当該第２のアクセスポートに対応して、ｃｋ
ｐ２はクロック信号、ｄｐ２は書き込みデータ、ａｐ２
はアドレス信号、ｑｐ２は読み出しデータである。
【００５３】ポート選択回路５０は、共通テストバス３
１を第１のアクセスポートと第２のアクセスポートのど
ちらに接続し、デュアルポート共通テストバス３３を第
１のアクセスポートと第２のアクセスポートのどちらに
接続するかを、信号ｂｒ＿ｃｈｐｏｒｔに従って選択す
る。マルチプレクサｍｕｘはアクセスポートをテストに
用いるのか通常動作に用いるのかを信号ｔｅに基づいて
選択する。セレクタｓｅｌはメモリからの読み出しデー
タを内部バス８に出力するか又はテスト用の比較回路３
８に供給するかを信号ｔｅにより選択する。ポート選択
回路５１はデータｍ＿ｑｐ１又はｍ＿ｐ２の何れを比較
回路３８に供給するかを信号ｔｅにより選択する。
１を第１のアクセスポートと第２のアクセスポートのど
ちらに接続し、デュアルポート共通テストバス３３を第
１のアクセスポートと第２のアクセスポートのどちらに
接続するかを、信号ｂｒ＿ｃｈｐｏｒｔに従って選択す
る。マルチプレクサｍｕｘはアクセスポートをテストに
用いるのか通常動作に用いるのかを信号ｔｅに基づいて
選択する。セレクタｓｅｌはメモリからの読み出しデー
タを内部バス８に出力するか又はテスト用の比較回路３
８に供給するかを信号ｔｅにより選択する。ポート選択
回路５１はデータｍ＿ｑｐ１又はｍ＿ｐ２の何れを比較
回路３８に供給するかを信号ｔｅにより選択する。
【００５４】データ展開回路５２は共通テストバス３１
から４ビット単位で供給されるテストデータ情報として
の書き込みデータｔ＿ｄを対応メモリに固有のデータｍ
＿ｄｐ１，ｍ＿ｄｐ２の並列ビット数すなわちアクセス
データ幅に展開する。更にデータ展開回路５２は、ｔｄ
＿ｄの論理値“１”に応答して展開したデータｔ＿ｄの
全ビット反転データを生成する。展開されたテストデー
タ情報は信号ｂｒ＿ｃｈｐｏｒｔによりポート選択回路
で選択された一方のアクセスポートに供給され、反転デ
ータは他方のアクセスポートに供給される。
から４ビット単位で供給されるテストデータ情報として
の書き込みデータｔ＿ｄを対応メモリに固有のデータｍ
＿ｄｐ１，ｍ＿ｄｐ２の並列ビット数すなわちアクセス
データ幅に展開する。更にデータ展開回路５２は、ｔｄ
＿ｄの論理値“１”に応答して展開したデータｔ＿ｄの
全ビット反転データを生成する。展開されたテストデー
タ情報は信号ｂｒ＿ｃｈｐｏｒｔによりポート選択回路
で選択された一方のアクセスポートに供給され、反転デ
ータは他方のアクセスポートに供給される。
【００５５】アドレス変換回路５３は、前記共通テスト
バス３１からのテストアドレス情報ｔ＿ａを対応するメ
モリに固有のビット配列に変換して後段に出力する。変
換するビット配列の種別、ここではアドレススキャン方
向に応ずるビット配列は信号ｂｒ＿ｓｍで指定可能にな
っている。更にアドレス変換回路５３は、ｔｄ＿ａの論
理値“１”に応答して変換されたアドレスｔ＿ａの最下
位ビットを反転して隣接メモリセルのアドレスを生成す
る。ビット配列が変換されたテストアドレス情報は信号
ｂｒ＿ｃｈｐｏｒｔによりポート選択回路で選択された
一方のアクセスポートに供給され、最下位ビット反転ア
ドレス情報は他方のアクセスポートに供給される。
バス３１からのテストアドレス情報ｔ＿ａを対応するメ
モリに固有のビット配列に変換して後段に出力する。変
換するビット配列の種別、ここではアドレススキャン方
向に応ずるビット配列は信号ｂｒ＿ｓｍで指定可能にな
っている。更にアドレス変換回路５３は、ｔｄ＿ａの論
理値“１”に応答して変換されたアドレスｔ＿ａの最下
位ビットを反転して隣接メモリセルのアドレスを生成す
る。ビット配列が変換されたテストアドレス情報は信号
ｂｒ＿ｃｈｐｏｒｔによりポート選択回路で選択された
一方のアクセスポートに供給され、最下位ビット反転ア
ドレス情報は他方のアクセスポートに供給される。
【００５６】上記データ展開及びアドレス変換機能によ
り、一方のアクセスポートを介してメモリテストが行な
われるとき、他方のアクセスポートからテスト対象メモ
リセルに隣接するメモリセルを指定してディスターブ情
報を与えることができ、デュアルポートメモリにおける
ポート間干渉をテストすることが可能になる。
り、一方のアクセスポートを介してメモリテストが行な
われるとき、他方のアクセスポートからテスト対象メモ
リセルに隣接するメモリセルを指定してディスターブ情
報を与えることができ、デュアルポートメモリにおける
ポート間干渉をテストすることが可能になる。
【００５７】図８には上記ポート間干渉テストの動作モ
ードが示される。図８において第１アクセスポートのア
ドレス（ポート１アドレス）はｍ＿ａｐ１、第１アクセ
スポートのデータ（ポート１データ）はｍ＿ｄｐ１を意
味する。第２アクセスポートのアドレス（ポート２アド
レス）はｍ＿ａｐ２、第２アクセスポートのデータ（ポ
ート２データ）はｍ＿ｄｐ２を意味する。
ードが示される。図８において第１アクセスポートのア
ドレス（ポート１アドレス）はｍ＿ａｐ１、第１アクセ
スポートのデータ（ポート１データ）はｍ＿ｄｐ１を意
味する。第２アクセスポートのアドレス（ポート２アド
レス）はｍ＿ａｐ２、第２アクセスポートのデータ（ポ
ート２データ）はｍ＿ｄｐ２を意味する。
【００５８】図７のデュアルポートメモリ用のブリッジ
回路においてもリードデータと期待値データとの比較に
よるエラー判定、エラー判定結果に対するスキャンパス
出力などの機能は図４と同じであり、同一機能を有する
回路ブロックには同じ参照符号を付してその詳細な説明
を省略する。
回路においてもリードデータと期待値データとの比較に
よるエラー判定、エラー判定結果に対するスキャンパス
出力などの機能は図４と同じであり、同一機能を有する
回路ブロックには同じ参照符号を付してその詳細な説明
を省略する。
【００５９】図９にはメモリブロック７に対する並列テ
スト時における一つのシングルポートメモリの動作タイ
ミングチャートが例示される。アドレスａ，ａ１，ａ２
に対してデータｄ０，ｄ１，ｄ２が書き込まれ、その
後、アドレスａ，ａ１，ａ２からデータが読み出され
る。読み出しデータは期待値データｄ０，ｄｘ，ｄ２と
比較される。このとき、期待値データｄｘとの比較で不
一致が検出され、信号ｂｒ＿ａｓｙｎｃ＿ｏｕｔが変化
される。これに応答して、外部のテスタからテスト結果
のスキャンアウトが指示されると、クロックｂｒ＿ｓｃ
ｋに同期して不一致アドレス情報などのエラー情報がｂ
ｒ＿ｓｙｎｃ＿ｏｕｔとして出力される。
スト時における一つのシングルポートメモリの動作タイ
ミングチャートが例示される。アドレスａ，ａ１，ａ２
に対してデータｄ０，ｄ１，ｄ２が書き込まれ、その
後、アドレスａ，ａ１，ａ２からデータが読み出され
る。読み出しデータは期待値データｄ０，ｄｘ，ｄ２と
比較される。このとき、期待値データｄｘとの比較で不
一致が検出され、信号ｂｒ＿ａｓｙｎｃ＿ｏｕｔが変化
される。これに応答して、外部のテスタからテスト結果
のスキャンアウトが指示されると、クロックｂｒ＿ｓｃ
ｋに同期して不一致アドレス情報などのエラー情報がｂ
ｒ＿ｓｙｎｃ＿ｏｕｔとして出力される。
【００６０】図１０にはメモリブロック７に対する並列
テスト時における一つのデュアルポートメモリにおける
ポート間干渉動作のタイミングチャートが例示される。
アドレスａ，ａ１，ａ２に対してポート１からデータｄ
０，ｄ１，ｄ２が書き込まれ、その後、アドレスａ，ａ
１，ａ２のデータｑ０，ｑ１，ｑ２がポート１から読み
出される。読み出しデータは期待値データｒ０，ｒ１，
ｒ２と比較される。ポート１に対する書き込み及び読み
出し動作に並行して、ポート２にはｉ０，ｉ１，ｉ２と
いったディスターブ情報が与えられる。
テスト時における一つのデュアルポートメモリにおける
ポート間干渉動作のタイミングチャートが例示される。
アドレスａ，ａ１，ａ２に対してポート１からデータｄ
０，ｄ１，ｄ２が書き込まれ、その後、アドレスａ，ａ
１，ａ２のデータｑ０，ｑ１，ｑ２がポート１から読み
出される。読み出しデータは期待値データｒ０，ｒ１，
ｒ２と比較される。ポート１に対する書き込み及び読み
出し動作に並行して、ポート２にはｉ０，ｉ１，ｉ２と
いったディスターブ情報が与えられる。
【００６１】図１１には上記マイクロコンピュータ１等
の半導体集積回路に対するテスト方法のフローチャート
が例示される。先ず、ブリッジ回路の外部回路、例えば
テスタからテスト制御情報が与えられる。信号ｔｅによ
り共通テストバスから与えられるテスト用信号が選択さ
れ（Ｓ１）、書き込みデータがデータ展開され（Ｓ
２）、書き込みアドレスに対するビット配列のアドレス
変換が行われる（Ｓ３）。アドレス変換結果に対しては
アドレスのオーバーフローチェックが行なわれる。メモ
リにはビット配列が変換されたアドレス信号に基づいて
書き込みデータが書き込まれる（Ｓ４）。書き込みの
後、書き込みを行なったアドレスからデータ（戻り値
ｑ）を読み出し、これを期待値ｂｒ＿ｒｅｆと比較する
（Ｓ５）。比較結果が一致であれば処理を終了する（正
常終了）。比較結果が不一致であれば、信号ｂｒ＿ａｓ
ｙｎｃ＿ｏｕｔ＝１が出力され（Ｓ６）、エラーフラグ
ＥＦＬＧがラッチ回路４１にラッチされ（Ｓ７）、エラ
ー発生アドレスがラッチ回路４０にラッチされる（Ｓ
８）。その後、クロックｂｒ＿ｓｃｋが供給され（Ｓ
９）、これに同期してエラーフラグとエラー発生アドレ
スがスキャンアウトされる（Ｓ１０）。最後にスキャン
レジスタ４２及びラッチ回路４０，４１がクリアされて
（Ｓ１１）、処理が終了される。
の半導体集積回路に対するテスト方法のフローチャート
が例示される。先ず、ブリッジ回路の外部回路、例えば
テスタからテスト制御情報が与えられる。信号ｔｅによ
り共通テストバスから与えられるテスト用信号が選択さ
れ（Ｓ１）、書き込みデータがデータ展開され（Ｓ
２）、書き込みアドレスに対するビット配列のアドレス
変換が行われる（Ｓ３）。アドレス変換結果に対しては
アドレスのオーバーフローチェックが行なわれる。メモ
リにはビット配列が変換されたアドレス信号に基づいて
書き込みデータが書き込まれる（Ｓ４）。書き込みの
後、書き込みを行なったアドレスからデータ（戻り値
ｑ）を読み出し、これを期待値ｂｒ＿ｒｅｆと比較する
（Ｓ５）。比較結果が一致であれば処理を終了する（正
常終了）。比較結果が不一致であれば、信号ｂｒ＿ａｓ
ｙｎｃ＿ｏｕｔ＝１が出力され（Ｓ６）、エラーフラグ
ＥＦＬＧがラッチ回路４１にラッチされ（Ｓ７）、エラ
ー発生アドレスがラッチ回路４０にラッチされる（Ｓ
８）。その後、クロックｂｒ＿ｓｃｋが供給され（Ｓ
９）、これに同期してエラーフラグとエラー発生アドレ
スがスキャンアウトされる（Ｓ１０）。最後にスキャン
レジスタ４２及びラッチ回路４０，４１がクリアされて
（Ｓ１１）、処理が終了される。
【００６２】以上説明したマイクロコンピュータ１によ
れば以下の作用効果を得ることができる。
れば以下の作用効果を得ることができる。
【００６３】〔１〕アクセスデータ幅の異なる複数のメ
モリ１１〜１５に対してテストデータ情報を並列に供給
しても、ブリッジ回路２１〜２５のデータ展開回路３
５，５２がテストデータ情報を対応メモリに固有のアク
セスデータ幅に変換する。また、アドレスデコード論理
の異なる複数のメモリ１１〜１５に対してテストアドレ
ス情報を並列に供給しても、ブリッジ回路２１〜２５の
アドレス変換回路３６，５３がテストアドレス情報を対
応メモリに固有のビット配列に変換する。したがって、
アクセスデータ幅の異なる複数のメモリに対してテスト
データ情報を並列に供給することができるという点、テ
ストアドレス情報に対する夫々のメモリにおけるアドレ
ススキャン方向を固有のビット配列にしたがって特定方
向に統一することが可能になるという点において、複数
のオンチップメモリに対するマーチパターンなどによる
メモリテスト効率を向上させることができる。
モリ１１〜１５に対してテストデータ情報を並列に供給
しても、ブリッジ回路２１〜２５のデータ展開回路３
５，５２がテストデータ情報を対応メモリに固有のアク
セスデータ幅に変換する。また、アドレスデコード論理
の異なる複数のメモリ１１〜１５に対してテストアドレ
ス情報を並列に供給しても、ブリッジ回路２１〜２５の
アドレス変換回路３６，５３がテストアドレス情報を対
応メモリに固有のビット配列に変換する。したがって、
アクセスデータ幅の異なる複数のメモリに対してテスト
データ情報を並列に供給することができるという点、テ
ストアドレス情報に対する夫々のメモリにおけるアドレ
ススキャン方向を固有のビット配列にしたがって特定方
向に統一することが可能になるという点において、複数
のオンチップメモリに対するマーチパターンなどによる
メモリテスト効率を向上させることができる。
【００６４】〔２〕前記ブリッジ回路２１〜２５はメモ
リ１１〜１５からの読み出し情報と共通テストバス３１
からの期待値情報とを比較回路３８で比較し、その比較
結果に従ってメモリの不良情報をアドレスラッチ回路４
０及び比較結果ラッチ回路４１にラッチする。不良アド
レスはアドレスラッチ回路４０に、不良の比較結果はエ
ラーフラグＥＦＬＧとして比較結果ラッチ回路４１にラ
ッチされる。したがって、複数のメモリに対する並列テ
スト結果をラッチ回路４０，４１から順次直列的に得る
ことが可能である。ラッチ回路４０，４１のラッチ情報
を外部に出力する手段としてスキャンパス用のシフトレ
ジスタ４２を採用すれば並列テスト結果をラッチ回路４
０，４１から順次外部出力させることが容易になる。
リ１１〜１５からの読み出し情報と共通テストバス３１
からの期待値情報とを比較回路３８で比較し、その比較
結果に従ってメモリの不良情報をアドレスラッチ回路４
０及び比較結果ラッチ回路４１にラッチする。不良アド
レスはアドレスラッチ回路４０に、不良の比較結果はエ
ラーフラグＥＦＬＧとして比較結果ラッチ回路４１にラ
ッチされる。したがって、複数のメモリに対する並列テ
スト結果をラッチ回路４０，４１から順次直列的に得る
ことが可能である。ラッチ回路４０，４１のラッチ情報
を外部に出力する手段としてスキャンパス用のシフトレ
ジスタ４２を採用すれば並列テスト結果をラッチ回路４
０，４１から順次外部出力させることが容易になる。
【００６５】このとき、スキャンパスのエラーフラグＥ
ＦＬＧのラッチ回路４１をエラーアドレスラッチ回路４
０よりもスキャンパスの上流側に配置する。従って、エ
ラーフラグＥＦＬＧが現れるまでスキャンクロックを計
数していけば、その計数値に基づいてエラー発生メモリ
を特定することができ、その直前のアドレス情報によっ
てエラー発生メモリにおけるエラー発生アドレスを特定
することができる。このように、不良発生の所在を明ら
かにすることが容易である。
ＦＬＧのラッチ回路４１をエラーアドレスラッチ回路４
０よりもスキャンパスの上流側に配置する。従って、エ
ラーフラグＥＦＬＧが現れるまでスキャンクロックを計
数していけば、その計数値に基づいてエラー発生メモリ
を特定することができ、その直前のアドレス情報によっ
てエラー発生メモリにおけるエラー発生アドレスを特定
することができる。このように、不良発生の所在を明ら
かにすることが容易である。
【００６６】〔３〕前記ブリッジ回路２１〜２５は、比
較回路３８による比較結果に別のブリッジ回路からの比
較結果出力との論理和を採り更に別のブリッジ回路に出
力する論理和ゲート４３を有するから、複数のブリッジ
回路２１〜２５における論理和ゲート４３を、前段論理
和ゲートの出力が次段論理和ゲートの入力に接続するよ
うに直列形態に接続して構成すれば、複数のメモリ１１
〜１５に対しテストデータ情報を更新しながらテストア
ドレス情報を更新して、アドレススキャンを伴う並列テ
ストを逐次進めていく途上で、比較不一致によいるエラ
ーを何れかのメモリで生じたとき、最終段論理和ゲート
４３の出力モニタすることにより、複数メモリに対する
並列テストを行いながら、テストの継続／中止の判定
（Go ／ Nogo判定）を行なうことができる。
較回路３８による比較結果に別のブリッジ回路からの比
較結果出力との論理和を採り更に別のブリッジ回路に出
力する論理和ゲート４３を有するから、複数のブリッジ
回路２１〜２５における論理和ゲート４３を、前段論理
和ゲートの出力が次段論理和ゲートの入力に接続するよ
うに直列形態に接続して構成すれば、複数のメモリ１１
〜１５に対しテストデータ情報を更新しながらテストア
ドレス情報を更新して、アドレススキャンを伴う並列テ
ストを逐次進めていく途上で、比較不一致によいるエラ
ーを何れかのメモリで生じたとき、最終段論理和ゲート
４３の出力モニタすることにより、複数メモリに対する
並列テストを行いながら、テストの継続／中止の判定
（Go ／ Nogo判定）を行なうことができる。
【００６７】〔４〕マルチポートメモリ１４，１５に対
応されるブリッジ回路２４，２５は、前記共通テストバ
ス３１に接続するポートに対して共通テストバス３１に
非接続が選択されたポートにディスターブ情報を入力可
能であるから、マルチポートを持つ場合にはポート間干
渉のテストを併用でき、マルチポートメモリに対するテ
ストの信頼性を向上させることができる。
応されるブリッジ回路２４，２５は、前記共通テストバ
ス３１に接続するポートに対して共通テストバス３１に
非接続が選択されたポートにディスターブ情報を入力可
能であるから、マルチポートを持つ場合にはポート間干
渉のテストを併用でき、マルチポートメモリに対するテ
ストの信頼性を向上させることができる。
【００６８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００６９】例えば、メモリブロックに含まれるメモリ
の数、メモリの記憶容量、データアクセス幅、情報記憶
形式等について適宜変更可能である。メモリはＳＲＡＭ
に限定されず、ＤＲＡＭであっても、或は不揮発性メモ
リであってもよい。メモリ以外の回路ブロックは図２に
示されるＭＰＵなどに限定されず適宜変更可能である。
マルチポートメモリはデュアルポートを持つ構成に限定
されず、それよりも多くのポートを備えてもよい。
の数、メモリの記憶容量、データアクセス幅、情報記憶
形式等について適宜変更可能である。メモリはＳＲＡＭ
に限定されず、ＤＲＡＭであっても、或は不揮発性メモ
リであってもよい。メモリ以外の回路ブロックは図２に
示されるＭＰＵなどに限定されず適宜変更可能である。
マルチポートメモリはデュアルポートを持つ構成に限定
されず、それよりも多くのポートを備えてもよい。
【００７０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７１】すなわち、アクセスデータ幅の異なる複数
のメモリに対してテストデータ情報を並列に供給して
も、ブリッジ回路がテストデータ情報を対応メモリに固
有のアクセスデータ幅に変換することができる。また、
アドレスデコード論理の異なる複数のメモリに対してテ
ストアドレス情報を並列に供給しても、ブリッジ回路が
テストアドレス情報を対応メモリに固有のビット配列に
変換することができる。したがって、アクセスデータ幅
の異なる複数のメモリに対してテストデータ情報を並列
に供給することができるという点、テストアドレス情報
に対する夫々のメモリにおけるアドレススキャン方向を
固有のビット配列にしたがって特定方向に統一すること
が可能になるという点において、複数のオンチップメモ
リに対するマーチパターンなどによるメモリテスト効率
を向上させることができる。複数のメモリに対するテス
ト時間を短縮することができる。
のメモリに対してテストデータ情報を並列に供給して
も、ブリッジ回路がテストデータ情報を対応メモリに固
有のアクセスデータ幅に変換することができる。また、
アドレスデコード論理の異なる複数のメモリに対してテ
ストアドレス情報を並列に供給しても、ブリッジ回路が
テストアドレス情報を対応メモリに固有のビット配列に
変換することができる。したがって、アクセスデータ幅
の異なる複数のメモリに対してテストデータ情報を並列
に供給することができるという点、テストアドレス情報
に対する夫々のメモリにおけるアドレススキャン方向を
固有のビット配列にしたがって特定方向に統一すること
が可能になるという点において、複数のオンチップメモ
リに対するマーチパターンなどによるメモリテスト効率
を向上させることができる。複数のメモリに対するテス
ト時間を短縮することができる。
【図１】本発明に係る半導体集積回路が有するメモリブ
ロックの詳細を例示するブロック図である。
ロックの詳細を例示するブロック図である。
【図２】本発明に係る半導体集積回路の一例であるマイ
クロコンピュータの平面的構成説明図である。
クロコンピュータの平面的構成説明図である。
【図３】メモリの異なるデコード論理を例示する説明図
である。
である。
【図４】シングルポートメモリ用のブリッジ回路の基本
的構成を例示するブロック図である。
的構成を例示するブロック図である。
【図５】アドレス変換回路の一例を示す回路図である。
【図６】テストコントローラの入出力情報を例示する説
明図である。
明図である。
【図７】デュアルポート用のブリッジ回路の基本的構成
を例示するブロック図である。
を例示するブロック図である。
【図８】ポート間干渉テストの動作モードを例示する説
明図である。
明図である。
【図９】メモリブロックに対する並列テスト時における
一つのシングルポートメモリの動作タイミングチャート
である。
一つのシングルポートメモリの動作タイミングチャート
である。
【図１０】メモリブロックに対する並列テスト時におけ
る一つのデュアルポートメモリにおけるポート間干渉動
作のタイミングチャートである。
る一つのデュアルポートメモリにおけるポート間干渉動
作のタイミングチャートである。
【図１１】図１のマイクロコンピュータ等の半導体集積
回路に対するテスト方法のフローチャートである。
回路に対するテスト方法のフローチャートである。
１ マイクロコンピュータ
３ マイクロプロセッサ
７ メモリブロック
８ 内部バス
９ テストコントローラ
１１〜１３ シングルポートメモリ
１４，１５ デュアルポートメモリ
２１〜２５ ブリッジ回路
３１ 共通テストバス
３２ 状態送受信用信号線
３３ デュアルポート共通テストバス
３４ メモリ・ブリッジ間バス
３５ データ展開回路
３６ アドレス変換回路
３８ 比較回路
４０ アドレスラッチ回路
４１ 比較結果ラッチ回路
４２ シフトレジスタ
４３ 論理和ゲート
５２ データ展開回路
５３アドレス変換回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｇ
(72)発明者 山田 利夫
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 柳沢 一正
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 早坂 隆
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 2G132 AA00 AA08 AB01 AC03 AD06
AH04 AH07 AK07 AK09 AK23
AK24 AK29 AL09
5B018 GA03 HA35 JA01 JA21 NA01
NA06 NA07 QA13
5L106 AA14 AA16 DD01 DD03 DD08
GG01
Claims (14)
- 【請求項１】 アクセスデータ幅の異なる複数のメモリ
及び前記メモリをアクセス制御可能な論理回路を含む半
導体集積回路において、前記複数のメモリに接続される
共通テストバスと、前記共通テストバスからのテストデ
ータ情報を各メモリに固有のアクセスデータ幅に変換し
て対応するメモリに供給する複数のブリッジ回路を設
け、複数のメモリに共通テストバスから並列にテストデ
ータ情報を供給して並列テスト可能にされて成るもので
あることを特徴とする半導体集積回路。 - 【請求項２】 アドレスデコード論理の異なる複数のメ
モリ及び前記メモリをアクセス制御可能な論理回路を含
む半導体集積回路において、前記複数のメモリに接続さ
れる共通テストバスと、前記共通テストバスからのテス
トアドレス情報を各メモリに固有のビット配列に変換し
て対応するメモリに供給する複数のブリッジ回路を設
け、複数のメモリに共通テストバスから並列にテストア
ドレス情報を供給して並列テスト可能にされて成るもの
であることを特徴とする半導体集積回路。 - 【請求項３】 アクセスデータ幅の異なる複数のメモリ
及び前記メモリをアクセス制御可能な論理回路を含む半
導体集積回路において、前記複数のメモリに接続される
共通テストバスと、前記共通テストバスからのテストデ
ータ情報を各メモリに固有のアクセスデータ幅に変換し
て対応するメモリに供給し、また、前記共通テストバス
からのテストアドレス情報を各メモリに固有のビット配
列に変換して対応するメモリに供給する複数のブリッジ
回路を設け、複数のメモリに共通テストバスから並列に
テストデータ情報及びテストアドレス情報を供給して並
列テスト可能にされて成るものであることを特徴とする
半導体集積回路。 - 【請求項４】 前記ブリッジ回路は、変換可能なビット
配列をテスト制御情報に従って選択可能であることを特
徴とする請求項２又は３記載の半導体集積回路。 - 【請求項５】 前記ブリッジ回路はメモリからの読み出
し情報と共通テストバスからの期待値情報とを比較する
比較手段と、前記比較手段による比較結果に従ってメモ
リの不良情報を保持するラッチ手段を有して成るもので
あることを特徴とする請求項２又は３記載の半導体集積
回路。 - 【請求項６】 前記ラッチ手段は、不良アドレスをラッ
チするアドレスラッチ手段と、不良の比較結果をラッチ
する不良フラグ手段とから成るものであることを特徴と
する請求項５記載の半導体集積回路。 - 【請求項７】 前記ブリッジ回路は、前記ラッチ手段の
出力を入力して直列的に出力可能とするスキャンパス用
のシフトレジスタ手段を有して成るものであることを特
徴とする請求項５又は６記載の半導体集積回路。 - 【請求項８】 前記ブリッジ回路は、メモリからの読み
出し情報と共通テストバスからの期待値情報とを比較す
る比較手段と、前記比較手段による比較結果に別のブリ
ッジ回路からの比較結果出力との論理和を採り更に別の
ブリッジ回路に出力するゲート手段とを有し、複数のゲ
ート手段は、前段ゲート手段の出力が次段ゲート手段の
入力に接続する直列形態に接続されて成るものであるこ
とを特徴とする請求項２又は３記載の半導体集積回路。 - 【請求項９】 前記複数のメモリの少なくとも一つはマ
ルチポートメモリであり、前記マルチポートメモリに対
応されるブリッジ回路は、前記共通テストバスに接続す
るポートの選択と、前記共通テストバスに非接続が選択
されたポートにディスターブ情報を入力可能とすること
が可能であることを特徴とする請求項２又は３記載の半
導体集積回路。 - 【請求項１０】 アクセスデータ幅の異なる複数のメモ
リを共通テストバスを介して並列にテストするテスト方
法であって、テストデータ情報を前記共通テストバスに
供給する処理と、前記共通テストバスからテストデータ
情報を入力して対応するメモリに固有のアクセスデータ
幅に変換する処理と、変換されたテストデータ情報を対
応するメモリに並列に書き込む処理と、書き込まれたテ
ストデータ情報を複数のメモリから読み出す処理と、読
み出されたテストデータ情報と期待値情報とをメモリ単
位で比較してメモリエラー情報を生成する処理と、を含
むことを特徴とするテスト方法。 - 【請求項１１】 アドレスデコード論理の異なる複数の
メモリを共通テストバスを介して並列にテストするテス
ト方法であって、テストアドレス情報を前記共通テスト
バスに供給する処理と、前記共通テストバスからテスト
アドレス情報を入力して対応するメモリに固有のビット
配列に変換する処理と、変換されたテストアドレス情報
を用いて対応するメモリにテストデータを系列に書き込
む処理と、書き込まれたテストデータを複数のメモリか
ら読み出す処理と、読み出されたテストデータと期待値
情報とをメモリ単位で比較してメモリエラー情報を生成
する処理と、を含むことを特徴とするテスト方法。 - 【請求項１２】 複数のメモリの夫々について生成され
たメモリエラー情報をラッチし、ラッチした複数のメモ
リのエラー情報をスキャンパスを用いて直列的に読み込
む処理を更に含むことを特徴とする請求項１１又は１２
記載のテスト方法。 - 【請求項１３】 複数のメモリの夫々について生成され
たメモリエラー情報に対し先頭のメモリより順次次段の
メモリのエラー情報と論理和を採って後段に伝達する処
理を更に含むことを特徴とする請求項１１又は１２記載
のテスト方法。 - 【請求項１４】 前記複数のメモリの少なくとも一つは
マルチポートメモリであり、前記マルチポートメモリに
対し、前記共通テストバスに接続するポートとは別のポ
ートにディスターブ情報を入力することを特徴とする請
求項１２又は１３記載のテスト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002155107A JP2003346500A (ja) | 2002-05-29 | 2002-05-29 | 半導体集積回路及びそのテスト方法 |
| TW092109384A TW200400514A (en) | 2002-05-29 | 2003-04-22 | Semiconductor integrated circuit and its testing method |
| US10/430,319 US7222272B2 (en) | 2002-05-29 | 2003-05-07 | Semiconductor integrated circuit and testing method thereof |
| KR10-2003-0033559A KR20030093104A (ko) | 2002-05-29 | 2003-05-27 | 반도체집적회로 및 그 테스트방법 |
| US11/785,213 US7426663B2 (en) | 2002-05-29 | 2007-04-16 | Semiconductor integrated circuit and testing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002155107A JP2003346500A (ja) | 2002-05-29 | 2002-05-29 | 半導体集積回路及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003346500A true JP2003346500A (ja) | 2003-12-05 |
Family
ID=29561400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002155107A Pending JP2003346500A (ja) | 2002-05-29 | 2002-05-29 | 半導体集積回路及びそのテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7222272B2 (ja) |
| JP (1) | JP2003346500A (ja) |
| KR (1) | KR20030093104A (ja) |
| TW (1) | TW200400514A (ja) |
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| KR100830959B1 (ko) | 2007-04-11 | 2008-05-20 | 주식회사디아이 | 낸드 플래쉬 메모리 소자의 테스트 장치 |
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- 2003-05-07 US US10/430,319 patent/US7222272B2/en not_active Expired - Fee Related
- 2003-05-27 KR KR10-2003-0033559A patent/KR20030093104A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030222283A1 (en) | 2003-12-04 |
| US20070198880A1 (en) | 2007-08-23 |
| KR20030093104A (ko) | 2003-12-06 |
| US7426663B2 (en) | 2008-09-16 |
| TW200400514A (en) | 2004-01-01 |
| US7222272B2 (en) | 2007-05-22 |
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Legal Events
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|---|---|---|---|
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|
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