TWI459541B - 具有綑綁觸點之半導體記憶體裝置 - Google Patents

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TWI459541B TW097109180A TW97109180A TWI459541B TW I459541 B TWI459541 B TW I459541B TW 097109180 A TW097109180 A TW 097109180A TW 97109180 A TW97109180 A TW 97109180A TW I459541 B TWI459541 B TW I459541B
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Description

具有綑綁觸點之半導體記憶體裝置
實例實施例係關於半導體記憶體裝置。其他實例實施例係關於在捆綁區域中具有增大間距之捆綁觸點之半導體記憶體裝置。
本申請案根據35 U.S.C.§119規定主張2007年3月27日向韓國智慧財產局申請的韓國專利申請案第10－2007－0030045號的優先權，其全部揭示內容以引用之方式併入本文中。
半導體記憶體裝置可分類成：揮發性記憶體裝置(例如，DRAM)，其中儲存於記憶體單元中之所有資料在關閉電源時被抹除；或非揮發性記憶體裝置，其中資料在關閉電源後被保存。非揮發性記憶體裝置包括磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)及其類似裝置。
在非揮發性記憶體裝置中，PRAM為使用相變材料之記憶體裝置。相變材料係指相位隨溫度改變且電阻隨相位改變之材料(例如，硫族化物)。合金材料(例如，Gex Sby Tez (GST))可用作相變材料。相變材料可視溫度而快速轉化(或轉變)成兩種相位類型(例如，非晶態及結晶態)中之一者。相變材料在非晶態下處於高電阻狀態且在結晶態下處於低電阻狀態。因而，相變材料可(例如)藉由將高電阻狀態定義為"重設"或邏輯"1"且將低電阻狀態定義為"設定"或 邏輯"0"而用作半導體記憶體裝置。
可將構成PRAM之記憶體單元分類成具有電晶體及二極體結構之記憶體單元。具有電晶體結構之記憶體單元可為相變材料層與電晶體彼此串聯連接之記憶體單元。具有二極體結構之記憶體單元可為相變材料層與二極體彼此串聯連接之記憶體單元。與具有電晶體結構之記憶體單元相比，具有二極體結構之記憶體單元可具有較高整合、較高速度及/或較低功率特徵。
隨著記憶體裝置之整合密度增大，字線之橫截面逐漸減小且字線之長度逐漸增大，從而使字線之電阻增大。因而，在PRAM中，當選擇一字線時，該字線上存在延遲。
已證實一種在具有捆綁觸點之字線上向記憶體單元陣列施加均一電壓以防止歸因於字線之電阻增大而引起之電壓降落的方法。在該方法中，相鄰捆綁觸點之間的觸點邊距(或間距)可隨著記憶體裝置之整合密度增大而減小。因而，可出現橋或其類似物。
圖1為展示以陣列形式排列於習知半導體記憶體裝置之捆綁區域中之捆綁觸點之間的橋接現象的照片。
如圖1中所示，橋形成於捆綁區域中之相鄰捆綁觸點11之間。
實例實施例係關於半導體記憶體裝置。其他實例實施例係關於在捆綁區域中具有增加間距之捆綁觸點之半導體記憶體裝置。
實例實施例提供捆綁區域中之捆綁觸點之間距增大的半導體記憶體裝置，使得橋形成於相鄰捆綁觸點之間的可能性減小(或防止橋形成於相鄰捆綁觸點之間)。
根據實例實施例，提供一種半導體記憶體裝置，其包括複數個單元區域及一半導體基板上之在第一方向上配置於相鄰單元區域之間的複數個捆綁區域。複數個有效圖案在第一方向上貫穿單元區域及捆綁區域而延伸。複數個有效圖案可在與第一方向相交之第二方向上彼此間隔開。複數個第一互連線在第一方向上貫穿單元區域及捆綁區域而延伸。複數個第一互連線可在第二方向上彼此間隔開同時與有效圖案重疊。複數個第二互連線在第二方向上延伸以與單元區域上方之有效圖案及第一互連線相交。複數個第二互連線可在第一方向上彼此間隔開。複數個記憶體單元可各自定位於單元區域中之第一互連線及第二互連線之相交部分處。複數個捆綁觸點可配置於捆綁區域中。有效圖案可經由捆綁觸點而接觸第一互連線。複數個捆綁觸點可在捆綁區域中呈之形形式。
每一捆綁區域中之捆綁觸點可在第二方向上以之形形式位於有效圖案上。相鄰捆綁區域內之捆綁觸點可在第二方向上以之形形式配置於有效圖案上。第一互連線可包括字線。第二互連線包括位元線。有效圖案可包括半導體基板中之摻雜有預定導電型雜質之雜質區域。記憶體單元可包括相變隨機存取記憶體(PRAM)單元。
根據實例實施例，提供一種半導體記憶體裝置，其包括 複數個單元區域及一半導體基板上之在第一方向上位於相鄰單元區域之間的複數個捆綁區域。複數個有效圖案在第一方向上貫穿單元區域及捆綁區域而延伸。複數個有效圖案可在與第一方向相交之第二方向上彼此間隔開。複數個第一互連線在第一方向上貫穿單元區域及捆綁區域而延伸。複數個第一互連線可在第二方向上彼此間隔開同時與有效圖案重疊。複數個第二互連線在第二方向上延伸以與單元區域上方之有效圖案及第一互連線相交。複數個第二互連線可在第一方向上彼此間隔開。複數個記憶體單元可各自定位於單元區域之第一互連線及第二互連線之相交部分處。可提供各自具有在第一方向及第二方向上之i ×j 個記憶體單元之複數個單位單元群，其中i 表示第二互連線之數目且j 表示單位單元群中有效圖案之數目。複數個捆綁觸點可位於捆綁區域中，以使得有效圖案經由捆綁觸點而接觸第一互連線。每一有效圖案上之捆綁觸點可位於捆綁區域中之至少一者中。
每一有效圖案上之捆綁觸點可在第一方向上定位於每隔一個捆綁區域中。捆綁觸點可在第一方向上沿著每一有效圖案中之每2x 個記憶體單元而配置，其中x 表示每一有效圖案中之捆綁觸點之間的位元線之數目。每一捆綁區域中之捆綁觸點可在第二方向上定位於每隔一個有效圖案上。
每一捆綁區域中之捆綁觸點中之至少兩者可配置於同一線上。每一有效圖案上之捆綁觸點可在第一方向上定位於每一捆綁區域中。捆綁觸點可在第一方向上每隔每一有效 圖案中之x 個記憶體單元而配置，其中x 表示每一有效圖案中之捆綁觸點之間的位元線之數目。每一捆綁區域中之捆綁觸點可在第二方向上在相鄰有效圖案中彼此交叉。
一第一隔離層可在第二方向上隔離相鄰單位單元群之相鄰第一互連線。一具有小於第一隔離層之尺寸之第二隔離層可在單位單元群中之每一者內在第二方向上隔離相鄰第一互連線。
將自結合隨附圖式之以下詳細描述更清楚地理解實例實施例。圖1至圖6B表示如本文中所描述之非限制性實例實施例。
現將參看展示一些實例實施例之隨附圖式來更全面地描述各種實例實施例。為清楚起見，在該等圖式中，可能誇示層及區域之厚度。
本文中揭示詳細說明性實施例。然而，本文中所揭示之特定結構及功能細節僅為為了達成描述實例實施例之目的的代表性細節。然而，本發明可以許多替代形式實施且不應被視為僅限於本文中所闡明之實例實施例。
因此，雖然實例實施例容許各種修改及替代形式，但其實施例係以實例形式展示於圖式中且將在本文中得到詳細描述。然而，應理解，並不意欲使實例實施例受限於所揭示之特定形式，而相反地，實例實施例欲涵蓋屬於本發明之範疇內之所有修改、均等物及替代物。在圖之描述中，相似數字始終指代相似元件。
應理解，雖然術語第一、第二等可在本文中用以描述各種元件，但是此等元件不應受限於此等術語。此等術語僅用以使一個元件區別於另一元件。舉例而言，在不悖離實例實施例之範疇的情況下，可將第一元件稱為第二元件，且類似地，可將第二元件稱為第一元件。如本文中所使用，術語"及/或"包括相關聯列出項中之一或多者之任何及所有組合。
應理解，當一元件被稱作"連接"或"耦接"至另一元件時，其可直接連接或耦接至另一元件或可存在介入元件。相反，當一元件被稱作"直接連接"或"直接耦接"至另一元件時，不存在介入元件。應以相似方式來解釋用以描述元件之間的關係之其他詞語(例如，"在…之間"相對"直接在…之間"、"相鄰"相對"直接相鄰"，等等)。
本文中所使用之術語係僅為了達成描述特定實施例之目的，且並不意欲限制實例實施例。如本文中所使用，除非上下文中另有清楚指示，否則單數形式"一"及"該"意欲亦包括複數形式。應進一步理解，當本文中使用時，術語"包含"及/或"包括"表示存在所述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群。
應理解，雖然術語第一、第二、第三等可在本文中用以描述各種元件、組件、區域、層及/或部分，但是此等元件、組件、區域、層及/或部分不應受此等術語限制。此等術語僅用以使一個元件、組件、區域、層或部分區別於 另一區域、層或部分。因此，以下所論述之第一元件、組件、區域、層或部分可在不悖離實例實施例之範疇的情況下被稱為第二元件、組件、區域、層或部分。
為了便於描述，本文中可使用空間相對術語，諸如，"在…之下"、"在…下方"、"下部"、"在…上方"、"上部"及其類似術語來描述如圖中所說明之一個元件或在一特徵與另一元件或特徵之間的關係。應理解，該等空間相對術語除了涵蓋圖中所描繪之定向之外尚意欲涵蓋裝置在使用中或操作中之不同定向。舉例而言，若將圖中之裝置翻轉，則被描述為位於其他元件或特徵"下方"或"之下"之元件將定向於其他元件或特徵"上方"。因此，舉例而言，術語"在…下方"可涵蓋上方及下方兩個定向。裝置可以其他方式定向(旋轉90度或在其他定向觀察或參看)且本文中所使用之空間相對描述詞應有相應解釋。
本文中參看橫截面圖來描述實例實施例，該等橫截面圖為理想化實施例(及中間結構)之圖解說明。因而，可預見到由(例如)製造技術及/或容許度所引起之說明之形狀變化。因此，實例實施例不應被視為受限於本文中所說明之區域之特定形狀，而可包括由於(例如)製造所產生之形狀偏差。舉例而言，一說明為矩形之植入區域可在其邊緣處具有圓形或彎曲特徵及/或梯度(例如，植入濃度之梯度)而非自植入區域至未植入區域之急劇變化。同樣，由植入所形成之埋置區域可在埋置區域與植入可能發生時所穿經之表面之間的區域中產生一定程度之植入。因此，圖中所說 明之區域本質上為示意性的且其形狀未必說明一裝置之一區域之實際形狀且並不意欲限制範疇。
亦應注意，在一些替代實施中，所提及之功能/動作可不以圖中所提及之次序發生。舉例而言，視所涉及之功能性/動作而定，接連展示之兩個圖可實質上同時執行或可有時以相反次序執行。
除非另作定義，否則本文中所使用之所有術語(包括技術術語及科學術語)具有與一般熟習實例實施例所屬技術之技術者通常所理解之含義相同的含義。應進一步理解，術語(諸如，常用詞典中所定義之彼等術語)應解釋為具有與其在相關技術背景中之含義一致的含義且不應以理想化或過度形式化之意義來解釋，除非本文中明確地如此定義。
為了更具體地描述實例實施例，將參看隨附圖式詳細地描述各種態樣。然而，本發明並不限於所描述之實例實施例。
實例實施例係關於半導體記憶體裝置。其他實例實施例係關於在捆綁區域中具有增加間距之捆綁觸點之半導體記憶體裝置。
圖2為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列100的方塊圖，其中記憶體單元陣列100中之每一記憶體單元均具有二極體結構。
參看圖2，記憶體單元陣列100可形成於半導體記憶體裝置之單元陣列區域中。字線驅動器130及位元線驅動器150 可配置於周邊電路區域中。記憶體單元陣列100包括複數個字線WL1至WLm及複數個位元線BL1至BLn。字線WL1至WLm及位元線BL1至BLn可彼此相交。複數個記憶體單元160可以矩陣形式配置。記憶體單元160可連接至字線WL1至WLm及位元線BL1至BLn。字線WL1至WLm及位元線BL1至BLn各自連接至配置於周邊電路區域中之字線驅動器130及位元線驅動器150。
記憶體單元160可包括PRAM單元。記憶體單元160中之每一者可包括串聯連接之一相變儲存元件R及一單元二極體D。相變儲存元件R可包括一相變材料層(圖4A及圖4B之層230)。記憶體單元160之相變儲存元件R可連接至位元線BL1至BLn。記憶體單元160之單元二極體D可連接至字線WL1至WLm。
在程式化操作中，若經由位元線BL1至BLn施加一電流至記憶體單元160且將字線WL1至WLm轉變為低或接地位準，則正向電流在單元二極體D中自位元線BL1至BLn流動至字線WL1至WLm。因而，記憶體單元160中之每一者中之相變儲存元件R的相變材料層230展現至高電阻重設狀態或低電阻設定狀態之相變。
在讀取操作中，資料係藉由視記憶體單元160中之每一者之狀態(例如，設定或重設狀態)而偵測流經其之電流來讀取。若記憶體單元160處於低電阻設定狀態，則流經記憶體單元160之電流可實質上大且記憶體單元160被讀取為資料"0"。若記憶體單元160處於高電阻重設狀態，則流經 記憶體單元160之電流可實質上小且記憶體單元160被讀取為資料"1"。
當記憶體單元160處於讀取或程式化模式時，字線驅動器130選擇字線WL1至WLn中之一者。位元線驅動器150選擇位元線BL1至BLn中之至少一者。由位元線驅動器150所選定之位元線之數目可視每次自記憶體裝置所輸出之資料量而判定。舉例而言，假定輸出8－位元資料，則位元線驅動器150同時選擇位元線BL1至BLn中之8根位元線。
圖3為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列之平面圖的圖式。圖4A為說明沿著圖3中之線IIIA－IIIA所截取之記憶體單元陣列之橫截面圖的圖式。圖4B為說明沿著圖3中之線IIIB－IIIB所截取之半導體記憶體裝置之橫截面圖的圖式。
參看圖3、圖4A及圖4B，半導體記憶體裝置包括單元區域101a、101b及101c及複數個捆綁區域105a、105b及105c。單元區域101a、101b及101c可各自包括配置於其中之複數個記憶體單元161、162及168。複數個捆綁區域105a、105b及105c可各自包括配置於其中之捆綁觸點171及175。捆綁區域105a、105b及105c可配置於單元區域101a、101b及101c中之相鄰單元區域之間。
複數個有效圖案111、112、113、114、125及126可配置於第一方向上。有效圖案111、112、113、114、125及126可呈長條帶形狀。有效圖案可在與第一方向相交之第二方向上彼此間隔開。
複數個字線131、132、133、134、145及146可配置於第一方向上。字線131、132、133、134、145及146可與有效圖案111、112、113、114、125及126重疊。字線131、132、133、134、145及146可沿著有效圖案111、112、113、114、125及126在第二方向上彼此間隔開。
複數個位元線151、152及158可在第二方向上延伸。位元線151、152及158可與字線131、132、133、134、145及146及有效圖案111、112、113、114、125及126相交。位元線151、152及158可在第一方向上彼此間隔開。
在單元區域101a、101b及101c中，複數個記憶體單元161、162及168可配置於有效圖案111、112、113、114、125及126之上表面上，在此處字線131、132、133、134、145及146與位元線151、152及158相交。記憶體單元161、162及168可包括於每一單位單元群160a、160b及160c中。單位單元群160a、160b及160c中之每一者包括i ×j 個記憶體單元，其中i 表示位元線之數目且j 表示每一單位單元中有效圖案之數目。舉例而言，單位單元群160a、160b及160c中之每一者可包括8×16個記憶體單元，其中在單位單元中存在8根位元線及16個有效圖案。
捆綁區域105a、105b及105c可在與字線平行之方向(或橫向方向)上(例如，沿著第一方向)配置於單位單元群160a、160b及160c之間。有效圖案111、112、113、114、125及126可經由配置於捆綁區域105a、105b及105c中之捆綁觸點171及175而接觸字線131、132、133、134、145及 146。捆綁觸點171及175可以之形形式配置於相鄰捆綁區域105a、105b及105c中。
捆綁區域105a、105b及105c中之每一者中之捆綁觸點171及175可沿著與位元線151、152及158平行之方向(或橫向方向)沿直線配置。捆綁觸點171及175中之每一者可定位於有效圖案111、112、113、114、125及126中之每隔一者上。捆綁觸點171及175中之每一者可沿著字線131、132、133、134、145及146之平行(或橫向)方向定位於每隔一個單位單元群160a、160b及160c上。捆綁觸點171及175中之每一者可沿著每2x 個記憶體單元定位，其中x 表示每一有效圖案中之捆綁觸點之間的位元線之數目。舉例而言，若在捆綁觸點之間存在8根位元線，則在有效圖案中之每一捆綁觸點之間存在16個記憶體單元。
在實例實施例中，因為捆綁區域中之每一者中之捆綁觸點係在位元線之橫向方向上定位於每隔一個有效圖案上，所以捆綁觸點在位元線之橫向方向上的間距可增大兩倍。與圖1之記憶體裝置相比，相鄰捆綁觸點在位元線之橫向方向上的間隔可增大三倍，其中捆綁區域中之捆綁觸點係在位元線之橫向方向上定位於每隔一個有效圖案上。因而，半導體裝置中之捆綁觸點之觸點邊距增大。
有效圖案111、112、113、114、125及126中之每一者可包括一摻雜有高密度雜質(例如，n －型雜質)之有效圖案。第一隔離層106可在位元線151、152及158之橫向方向上(其係沿著第二方向)隔離單位單元群160a、160b及160c中 之相鄰單位單元群內之有效圖案126及111。單位單元群160a、160b及160c中之每一者內之有效圖案111、112、113、114、125及126可藉由第二隔離層107而彼此隔離。第一隔離層106及第二隔離層107中之每一者可具有一淺溝槽隔離結構。第一隔離層106及第二隔離層107中之每一者可具有一LOCOS隔離結構或其類似結構。第一隔離層106可具有大於第二隔離層107之尺寸。
記憶體單元161、162及168可在多層絕緣層180中彼此隔離。多層絕緣層180可包括一夾層介電層(未展示)。舉例而言，記憶體單元161、162及168中之每一者可包括一單元二極體D及一相變儲存元件R。單元二極體D可包括一定位於基板200上之陰極圖案211及一定位於陰極圖案211上之陽極圖案215。陰極圖案211及陽極圖案215可包括n －型及p －型半導體圖案。
陰極圖案211可具有低於陽極圖案215之雜質密度。陰極圖案211可具有低於有效圖案111、112、113、114、125及126之雜質密度。陰極圖案211及陽極圖案215可藉由選擇性磊晶生長方法來形成。
單元二極體D可包括一由金屬矽化物層(未展示)形成之二極體電極層(未展示)，該二極體電極層係定位於陽極圖案215上。
相變儲存元件R可定位於單元二極體D上方。相變儲存元件R可包括一相變材料層230。相變材料層230可包括一硫族化物層(例如，鍺銻碲(GeSbTe)層)。相變儲存元件R 可包括分別配置於相變材料層230上方及下方之上部電極及下部電極(未展示)。上部電極及下部電極中之每一者可包括一不會與相變材料層230反應之材料(例如，TiN或TiAlN)。單元二極體D之陽極圖案215及相變儲存元件R之相變材料層230可經由一接觸插塞220而彼此連接。接觸插塞220可包括一導電插塞(例如，金屬插塞)。可省去形成接觸插塞220之製程。
位元線151、152及158中之每一者可定位於相變儲存元件R上方。位元線151、152及158中之每一者可包括一具有理想電導率之金屬。位元線151、152及158中之每一者可經由一接觸插塞240而接觸相變材料層230。接觸插塞240可包括一導電插塞(例如，金屬插塞)。可省去形成接觸插塞240之製程。
多層絕緣層180包括捆綁觸點171及175且曝露有效圖案111、112、113、114、125及126在捆綁區域105a、105b及105c中之部分。導電插塞172及176(例如，金屬插塞)可分別形成於捆綁觸點171及175中。捆綁觸點171及175中之每一者可定位於捆綁區域105a、105b及105c之每隔一者中。
經由形成於捆綁觸點171及175中之導電插塞172及176而電連接至有效圖案111、112、113、114、125及126之字線131、132、133、134、145及146可沿著有效圖案111、112、113、114、125及126而配置。因為充當字線之有效圖案111、112、113、114、125及126中之每一者具有實質上大電阻，所以字線131、132、133、134、145及146可經 由捆綁觸點171及175連接至有效圖案111、112、113、114、125及126以防止延遲。因而，半導體裝置可具有較高操作速度。
圖5為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列之平面圖的圖式。圖6A為說明沿著圖5中之線VA－VA所截取之記憶體單元陣列之橫截面圖的圖式。圖6B為說明沿著圖5中之線VB－VB所截取之記憶體單元陣列之橫截面圖的圖式。
除捆綁觸點係為根據實例實施例之另一配置以外，圖5、圖6A及圖6B中所示之半導體記憶體裝置中之記憶體單元陣列類似於圖3、圖4A及圖4B中所示之半導體記憶體裝置中之記憶體陣列。因此，為了簡潔起見，將省去相似元件之描述。
捆綁區域105a、105b及105c可在與在第一方向上延伸之字線131、132、133、134、145及146平行之方向(或橫向方向)上配置於單元區域101a、101b及101c之間。各自具有i ×j 個記憶體單元161、162至168之單位單元群160a、160b及160c分別定位於單元區域101a、101b及101c中。捆綁觸點173及177配置於捆綁區域105a、105b及105c中之每一者中。有效圖案111、112、113、114、125及126經由捆綁觸點173及177而接觸字線131、132、133、134、145及146。捆綁區域105a、105b及105c中之每一者中之捆綁觸點173及177可以之形形式配置。
捆綁區域105a、105b及105c中之每一者中之捆綁觸點 173及177可在位元線151、152及158之平行(或橫向)方向上彼此交叉(或橫貫)。捆綁區域105a、105b及105c中之每一者中之捆綁觸點173及177中之一者可定位於每一有效圖案111、112、113、114、125及126上。定位於以奇數編號之有效圖案111、113、…及125上之捆綁圖案177可配置於一線上。定位於以偶數編號之有效圖案112、114、…及126上之捆綁觸點173可配置於另一線上。捆綁觸點173及177中之每一者可在與字線131、132、133、134、145及146平行之方向(或橫向方向)上定位於每一單位單元群160a、160b及160c上。捆綁觸點173及177中之每一者可定位於每x 個記憶體單元上，其中x 表示每一有效圖案中之捆綁觸點之間的位元線之數目。舉例而言，若有效圖案中之捆綁觸點之間存在8根位元線，則在字線之橫向方向上在捆綁觸點之間存在8個記憶體單元。
因為捆綁區域105a、105b及105c中之每一者中之捆綁觸點173及177在位元線之橫向方向上彼此交叉，所以捆綁觸點173及177在位元線之橫向方向上的間距增大兩倍。與圖1中所示之記憶體裝置相比，相鄰捆綁觸點173及177之間的間隔增大三倍，其中捆綁區域中之每一者中之捆綁觸點係在位元線之橫向方向上定位於每一有效圖案上。因而，半導體裝置之捆綁觸點173及177之觸點邊距增大。
捆綁觸點173及177可包括於一夾層介電層180中。夾層介電層180可曝露有效圖案111、112、113、114、125及126在捆綁區域105a、105b及105c中之部分。捆綁觸點173 及177中之每一者可定位於每一捆綁區域105a、105b及105c中。導電插塞174及178可各自分別形成於捆綁觸點173及177中。字線131、132、133、134、145及146可與有效圖案111、112、113、114、125及126重疊。字線131、132、133、134、145及146可經由捆綁觸點173及177而電連接至有效圖案111、112、113、114、125及126。
可修改根據實例實施例之PRAM單元之截面結構。實例實施例可用於包括電晶體及相變儲存元件之PRAM單元中。實例實施例可用於捆綁有位元線之裝置中。雖然PRAM已在以上實例實施例中得到描述，但是實例實施例並不限於此。舉例而言，實例實施例可用於記憶體裝置具有定位於每一記憶體單元群中之捆綁區域或其類似物的非揮發性記憶體裝置(例如，磁性隨機存取記憶體(MRAM)或鐵電隨機存取記憶體(FRAM))或揮發性記憶體裝置(例如，DRAM)中。
如以上所描述，在根據實例實施例之半導體記憶體裝置中，捆綁觸點在捆綁區域中之配置結構可經修改以使得可防止(或減少)觸點橋之形成。
上文說明實例實施例且不應被視為限制實例實施例。雖然已描述少許實例實施例，但是熟習此項技術者將易於瞭解，在本質上不悖離新穎教示及優勢的情況下，在實例實施例中許多修改為可能的。因此，意欲使所有該等修改包括於如申請專利範圍中所界定之本發明之範疇內。在申請專利範圍中，構件加功能(means－plus－function)句型意欲涵 蓋執行所述功能時本文中所描述之結構，且不僅涵蓋結構均等物，而且亦涵蓋均等結構。因此，應理解，上文說明各種實例實施例且不應被視為受限於所揭示之特定實施例，且意欲使所揭示實施例之修改以及其他實施例包括於隨附申請專利範圍之範疇內。
11‧‧‧捆綁觸點
100‧‧‧記憶體單元陣列
101a‧‧‧單元區域
101b‧‧‧單元區域
101c‧‧‧單元區域
105a‧‧‧捆綁區域
105b‧‧‧捆綁區域
105c‧‧‧捆綁區域
106‧‧‧第一隔離層
107‧‧‧第二隔離層
111‧‧‧有效圖案
112‧‧‧有效圖案
113‧‧‧有效圖案
114‧‧‧有效圖案
125‧‧‧有效圖案
126‧‧‧有效圖案
130‧‧‧字線驅動器
131‧‧‧字線
132‧‧‧字線
133‧‧‧字線
134‧‧‧字線
145‧‧‧字線
146‧‧‧字線
150‧‧‧位元線驅動器
151‧‧‧位元線
152‧‧‧位元線
158‧‧‧位元線
160‧‧‧記憶體單元
160a‧‧‧單位單元群
160b‧‧‧單位單元群
160c‧‧‧單位單元群
161‧‧‧記憶體單元
162‧‧‧記憶體單元
168‧‧‧記憶體單元
171‧‧‧捆綁觸點
172‧‧‧導電插塞
173‧‧‧捆綁觸點
174‧‧‧導電插塞
175‧‧‧捆綁觸點
176‧‧‧導電插塞
177‧‧‧捆綁觸點
178‧‧‧導電插塞
180‧‧‧多層絕緣層
200‧‧‧基板
211‧‧‧陰極圖案
215‧‧‧陽極圖案
220‧‧‧接觸插塞
230‧‧‧相變材料層
240‧‧‧接觸插塞
BL1至BLn‧‧‧位元線
D‧‧‧單元二極體
R‧‧‧相變儲存元件
WL1至WLm‧‧‧字線
圖1為展示配置於習知半導體記憶體裝置之捆綁區域中之捆綁觸點之間的橋接現象的照片；圖2為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列100的方塊圖；圖3為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列之平面圖的圖式；圖4A為說明沿著圖3中之線IIIA－IIIA所截取之記憶體單元陣列之橫截面圖的圖式；圖4B為說明沿著圖3中之線IIIB－IIIB所截取之記憶體單元陣列之橫截面圖的圖式；圖5為說明根據實例實施例之半導體記憶體裝置中之記憶體單元陣列之平面圖的圖式；圖6A為說明沿著圖5中之線VA－VA所截取之記憶體單元陣列之橫截面圖的圖式；及圖6B為說明沿著圖5中之線VB－VB所截取之記憶體單元陣列之橫截面圖的圖式。
101a‧‧‧單元區域
101b‧‧‧單元區域
101c‧‧‧單元區域
105a‧‧‧捆綁區域
105b‧‧‧捆綁區域
105c‧‧‧捆綁區域
106‧‧‧第一隔離層
107‧‧‧第二隔離層
111‧‧‧有效圖案
112‧‧‧有效圖案
113‧‧‧有效圖案
114‧‧‧有效圖案
125‧‧‧有效圖案
126‧‧‧有效圖案
131‧‧‧字線
132‧‧‧字線
133‧‧‧字線
134‧‧‧字線
145‧‧‧字線
146‧‧‧字線
151‧‧‧位元線
152‧‧‧位元線
158‧‧‧位元線
160a‧‧‧單位單元群
160b‧‧‧單位單元群
160c‧‧‧單位單元群
161‧‧‧記憶體單元
162‧‧‧記憶體單元
168‧‧‧記憶體單元
171‧‧‧捆綁觸點
175‧‧‧捆綁觸點

Claims (20)

  1. 一種半導體記憶體裝置，其包含：複數個單元區域及一半導體基板上之位於相鄰單元區域之間的複數個捆綁區域，其中該等單元區域及該等捆綁區域在一第一方向上延伸；在該第一方向上貫穿該等單元區域及該等捆綁區域而延伸之複數個有效圖案，其中該複數個有效圖案係在一與該第一方向相交之第二方向上彼此間隔開；在該第一方向上貫穿該等單元區域及該等捆綁區域而延伸之複數個第一互連線，其中該複數個第一互連線係在該第二方向上彼此間隔開且與該等有效圖案重疊；在該第二方向上延伸且與該等單元區域中之該等有效圖案及該等第一互連線相交的複數個第二互連線，其中該複數個第二互連線係在該第一方向上彼此間隔開；各自位於該等單元區域中之該等第一互連線及該等第二互連線之相交部分處的複數個記憶體單元；及該等捆綁區域中之複數個捆綁觸點，其中該等有效圖案經由該等捆綁觸點而接觸該等第一互連線且該等捆綁區域中之每一者中之該等捆綁觸點係位於該等有效圖案中之至少一者上，其中該等捆綁觸點係呈一之形形式。
  2. 如請求項1之半導體記憶體裝置，其中該等第一互連線包括字線且該等第二互連線包括位元線。
  3. 如請求項1之半導體記憶體裝置，其中該等捆綁區域中 之每一者中之該等捆綁觸點係在該第二方向上以該之形形式位於該等有效圖案上。
  4. 如請求項1之半導體記憶體裝置，其中相鄰捆綁區域中之該等捆綁觸點係在該第二方向上以該之形形式位於該等有效圖案上。
  5. 如請求項1之半導體記憶體裝置，其中該等有效圖案包括該半導體基板中之摻雜有預定導電型雜質之雜質區域。
  6. 如請求項1之半導體記憶體裝置，其中該等記憶體單元包括相變隨機存取記憶體(PRAM)單元。
  7. 如請求項1之半導體記憶體裝置，其進一步包含各自具有在該第一方向及該第二方向上之一數目i ×j 個該等記憶體單元之複數個單位單元群，其中i 表示該等第二互連線之一數目且j 表示每一各別單位單元群中之該等有效圖案之一數目。
  8. 如請求項7之半導體記憶體裝置，其中該等第一互連線包括字線且該等第二互連線包括位元線。
  9. 如請求項7之半導體記憶體裝置，其中該等捆綁觸點係在該第一方向上位於每一有效圖案之每隔一個捆綁區域中。
  10. 如請求項9之半導體記憶體裝置，其中該等捆綁觸點係在該第一方向上沿著每一有效圖案上之每2x 個記憶體單元，x 表示每一有效圖案中之該等捆綁觸點之間的該等位元線之一數目。
  11. 如請求項7之半導體記憶體裝置，其中每一捆綁區域中之該等捆綁觸點係在該第二方向上位於每隔一個有效圖案上。
  12. 如請求項7之半導體記憶體裝置，其進一步包含：一第一隔離層，其在該第二方向上隔離相鄰單位單元群之相鄰第一互連線；及一第二隔離層，其在該等單位單元群中之每一者內在該第二方向上隔離相鄰第一互連線，其中該第二隔離層具有一小於該第一隔離層之尺寸。
  13. 如請求項7之半導體記憶體裝置，其中該等有效圖案包括該半導體基板中之摻雜有預定導電型雜質之雜質區域。
  14. 如請求項7之半導體記憶體裝置，其中該等記憶體單元包括相變隨機存取記憶體(PRAM)單元。
  15. 如請求項7之半導體記憶體裝置，其中該等捆綁區域中之每一者中之該等捆綁觸點中之至少兩者係位於同一線上。
  16. 如請求項15之半導體記憶體裝置，其中每一有效圖案上之該等捆綁觸點係在該第一方向上位於每一捆綁區域中。
  17. 如請求項16之半導體記憶體裝置，其中該等捆綁觸點係在該第一方向上沿著該等有效圖案中之每一者中之每x 個記憶體單元，x 表示每一有效圖案中之該等捆綁觸點之間的該等位元線之一數目。
  18. 如請求項15之半導體記憶體裝置，其中每一捆綁區域中之該等捆綁觸點在該第二方向上在相鄰有效圖案中彼此交叉。
  19. 如請求項15之半導體記憶體裝置，其進一步包含：一第一隔離層，其在該第二方向上隔離相鄰單位單元群之相鄰第一互連線；及一第二隔離層，其在該等單位單元群中之每一者內在該第二方向上隔離相鄰第一互連線，其中該第二隔離層具有一小於該第一隔離層之尺寸。
  20. 如請求項15之半導體記憶體裝置，其中該等有效圖案包括該半導體基板中之摻雜有預定導電型雜質之雜質區域。
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