TWI455314B - 具有浮置體的記憶體結構及其製法 - Google Patents

具有浮置體的記憶體結構及其製法 Download PDF

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Description

具有浮置體的記憶體結構及其製法
本發明有關一種半導體結構，特別是有關一種動態隨機存取記憶體(DRAM)，其具有浮置體(floating body)結構，及其製法。
傳統的動態隨機存取記憶體主要是由一個電容器和一個電晶體組成。隨著各種電子產品朝小型化發展之趨勢，基於傳統的動態隨機存取記憶體中的電容器，佔據了大部分可利用的空間，使得動態隨機存取記憶體之體積無法再縮小，而研發出一種無電容器動態隨機存取記憶體。習知之無電容器動態隨機存取記憶體主要是由一設置在矽覆絶緣(silicon-on-insulator，SOI)半導體基底上的金氧半導體電晶體所構成，利用金氧半導體電晶體在矽覆絶緣半導體基底上的浮置體作為電荷儲存區，源/汲極分別設置於基底中而位於浮置體橫向的兩端。因為其浮置體取代了傳統體積龐大、結構複雜的電容器，而省下一些空間。
然而，於小型化發展之趨勢下，對於更小尺寸的新穎的記憶體結構及新穎而更便利的製法仍有所需求。
本發明之一目的是提供一種具有浮置體的記憶體結構及其製法，該記憶體具有相對很小的尺寸，並且製法簡單。
於本發明之一態樣，依據本發明之具有浮置體的記憶體結構包括一基底，其包括一主動區(active area)及一絕緣結構，絕緣結構圍繞主動區；一第一源/汲極區位於主動區的基底內；一第一浮置體位於第一源/汲極區的上方的基底內，第一浮置體與第一源/汲極具有一第一接面(junction)；一第二浮置體位於第一浮置體上；一第二源/汲極位於第二浮置體上，第二源/汲極與第二浮置體具有一第二接面；及一溝渠式閘極結構位於基底中且位於第一浮置體旁。
於本發明之另一態樣，依據本發明之製造具有浮置體的記憶體的方法，包括有下列步驟。提供一基底，其包括一主動區及一絕緣結構，絕緣結構圍繞主動區。於主動區的基底內摻雜一第一型摻質而形成一第一源/汲極。於第一源/汲極的上方的基底內摻雜一第二型摻質而形成一第一浮置體，第一浮置體與第一源/汲極具有一第一接面。於主動區的一側部的基底中形成一溝渠。於溝渠中形成一閘極結構。於基底上全面覆蓋一介電層。於第一介電層形成一開口以露出第一浮體。於開口中，形成一半導體材料層，其並摻雜有第二摻質而使一下部成為一第二浮置體，第二浮置體與第一浮置體合而為一個浮置體。於第二浮置體的上方的半導體材料層中摻雜第一型摻質而形成一第二源/汲極，第二源/汲極與第二浮置體具有一第二接面。
如第1圖之流程圖所示，並請參閱第2至9圖，依據本發明之製造具有浮置體的記憶體的方法包括下列所述。首先，進行步驟101，請參閱第2圖，提供一基底12，基底為例如一般半導體基底即可，而矽覆絕緣層基板也可使用。將基底界定出一主動區14及一絕緣結構16。絕緣結構16圍繞主動區14，以將主動區14電絕緣。於製作一記憶胞陣列時，可於基底上界定複數個主動區14，形成一陣列，各主動區14之間有隔離結構16以將主動區14隔開。隔離結構16可為例如淺溝隔離結構(shallow trench isolation，STI)。
然後進行步驟102，如第3圖所示，於主動區14的基底12內摻雜一第一型摻質而形成一第一源/汲極18。可利用例如離子植入製程於基底12內植入第一型摻質，例如n型摻質，濃度較佳相對較濃，意即為n+ 型摻雜，以形成源/汲極。可於整個主動區14的面積範圍的基底植入摻質，因此不需要設置遮罩，即可於每一主動區達成摻質的植入。摻質濃度可依所需而定。然後進行步驟103，於第一源/汲極18的上方的基底12內摻雜一第二型摻質而形成一第一浮置體20。第二型摻質為與第一型摻質相反電性的摻質，而濃度相對較低。換言之，當第一型摻質為n型摻質時，第二型摻質為p型摻質，較佳為p- 型摻雜；而當第一型摻質為p型摻質時，第二型摻質為n型摻質，較佳為n- 型摻雜。第一浮置體20也是可經由於整個主動區14的面積範圍的基底(位於源/汲極18上方)植入摻質而形成，因此也不需要別設置遮罩。在第二型摻質植入基底形成第一浮置體20之後，第一浮置體20與第一源/汲極18之間形成一第一接面22。
然後進行步驟104，請參閱第4圖，其為本發明之一態樣之一具體實施例，於主動區14的一側部的基底12中形成一溝渠24，此可經由例如習知的蝕刻技術而達成。使溝渠24的側壁的一部分由第一浮體20所構成，並使溝渠24的底部位於第一源/汲極18的區域中。再者，可使溝渠24的另一側壁的一部分由絕緣結構16構成，如此，溝渠24即占滿主動區14的一側部面積。進行步驟105，於溝渠24中形成一閘極結構，例如，於溝渠24的側壁與底部形成一閘極介電層26。於溝渠24中形成一閘極28，並填滿溝渠24。如此形成的閘極結構即位於第一浮體旁，與第一浮體縱向比鄰，閘極介電層26位於閘極28與第一浮置體20之間，並具有直立式的閘極通道。雖然此處所舉的具體實施例是先形成第一源/汲極與第一浮置體，再形成溝渠，但本發明的範疇並不排除先形成溝渠及閘極結構之後再摻入摻質以形成第一源/汲極與第一浮置體。
然後，於閘極28上方形成一字元線30。此可利用例如習知之電鍍或沉積與蝕刻製程而完成，視字元線的材質而定。字元線的材料可為例如鎢。在一記憶胞陣列的製造中，字元線30係將同一行的記憶胞的閘極28予以電連接，於此具體實施例中，是直接與同一行的各閘極直接連接。更詳言之，例如，使字元線30跨越絕緣結構16以連接相鄰的記憶胞的閘極28。於字元線30上覆蓋一蓋層32，蓋層的材質可包括例如氮化矽材質，以達絕緣與進一步阻障水氣的功能。然後於字元線30的二側分別形成一側壁子34。側壁子的材質亦可為氮化矽材質。
然後進行步驟106，於基底12上全面覆蓋一介電層36。其可為通常層間介電層常用的材質，例如氧化物。然後進行步驟107，於介電層36形成一開口38以露出第一浮體20，可露出第一浮體20整個頂部面積。此可經由例如使用遮罩的蝕刻而達成。但於製程的特徵尺寸規格下，亦可不限於僅曝露第一浮體20，而可同時曝露字元線結構及/或閘極結構及/或絕緣結構16。字元線及閘極已受側壁子34與蓋層32的良好保護，因此不會妨害閘極與字元線的絕緣。
然後進行步驟108，請參閱第5圖，於開口38中，形成一半導體材料層，使半導體材料層的至少一下部摻雜有第二摻質而成為第二浮置體40。第二浮置體40與第一浮置體20合而為一個浮置體。半導體材料層的方法可舉例有以一磊晶製程於開口38內成長一與第一浮置體相同材料的磊晶層。若第一浮置體是具有第二摻質的矽層，則磊晶層亦是，因此，可直接以磊晶層的下部為第二浮置體40；或是以一沉積製程於開口38形成一半導體材料層，例如多晶矽層，可視需要進行回蝕刻，再於半導體材料層的下部中摻雜第二型摻質，而形成第二浮置體40。如此，即使第一浮置體20的體積不大而帶電量小，但是加上第二浮置體40的電量，則可增加總電量。
然後進行步驟109，於第二浮置體40的上方的半導體材料層中摻雜第一型摻質而形成第二源/汲極42。若開口38也曝露部份字元線結構，則所形成的第二源/汲極42會有一部分位於字元線結構的正上方。第二源/汲極42與第二浮置體40具有一第二接面44。在進行第二浮置體40(若有需要的話)與第二源/汲極42的離子植入時，亦不需要遮罩的設置。
第9圖顯示一平面示意圖，其相對應於如第5圖所示的具有浮置體的記憶體結構的剖面示意圖，以幫助更了解本發明。
於本發明之製造具有浮置體的記憶體的方法中，可進一步包括於第二源/汲極42上方形成一位元線，使位元線與第二源/汲極電連接。此包括直接連接或經由一導電結構(例如導電插塞)電連接。如第5圖所示，是形成一位元線46與第二源/汲極42直接連接。在一記憶胞陣列的製造中，使位元線46跨越介電層36以將同一列的記憶胞的第二源汲極42予以電連接。可視位元線的材質利用例如習知之電鍍或沉積與蝕刻製程而完成位元線的製作。
依據本發明的製造具有浮置體的記憶體的方法，其閘極結構的製造可有許多態樣，第6圖顯示另一態樣。於上述步驟104於主動區14的一側部的基底12中形成一溝渠24後，進行步驟105，於溝渠24中形成一閘極結構。閘極結構的製作可為，例如，於溝渠24的側壁與底部形成一閘極介電層26。於溝渠24中形成一閘極48，但不填滿溝渠24。然後，於閘極48上方覆蓋一蓋層50。可在溝渠製作時，使溝渠24貫穿整行的主動區14與絕緣結構16，如此在製作閘極結構時，閘極48的填入，即相當於形成一條埋入式字元線。填入的導電材料可為一或多種。這樣的方式是使溝渠整條貫穿，即，於絕緣結構16的溝渠底部與於主動區14的溝渠底部同高。另外的方式可為僅溝渠的上部貫穿，即，於絕緣結構16的溝渠底部高於主動區14的溝渠底部，因此可於溝渠下部(位於主動區14)填入閘極材料，而於溝渠上部(位於主動區14及絕緣結構16)填入字元線材料，形成埋入式字元線，二者材料可相同或不同，再於字元線上方覆蓋蓋層50。若需要時，可在字元線兩側形成側壁子。
然後進行步驟106，於基底12上全面覆蓋一介電層52，然後進行步驟107，於介電層52形成一開口54以露出第一浮體20。同上述，可不限於僅曝露第一浮體20，亦可曝露第一浮體20所鄰接的閘極結構(包括字元線結構)及絕緣結構16，但並不妨害閘極與字元線的絕緣。然後進行如上述之步驟108，請參閱第7圖，於開口54中形成一半導體材料層，並使半導體材料層的下部中摻雜有第二型摻質而形成第二浮置體40。如此，第二浮置體40會有一部分位於閘極結構及字元線結構的正上方。進行如上述之步驟109，於第二浮置體40的上方的半導體材料層中摻雜第一型摻質而形成第二源/汲極42。如上述，可進一步於第二源/汲極42上方形成一位元線46，使與第二源/汲極42電連接。
如第7圖所示的本發明之具有浮置體的記憶體結構的一具體實施例中，其閘極結構是位於基底原始表面以下，但閘極結構並不侷限於位於基底原始表面以下，亦可將其製作在基底中並延伸至基底原始表面上方，如第8圖顯示之態樣。其可經由例如在如上述的步驟104形成溝渠之後，於溝渠中形成閘極介電層及填滿閘極材料，於基板上形成介電層，於介電層形成開口與該填滿閘極材料的溝渠銜接，再繼續完成閘極結構的上部，可再沉積或不再沉積介電層於所完成的閘極結構上方，將沉積於第一浮置體20上方的介電層移除，形成開口，如上述之步驟107，然後如上述步驟108及109完成記憶體結構的製作。如此，延伸至基底原始表面上方的閘極結構的部分即位於第二浮置體40旁。
本發明之具有浮置體的記憶體因為源/汲極位於浮置體的上下兩端，各部件的橫向尺寸甚至可小至製程的特徵尺寸，因此記憶體的橫向尺寸小，並且可使用本發明之製造具有浮置體的記憶體的方法便利的製得。浮置體與位於其上下兩端的源/汲極具有接合面(例如npn或pnp)，而有能階存在，例如兩端的源汲極為n+ 型摻雜而都可提供電荷，調整字元線與位元線電位差，可將電荷留置在浮置體。其浮置體貯存的電量僅需2至5飛法拉(Femtofarad，fF)即可作用，而當需要更大電量時，可僅增加浮置體的高度即可達成，不必增加記憶單元的總面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12．．．基底
14．．．主動區
16．．．絕緣結構
18．．．第一源/汲極
20．．．第一浮置體
22．．．第一接面
24．．．溝渠
26．．．閘極介電層
28．．．閘極
30．．．字元線
32．．．蓋層
34．．．側壁子
36．．．介電層
38．．．開口
40．．．第二浮置體
42．．．第二源/汲極
44．．．第二接面
46．．．位元線
48．．．閘極
50．．．蓋層
52．．．介電層
54．．．開口
101、102、103、104、105、106、107、108、109．．．步驟
第1圖顯示依據本發明之製造具有浮置體的記憶體結構的方法的一具體實施例的流程圖。
第2圖顯示依據本發明之製造具有浮置體的記憶體結構的方法的一具體實施例的主動區配置圖。
第3至5圖顯示依據本發明之製造具有浮置體的記憶體結構的方法的一具體實施例的剖面示意圖。
第6及7圖顯示依據本發明之製造具有浮置體的記憶體結構的方法的另一具體實施例的剖面示意圖。
第8圖顯示依據本發明之製造具有浮置體的記憶體結構的方法的又另一具體實施例的剖面示意圖。
第9圖顯示依據第5圖所示之一具體實施例的平面配置示意圖。
12‧‧‧基底
16‧‧‧絕緣結構
18‧‧‧第一源/汲極
20‧‧‧第一浮置體
22‧‧‧第一接面
24‧‧‧溝渠
26‧‧‧閘極介電層
28‧‧‧閘極
30‧‧‧字元線
32‧‧‧蓋層
34‧‧‧側壁子
36‧‧‧介電層
38‧‧‧開口
40‧‧‧第二浮置體
42‧‧‧第二源/汲極
44‧‧‧第二接面
46‧‧‧位元線

Claims (18)

  1. 一種具有浮置體的記憶體結構，包括：一基底，其包括一主動區及一絕緣結構，該絕緣結構圍繞該主動區；一第一源/汲極區位於該主動區的該基底內；一第一浮置體位於該第一源/汲極區的上方的該基底內，該第一浮置體與該第一源/汲極具有一第一接面；一第二浮置體位於該第一浮置體上；一第二源/汲極位於該第二浮置體上，該第二源/汲極與該第二浮置體具有一第二接面；及一溝渠式閘極結構位於該基底中且位於該第一浮置體旁。
  2. 如請求項1所述之具有浮置體的記憶體結構，其中一半導體材料層位於該第一浮置體上，該第二浮置體係位於該半導體材料層的一下部，及該第二源/汲極係位於該半導體材料層的一上部，而在該第二浮置體的上方，該第二源/汲極與該第二浮置體具有一第二接面。
  3. 如請求項1所述之具有浮置體的記憶體結構，其中，該溝渠式閘極結構包括：一閘極；及一閘極介電層，其位於該基底與該閘極之間；以及該具有浮置體的記憶體結構進一步包括一字元線結構，其位於該閘極上方，且位於該第二浮置體旁。
  4. 如請求項3所述之具有浮置體的記憶體結構，其中該第二源/汲極之一部分位於該字元線結構正上方。
  5. 如請求項1所述之具有浮置體的記憶體結構，其中，該溝渠式閘極結構位於一溝渠中，該溝渠式閘極結構包括：一閘極；及一閘極介電層，其位於該基底與該閘極之間；以及該具有浮置體的記憶體結構進一步包括一字元線結構，該字元線結構位於該閘極上方且位於該溝渠中。
  6. 如請求項5所述之具有浮置體的記憶體結構，其中該第二浮置體的一部分位於該字元線結構正上方。
  7. 如請求項1所述之具有浮置體的記憶體結構，其中，該溝渠式閘極結構包括：一閘極，該閘極同時做為一字元線；一閘極介電層，其位於該基底與該閘極之間；及一蓋層，其覆蓋於該閘極上。
  8. 如請求項7所述之具有浮置體的記憶體結構，其中該第二浮置體的一部分位於該閘極結構正上方。
  9. 如請求項1所述之具有浮置體的記憶體結構，其中，該溝渠式閘極結構由該基底延伸至該基底上方，而位於該第二浮置體旁。
  10. 如請求項1所述之具有浮置體的記憶體結構，進一步包括一位元線，其位於該第二源/汲極上方且與該第二源/汲極電連接。
  11. 如請求項1所述之具有浮置體的記憶體結構，其中該閘極結構的一側與該絕緣結構相接，及其底部位於該第一源/汲極中。
  12. 一種製造具有浮置體的記憶體的方法，包括有：提供一基底，其包括一主動區及一絕緣結構，該絕緣結構圍繞該主動區；於該主動區的該基底內摻雜一第一型摻質而形成一第一源/汲極；於該第一源/汲極的上方的該基底內摻雜一第二型摻質而形成一第一浮置體，該第一浮置體與該第一源/汲極具有一第一接面；於該主動區的一側部的該基底中形成一溝渠；於該溝渠中形成一閘極結構；於該基底上全面覆蓋一介電層；於該第一介電層形成一開口以露出該第一浮體；於該開口中，形成一半導體材料層，其並摻雜有該第二摻質而使一下部成為一第二浮置體，該第二浮置體與該第一浮置體合而為一個浮置體；及於該第二浮置體的上方的該半導體材料層中摻雜該第一型摻質而形成一第二源/汲極，該第二源/汲極與該第二浮置體具有一第二接面。
  13. 如請求項12所述之製造具有浮置體的記憶體的方法，進一步包括於該第二源/汲極上方形成一位元線，並使該位元線與該第二源/汲極電連接。
  14. 如請求項12所述之製造具有浮置體的記憶體的方法，其中形成該閘極結構包括下列步驟：於該溝渠的側壁與底部形成一閘極介電層，於該溝渠中形成一閘極，並做為一字元線，及於該字元線上覆蓋一蓋層。
  15. 如請求項12所述之製造具有浮置體的記憶體的方法，其中以該絕緣結構做為該溝渠之一側壁，及以該第一浮置體及該第一源/汲極做為該溝渠之另一側邊及底部。
  16. 如請求項12所述之製造具有浮置體的記憶體的方法，其中形成該閘極結構包括下列步驟：於該溝渠的側壁與底部形成一閘極介電層，於該溝渠中形成一閘極，並填滿該溝渠，於該閘極上方形成一字元線，於該字元線上覆蓋一蓋層，及於該字元線的二側分別形成一側壁子。
  17. 如請求項12所述之製造具有浮置體的記憶體的方法，其中形成該半導體材料層的步驟包括以一磊晶製程於該開口內成長與該第一浮置體相同的磊晶層而成為該半導體材料層。
  18. 如請求項12所述之製造具有浮置體的記憶體的方法，其中形成該半導體材料層的步驟包括以一沉積製程於該開口內沉積該半導體材料層而於其一下部中摻雜該第二型摻質而形成。
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