JP2006164447A - 半導体記憶装置 - Google Patents

Abstract

【課題】 本発明は、メモリセルから読み出されるデータの判定を正確に行うと共に、消費電力を低減することができる半導体記憶装置を提供することを目的とする。
【解決手段】 半導体基板２０上に形成された埋め込み電極３０と、埋め込み電極３０上に埋め込み絶縁膜４０を介して形成された半導体層４５と、半導体層４５上に絶縁膜６０を介して形成された表面電極７０と、半導体層４５の両端部に所定間隔を空けて形成されたソース領域８０及びドレイン領域９０と、ソース領域８０及びドレイン領域９０の間に形成されたフローティングボディ５０とを有し、フローティングボディ５０にホールが蓄積されているか否かによってデータを記憶することを特徴とする。
【選択図】 図１

Description

本発明は、半導体記憶装置に関する。

近年、ＤＲＡＭに代わる半導体メモリとして、ＦＢＣ（Floating Body Cell）メモリが開発されている。このＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にトランジスタを形成し、当該形成されたトランジスタのフローティングボディにホールを蓄積することにより、データ“１”を記憶し、フローティングボディからホールを放出することにより、データ“０”を記憶する。

具体的には、ＦＢＣにデータ“１”を書き込む場合には、例えばゲート電極の電位を１.５Ｖにすると共に、ドレイン領域の電位を１.５Ｖにして、ＦＢＣをいわゆる５極管動作させることにより、インパクトイオン化によって発生したホールをフローティングボディに蓄積する。

これに対して、ＦＢＣにデータ“０”を書き込む場合には、例えばゲート電極の電位を１.５Ｖにすると共に、ドレイン領域の電位を−１.５Ｖにして、フローティングボディとドレイン領域との間のＰＮ接合を順方向にバイアスすることにより、フローティングボディに蓄積されているホールをビット線に放出する。

よって、ＦＢＣにデータ“１”が書き込まれ、フローティングボディにホールが蓄積されている場合には、フローティングボディの電位が高いため、ゲート閾値電圧が低くなる。一方、ＦＢＣにデータ“０”が書き込まれ、フローティングボディにホールが蓄積されていない場合には、フローティングボディの電位が低いため、ゲート閾値電圧が高くなる。

そこで、ＦＢＣからデータを読み出す場合には、データが破壊されないように、例えばゲート電極の電位を１.５Ｖにすると共に、ドレイン領域の電位を０.２Ｖにして、いわゆる３極管動作させる。

この場合、ＦＢＣにデータ“１”が書き込まれ、フローティングボディにホールが蓄積されている場合には、ゲート閾値電圧が低いため、ドレイン電流（セル電流）は大きい。これに対して、ＦＢＣにデータ“０”が書き込まれ、フローティングボディにホールが蓄積されていない場合には、ゲート閾値電圧が高いため、ドレイン電流（セル電流）は小さい。

従って、ＦＢＣから読み出されるデータは、ゲート閾値電圧の差によるセル電流の大小を判定することにより、ＦＢＣにデータ“１”又はデータ“０”のいずれが書き込まれているかを判定する。

その際、ゲート閾値電圧の差を大きくすれば、セル電流の差も大きくなり、ＦＢＣから読み出されるデータの判定を正確に行うことができる。かかるゲート閾値電圧の差を大きくする方法としては、フローティングボディの容量を大きくする方法がある。

すなわち、フローティングボディの容量を大きくすれば、フローティングボディに蓄積されたホールが、時間の経過によって減少する減少量を小さくすることができる。これにより、ゲート閾値電圧の差が、時間の経過によって小さくなることを抑制し、その結果、フローティングボディの容量が小さい場合と比較して、ゲート閾値電圧の差が大きくなる。

フローティングボディの容量は、埋め込み絶縁膜の膜厚に反比例すると共に、フローティングボディと埋め込み絶縁膜が接触する接触面積に比例する。このため、フローティングボディの容量を大きくする方法としては、埋め込み絶縁膜の膜厚を薄くする方法と、フローティングボディと埋め込み絶縁膜が接触する接触面積を大きくする方法とが考えられる。

しかし、埋め込み絶縁膜の膜厚を薄くする方法では、ＳＯＩ基板の全面で一様に埋め込み絶縁膜の薄膜化を行うと、ＦＢＣが形成される領域以外の領域に形成される、論理ゲート用のトランジスタを設計することが困難になるという問題があり、またＦＢＣが形成される領域とその他の領域とで埋め込み絶縁膜の膜厚を変化させると、製造工程が複雑化するという問題があった。

さらに、フローティングボディと埋め込み絶縁膜が接触する接触面積を大きくする方法では、ＦＢＣの大きさを大きくすると、高集積化の妨げとなるという問題があり、またフローティングボディの側面側にも埋め込み絶縁膜を介してプレート電極を形成すると、工程が複雑になって歩留まりが低下するという問題があった。

以下、ＦＢＣメモリに関する文献名を記載する。
特開２００４−１１１６４３号公報

本発明は、メモリセルから読み出されるデータの判定を正確に行うと共に、消費電力を低減することができる半導体記憶装置を提供することを目的とする。

本発明の一態様による半導体記憶装置は、
半導体基板上に形成された埋め込み電極と、
前記埋め込み電極上に埋め込み絶縁膜を介して形成された半導体層と、
前記半導体層上に絶縁膜を介して形成された表面電極と、
前記半導体層の両端部に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレインの間に形成されたフローティングボディと
を有し、前記フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記各メモリセルの前記表面電極に接続された複数のワード線と、
前記メモリセルアレイにおけるロウ方向に沿って前記ワード線と交互に配置され、前記各メモリセルの前記ソース領域に接続された複数のソース線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記各メモリセルの前記ドレイン領域に接続された複数のビット線と、
前記各ワード線に接続され、前記各メモリセルの前記表面電極に第１の固定電位を供給する第１の固定電位供給部と、
前記各メモリセルの前記埋め込み電極に接続され、前記各メモリセルの前記埋め込み電極に第２の固定電位を供給する第２の固定電位供給部と、
外部から与えられたロウアドレスに基づいて、前記複数のソース線から所望のソース線を選択するソース線駆動部と、
外部から与えられたカラムアドレスに基づいて、前記複数のビット線から所望のビット線を選択するビット線駆動部と
を備えることを特徴とする。

本発明の半導体記憶装置によれば、メモリセルから読み出されるデータの判定を正確に行うと共に、消費電力を低減することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１に、本発明の実施の形態によるＦＢＣメモリで用いられるメモリセルとしてのＦＢＣ１０の構成を示す。半導体基板２０上には埋め込み電極３０が形成され、この埋め込み電極３０上には埋め込み絶縁膜４０を介して半導体層４５が形成されている。この半導体層４５上には、絶縁膜６０を介して表面電極７０が形成されている。

半導体層４５の両端部には、ソース領域８０及びドレイン領域９０が形成され、これらソース領域８０及びドレイン領域９０の間には、電気的に浮遊状態にあるフローティングボディ５０が形成されている。また、ソース領域８０及びドレイン領域９０の表面には、それぞれコンタクトプラグ１００及び１１０が形成されている。

本実施の形態の場合、従来のプレート電極に相当する埋め込み電極３０をゲート電極として動作させると共に、従来のゲート電極に相当する表面電極７０をプレート電極として動作させる。このため、フローティングボディ５０の容量は、埋め込み絶縁膜４０の膜厚ではなく、従来のゲート絶縁膜に相当する絶縁膜６０の膜厚に反比例する。

従って、絶縁膜６０の膜厚を例えば４０〜４５Åと薄くすれば、埋め込み絶縁膜４０の膜厚を薄くすることなく、フローティングボディ５０の容量を大きくすることができる。これによりゲート閾値電圧の差を大きくすることが可能になり、よってＦＢＣ１０から読み出されるデータの判定を正確に行うことができる。

また、本実施の形態の場合、プレート電極として動作する表面電極７０の電位と、ゲート電極として動作する埋め込み電極３０の電位とを、それぞれ所定の電位に固定した上で、ソース領域８０の電位とドレイン領域９０の電位とをそれぞれ所望の電位に変化させる。すなわち、本実施の形態の場合、ソース領域８０と埋め込み電極３０の電位差と、ソース領域８０とドレイン領域９０の電位差とをそれぞれ変化させることにより、データの読み書き動作を実行する。

具体的には、例えば電源電圧を３Ｖとして、プレート電極として動作する表面電極７０の電位を１.５Ｖに固定すると共に、ゲート電極として動作する埋め込み電極３０の電位を０Ｖに固定する。ＦＢＣ１０にデータ“１”を書き込む場合には、例えばソース領域８０の電位を０.７５Ｖにすると共に、ドレイン領域９０の電位を３Ｖにして、チャネル領域に電流を流すことにより、ホールをフローティングボディ５０に蓄積し、フローティングボディ５０の電位を１.５Ｖ程度にまで上昇させる。

これに対して、ＦＢＣ１０にデータ“０”を書き込む場合には、例えばソース領域８０とドレイン領域９０の電位をいずれも３Ｖにして、フローティングボディ５０を中性化することにより、フローティングボディ５０に蓄積されているホールを消滅させ、フローティングボディ５０の電位を−０.５Ｖ程度にまで低下させる。

よって、ＦＢＣ１０にデータ“１”が書き込まれ、フローティングボディ５０にホールが蓄積されている場合には、フローティングボディ５０の電位が高いため、ゲート閾値電圧が低くなる。一方、ＦＢＣ１０にデータ“０”が書き込まれ、フローティングボディ５０にホールが蓄積されていない場合には、フローティングボディ５０の電位が低いため、ゲート閾値電圧が高くなる。

なお、ＦＢＣ１０に書き込まれたデータを保持する場合には、例えばソース領域８０とドレイン領域９０の電位をいずれも１.５Ｖにする。

ＦＢＣ１０からデータを読み出す場合には、例えばソース領域８０の電位を１.５Ｖにすると共に、ドレイン領域の電位を０．７５Ｖ又は０Ｖにして、ホットキャリアの発生を抑制し、データが破壊されないように、いわゆる５極管動作させる。

この場合、ＦＢＣ１０にデータ“１”が書き込まれ、フローティングボディ５０にホールが蓄積されている場合には、ゲート閾値電圧が低いため、ドレイン電流（セル電流）は大きい。これに対して、ＦＢＣ１０にデータ“０”が書き込まれ、フローティングボディ５０にホールが蓄積されていない場合には、ゲート閾値電圧が高いため、ドレイン電流（セル電流）は小さい。

従って、ＦＢＣ１０から読み出されるデータは、ゲート閾値電圧の差によるセル電流の大小を判定することにより、ＦＢＣ１０にデータ“１”又はデータ“０”のいずれが書き込まれているかを判定する。

本実施の形態の場合、フローティングボディ５０の容量を大きくしてゲート閾値電圧の差を大きくしたため、セル電流の差が大きく、ＦＢＣ１０から読み出されるデータの判定を正確に行うことができる。

また、本実施の形態の場合、データの読み書きを行う際、プレート電極として動作する表面電極７０の電位と、ゲート電極として動作する埋め込み電極３０の電位とを所定の電位にそれぞれ固定した上で、ソース領域８０の電位を０.７５〜３Ｖの範囲で２.２５Ｖ変化させると共に、ドレイン領域９０の電位を０．７５〜３Ｖの範囲で２．２５Ｖ変化させる。

これに対して、従来の場合、プレート電極として動作する埋め込み電極とソース領域との電位を固定した上で、ゲート電極として動作する表面電極の電位を−１.５〜１.５Ｖの範囲で３Ｖ変化させると共に、ドレイン領域の電位を−１.５〜１.５Ｖの範囲で３Ｖ変化させる。

このように、本実施の形態によれば、従来と比較して、電圧を振幅させる回路が駆動しなくてはいけない電圧幅が小さいので、周辺回路部分の信頼性が向上し、消費電力も低減することができる。

ここで図２に、ＦＢＣ１０をメモリセルとして適用したＦＢＣメモリ２００の構成を示す。このＦＢＣメモリ２００のメモリセルアレイ２１０は、ＦＢＣ１０をマトリクス状に配置することによって形成されている。

ＦＢＣ１０の表面電極７０は、ロウ方向に沿って配置されたワード線ＷＬに接続され、ソース領域８０は、ロウ方向に沿ってワード線ＷＬと交互に配置されたソース線ＳＬに接続されている。また、ＦＢＣ１０のドレイン領域９０は、カラム方向に沿って配置されたビット線ＢＬに接続されている。

ワード線ＷＬには、固定電位供給回路２２０が接続され、固定電位供給回路２２０は、ＦＢＣ１０のプレート電極として動作する、表面電極７０の電位を１.５Ｖに固定する。ＦＢＣ１０のゲート電極として動作する埋め込み電極３０には、固定電位供給回路２３０が接続され、固定電位供給回路２３０は、この埋め込み電極３０の電位を０Ｖに固定する。

ロウデコーダ２４０は、外部から与えられたロウアドレスに基づいて所望のソース線ＳＬを選択する。そしてソース線ドライバ２５０は、この選択されたソース線ＳＬの電位を、データ“１”の書き込みを行う場合には０.７５Ｖにし、データ“０”の書き込みを行う場合には３Ｖにし、データの読み出しを行う場合には１.５Ｖにする。

カラムデコーダ２６０は、外部から与えられたカラムアドレスに基づいて、所望のビット線ＢＬを選択する。センスアンプ２７０は、選択されたビット線ＢＬの電位を、データの書き込みを行う場合には３Ｖにし、データの読み出しを行う場合には０Ｖにすることにより、選択されたＦＢＣ１０に対してデータの読み書きを行う。

なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えば図３に示すように、フローティングボディ３１０の容量を大きくするため、フローティングボディ３１０と絶縁膜６０が接触する接触面積が大きくなる形状を有するソース領域３２０及びドレイン領域３３０を形成しても良い。

この場合、イオン注入の条件として、加速エネルギーを例えば１５ｋｅＶと高くすることにより、例えばリン（Ｐ）などの不純物を埋め込み絶縁膜４０の表面付近にまで深くイオン注入することができ、これによりフローティングボディ３１０と絶縁膜６０が接触する接触面積が大きくなる形状を有するソース領域３２０及びドレイン領域３３０を形成することができる。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。

本発明の実施の形態によるＦＢＣの断面構造を示す縦断面図である。 本発明の実施の形態によるＦＢＣメモリの構成を示すブロック図である。 他の実施の形態によるＦＢＣの断面構造を示す縦断面図である。

符号の説明

１０、３００ ＦＢＣ
２０ 半導体基板
３０ 埋め込み電極
４０ 埋め込み絶縁膜
５０、３１０ フローティングボディ
６０ 絶縁膜
７０ 表面電極
８０、３２０ ソース領域
９０、３３０ ドレイン領域
２００ ＦＢＣメモリ
２１０ メモリセルアレイ
２２０、２３０ 固定電位供給回路
２４０ ロウデコーダ
２５０ ソース線ドライバ
２６０ カラムデコーダ
２７０ センスアンプ

Claims (5)

1. 半導体基板上に形成された埋め込み電極と、
   前記埋め込み電極上に埋め込み絶縁膜を介して形成された半導体層と、
   前記半導体層上に絶縁膜を介して形成された表面電極と、
   前記半導体層の両端部に所定間隔を空けて形成されたソース領域及びドレイン領域と、
   前記ソース領域及び前記ドレイン領域の間に形成されたフローティングボディと
   を有し、前記フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルと、
   前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイにおけるロウ方向に沿って配置され、前記各メモリセルの前記表面電極に接続された複数のワード線と、
   前記メモリセルアレイにおけるロウ方向に沿って前記ワード線と交互に配置され、前記各メモリセルの前記ソース領域に接続された複数のソース線と、
   前記メモリセルアレイにおけるカラム方向に沿って配置され、前記各メモリセルの前記ドレイン領域に接続された複数のビット線と、
   前記各ワード線に接続され、前記各メモリセルの前記表面電極に第１の固定電位を供給する第１の固定電位供給部と、
   前記各メモリセルの前記埋め込み電極に接続され、前記各メモリセルの前記埋め込み電極に第２の固定電位を供給する第２の固定電位供給部と、
   外部から与えられたロウアドレスに基づいて、前記複数のソース線から所望のソース線を選択するソース線駆動部と、
   外部から与えられたカラムアドレスに基づいて、前記複数のビット線から所望のビット線を選択するビット線駆動部と
   を備えることを特徴とする半導体記憶装置。
2. 前記ソース領域及び前記ドレイン領域は、前記フローティングボディと前記絶縁膜の接触面積が、前記フローティングボディと前記埋め込み絶縁膜の接触面積より大きくなる形状を有するように形成されたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルに第１のデータを書き込む場合には、前記ソース線駆動部は、前記ソース線の電位を第１の電位にすると共に、前記ビット線駆動部は、前記ビット線の電位を、前記第１の電位より高い第２の電位にし、
   前記メモリセルに第２のデータを書き込む場合には、前記ソース線駆動部及び前記ビット線駆動部は、前記ソース線及び前記ビット線の電位を、前記第２の電位にすることを特徴とする請求項１記載の半導体記憶装置。
4. 前記メモリセルに書き込まれたデータを保持する場合には、前記ソース線駆動部及び前記ビット線駆動部は、前記ソース線及び前記ビット線の電位を、前記第１の電位と前記第２の電位との間に位置する電位にすることを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルに書き込まれたデータを読み出す場合には、前記ソース線駆動部は、前記ソース線の電位を、前記第１の電位と前記第２の電位との間に位置する電位にすると共に、前記ビット線駆動部は、前記ビット線の電位を、前記第１の電位より低い電位にすることを特徴とする請求項１記載の半導体記憶装置。

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