TWI444981B - 顯示器件，驅動顯示器件之方法及電子裝置 - Google Patents

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Description

顯示器件，驅動顯示器件之方法及電子裝置
本發明係關於顯示器件、用於驅動一顯示器件之方法及電子裝置，且更特定而言係關於在像素中具有用於儲存影像資料之一記憶體之一顯示器件、用於驅動此顯示器件之一方法及具有此顯示器件之電子裝置。
在顯示器件中存在在像素中具有用於儲存影像資料之一記憶體之顯示器件。在(例如)在像素中具有一內建記憶體之一顯示器件中，可實現藉由一類比顯示模式之顯示及藉由一記憶體顯示模式之顯示。類比顯示模式係指其中以一類比方式顯示像素之灰階之一顯示模式。記憶體顯示模式係指其中基於像素中之記憶體中所儲存之二進制資訊(邏輯「1」/「0」)以一數位方式顯示像素之灰階之一顯示模式。
在記憶體顯示模式中，由於使用記憶體中所保持之資訊而無需實行以圖框循環寫入反映灰階之信號電位之操作。因此，在記憶體顯示模式中，電力消耗低於在類比顯示模式中之電力消耗，在類比顯示模式中需要實行以圖框循環寫入反映灰階之信號電位之操作。
對於既能夠藉由類比顯示模式顯示又能夠藉由記憶體顯示模式顯示之一相關技術顯示器件，吾人已知其中將一靜態隨機存取記憶體(SRAM)用作像素中之內建記憶體之一顯示器件(參照(例如)日本專利特許公開第2009-98234號)。
圖21展示根據將SRAM用作像素中之記憶體之一相關技術實例之一液晶顯示器件之一像素電路之一個實例。根據本相關技術實例之液晶顯示器件中之一像素90具有：液晶電容91、保持電容92、一SRAM 93及五個切換電晶體94至98。經由一信號線99將反映灰階之一信號電位Vsig 或不同於一共同電位VCOM 之一電位VXCS 選擇性供地給至像素90。
液晶電容91意指當將一液晶封裝於一像素電極與對置於該像素電極形成之一反電極之間時，在該像素電極與該反電極之間產生的電容。將共同電位VCOM 賦予給對所有像素為共同的液晶電容91之反電極。液晶電容91之像素電極電連接至為共同的保持電容92之一個電極。保持電容92保持反映灰階之信號電位Vsig 。將與共同電位VCOM 幾乎相同之一CS電位VCS 賦予給保持電容92之另一電極。
SRAM 93係由經提供介於一正側供應電位VRAM 與一負側供應電位VSS 之間的兩個CMOS反相器組成。此兩個CMOS反相器中之一者之輸入端子連接至為共同的另一者之輸出端子。該另一者之輸入端子連接至為共同的一者之輸出端子。
在組態SRAM 93之兩個CMOS反相器中，一個CMOS反相器係由串聯連接於供應電位VRAM 與供應電位VSS 之間且將閘極電極共同地連接之一PchMOS電晶體931及一NchMOS電晶體932組成。另一CMOS反相器係由串聯連接於供應電位VRAM 與供應電位VSS 之間且將閘極電極共同地連接之一PchMOS電晶體933及一NchMOS電晶體934組成。
五個切換電晶體94至98係由(例如)薄膜電晶體形成。藉由一控制信號CTL1 來控制切換電晶體94及95之導電/非導電狀態。具體而言，切換電晶體94及95回應於在將反映灰階之信號電位Vsig 寫入至保持電容92時控制信號CTL1 變成有效(高電位)狀態而變成導電狀態。
切換電晶體96在類比顯示模式中在寫入反映灰階之信號電位Vsig 時或在記憶體顯示模式中在寫入不同於共同電位VCOM 之電位VXCS 時變成導電狀態。切換電晶體97在記憶體顯示模式中在將CS電位VCS 寫入至保持電容92時變成導電狀態，CS電位VCS 與賦予給液晶電容91之反電極之共同電位VCOM 幾乎相同。
SRAM 93所保持之電位用於控制切換電晶體96及97之導電/非導電狀態。在此電路實例中，切換電晶體97在切換電晶體96處於導電狀態中時處於非導電狀態中，且切換電晶體97在切換電晶體96處於非導電狀態中時處於導電狀態中。
對切換電晶體98之導電控制係藉由在將一控制電位寫入至SRAM 93時變成有效(較高電位)狀態之一控制信號CTL2 來實行。具體而言，切換電晶體98回應於在類比顯示模式中在將信號電位Vsig 寫入至SRAM 93時或在記憶體顯示模式中在將電位VXCS 寫入至SRAM 93時變成有效狀態之控制信號CTL2 而變成導電狀態。
雖然在圖21中展示其中基於一對一之對應關係為每一像素90提供SRAM 93之像素電路實例，但亦可採用其中將一個SRAM 93共同地提供(分享)至複數個像素90之一組態。
作為一個實例，如在圖22中所展示，亦可將一個SRAM 93共同地提供至(例如)組態用於色彩顯示之一液晶顯示器件中之一個像素90之紅色(R)子像素90R 、綠色(G)子像素90G 及藍色(B)子像素90B 。雖然在圖22中展示子像素90R 、90G 及90B 之保持電容92R 、92G 及92B ，但出於圖示之簡化起見省略了對子像素90R 、90G 及90B 之各別液晶電容91之圖示表示。
在採用其中由子像素90R 、90G 及90B 分享一個SRAM 93之組態之情形中，為子像素90R 、90G 及90B 中之每一者安置切換電晶體94(94R 、94G 、94B )。以一時分方式藉由對應於各別色彩之控制信號CTL1 (R)、CTL1 (G)及CTL1 (B)來控制此等切換電晶體94R 、94G 及94B 之導電/非導電狀態。
若採用如上文所闡述的其中將SRAM 93用作像素中之記憶體之像素組態，則會阻礙對像素90之微小型化，乃因SRAM 93之結構複雜且SRAM 93佔據像素90中之一大面積。
一般而言，已知一動態隨機存取記憶體(DRAM)之結構比SRAM之結構簡單。然而，在DRAM之情形中，記憶體需要進行再新以用於資料保持，且因此電力消耗高於SRAM之電力消耗。
本發明需要提供如下一顯示器件、用於驅動一顯示器件之一方法及電子裝置：在其中為簡化像素結構而將用以保持信號電位之一電容性元件用作DRAM之一組態中能夠達成諸如電力消耗減少之效能增強及一DRAM之操作裕量之改良。
根據本發明之一實施例，提供具有一像素電路之一顯示器件，該像素電路包括一像素電極，一電容性元件，其經組態以連接至液晶電容之該像素電極且保持反映一灰階之一信號電位，及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之該極性反相，其中在自該電容性元件讀出該所保持電位之後將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作中，將該反相器電路之輸入電位設定為該反相器電路之操作供應電壓範圍中之中間電位。
根據一更特定組態實例，提供藉由安置像素而獲得之一液晶顯示器件，每一像素包括液晶電容，一電容性元件，其具有連接至該液晶電容之一像素電極之一個電極，一第一開關元件，其具有連接至一信號線之一個端子且在將經由該信號線供給且反映一灰階之一信號電位寫入至該電容性元件之一第一操作模式中係設定為一接通狀態，該第一開關元件在自該電容性元件讀出該所保持電位之後的將一所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之一第二操作模式中係設定為一關斷狀態，一第二開關元件，其具有連接至該第一開關元件之另一端子之一個端子且具有連接至該電容性元件之一個電極及該像素電極之另一端子，該第二開關元件在該第一操作模式中及在該第二操作模式中之用於自該電容性元件讀出該所保持電位之一讀取週期及用於將該經反相電位再次寫入至該電容性元件之一重寫週期中係設定為一接通狀態，一第三開關元件，其具有連接至該第一開關元件之另一端子之一個端子且在該第一操作模式中係設定為一關斷狀態，該第三開關元件在該第二操作模式中之該讀取週期中係設定為一接通狀態，且經由該第二開關元件自該電容性元件讀出該所保持電位，一反相器電路，其具有連接至該第三開關元件之另一端子之一輸入端子且將在該第二操作模式中之該讀取週期中經由該第二開關元件及該第三開關元件自該電容性元件讀出之該所保持電位之該極性反相，及一第四開關元件，其具有連接至該第一開關元件之另一端子之一個端子及具有連接至該反相器電路之一輸出端子之另一端子，該第四開關元件在該第一操作模式中係設定為一關斷狀態，該第四開關元件在該第二操作模式中之該重寫週期中係設定為一接通狀態且經由該第二開關元件將藉由該反相器電路之極性反轉所獲得之該經反相電位寫入至該電容性元件。
此液晶顯示器件採用此一組態以針對該像素執行驅動以在該第二操作模式中之該讀取週期開始之前將該反相器電路之該輸入電位設定為該反相器電路之該操作供應電壓範圍中之中間電位。
在具有上文所闡述之組態之顯示器件中，在該第一操作模式中，該第三開關元件及該第四開關元件處於關斷狀態中。因此，由於將該第一開關元件及第二開關元件設定為接通狀態，因而將反映該灰階之該信號電位(類比電位或二進制電位)經由此等第一開關元件及第二開關元件自該信號線寫入至該電容性元件。在該第二操作模式中，實行在將該電容性元件之該所保持電位讀出至該反相器電路之該輸入端子及藉由該反相器電路執行極性反轉(邏輯反轉)之後的將該經反相極性再次寫入至該電容性元件之操作(重寫操作)。
在此第二操作模式中，在自該電容性元件讀取該所保持電位之該週期開始之前實行將該反相器電路之該操作供應電壓範圍中之該中間電位賦予給該反相器電路之該輸入端子之操作。此外，在該第一開關元件之該關斷狀態中，該第二開關元件及該第三開關元件變成接通狀態，而該第四開關元件保持處於關斷狀態。此時，經由該第二開關元件及該第三開關元件讀出該電容性元件之所保持電位，且將其賦予給該反相器電路之該輸入端子。
該反相器電路之該輸入端子具有電容(輸入電容)以便可保持該輸入電位。若在自該電容性元件讀取該所保持電位之該週期開始之前未將該中間電位賦予給該反相器電路之該輸入端子，則在將該電容性元件之所保持電位施加至該反相器電路之該輸入端子中在該電容性元件與該反相器電路之該輸入電容之間發生電容分配。具體而言，若在該施加之前在該所施加之所保持電位與該反相器電路之該輸入電位之間的電位差大，則在將該電容性元件之該所保持電位施加至該反相器電路之該輸入端子中存在電容分配。由於此電容分配，反相器電路之該輸入電位降低相依於該電容性元件與該反相器電路之該輸入電容之間的電容比率之電位。因此，反相器電路之操作裕量變得更小。
相反，藉由在自電容性元件讀取所保持電位之週期開始之前將反相器電路之輸入電位設定為中間電位，在該施加之前在所施加之所保持電位與該反相器電路之輸入電位之間的電位差變得小於當未將輸入電位設定為中間電位時之電位差。由於此特徵，在將電容性元件之所保持電位施加至反相器電路之輸入端子中，由於電容分配而降低之反相器電路之輸入電位之降低量小於當未供給中間電位時之量。
當將該電容性元件之該所保持電位賦予給該反相器電路之該輸入端子時，該反相器電路將該所保持電位之該極性反相。此後，該第三開關元件變成關斷狀態且該第四開關元件變成接通狀態。該第四開關元件實行經由該第二開關元件將該反相器電路之該輸出電位(亦即，該所保持電位之經反相電位)再次寫入至該電容性元件之操作(重寫操作)。
所謂之再新操作係藉由第二操作模式中之一系列操作來實行，亦即，自該電容性元件讀出所保持電位之讀取操作及將藉由對所保持電位之極性進行反相而獲得之經反相電位再次寫入至該電容性元件之重寫操作。此再新操作係在由於第一開關元件之操作而將該像素與該信號線隔離之狀態中實行。因此，在再新操作中，既不將具有高負載電容之信號線充電亦不將其放電。此外，在該再新操作中，以由於反相器電路之操作所致的第二操作模式之重複循環來重複將電容性元件中所保持之電位之極性反相之操作。
根據本發明之另一實施例，提供具有一像素電路之一顯示器件，該像素電路包括一像素電極，一電容性元件，其經組態以連接至該像素電極且保持反映一灰階之一信號電位，及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之該極性反相，其中該像素電路在自該電容性元件讀出該所保持電位之後實行將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作，且執行驅動以在該操作之後的某一週期內(亦即，在該將該經反相電位寫入至該像素之後的某一週期內)將一供應電位自該信號線賦予給該反相器電路之一輸入端子。
根據一更特定組態實例，提供藉由安置像素而獲得之一液晶顯示器件，每一像素包括液晶電容，一電容性元件，其具有連接至該液晶電容之一像素電極之一個電極，一第一開關元件，其具有連接至一信號線之一個端子且在將經由該信號線供給且反映一灰階之一信號電位寫入至該電容性元件之一第一操作模式中係設定為一接通狀態，該第一開關元件在自該電容性元件讀出該所保持電位之後的將一所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之一第二操作模式中係設定為一關斷狀態，一第二開關元件，其具有連接至該第一開關元件之另一端子之一個端子且具有連接至該電容性元件之一個電極及該像素電極之另一端子，該第二開關元件在該第一操作模式中及在該第二操作模式中之用於自該電容性元件讀出該所保持電位之一讀取週期及用於將該經反相電位再次寫入至該電容性元件之一重寫週期中係設定為一接通狀態，一第三開關元件，其具有連接至該第一開關元件之另一端子之一個端子且在該第一操作模式中係設定為一關斷狀態，該第三開關元件在該第二操作模式中之該讀取週期中係設定為一接通狀態，且經由該第二開關元件自該電容性元件讀出該所保持電位，一反相器電路，其具有連接至該第三開關元件之另一端子之一輸入端子且將在該第二操作模式中之該讀取週期中經由該第二開關元件及該第三開關元件自該電容性元件讀出之該所保持電位之該極性反相，及一第四開關元件，其具有連接至該第一開關元件之另一端子之一個端子及具有連接至該反相器電路之一輸出端子之另一端子，該第四開關元件在該第一操作模式中係設定為一關斷狀態，該第四開關元件在該第二操作模式中之該重寫週期中係設定為一接通狀態且經由該第二開關元件將藉由該反相器電路之極性反轉所獲得之該經反相電位寫入至該電容性元件。
該液晶顯示器件採用使得達成如下目的之組態：針對該像素執行驅動以在該第四開關元件寫入該經反相之電位之後的某一週期內經由該第一開關元件及該第三開關元件將一供應電位自該信號線賦予給該反相器電路之該輸入端子。
在具有上文所闡述之組態之液晶顯示器件中，在該第一操作模式中，該第三開關元件及該第四開關元件處於關斷狀態中。因此，由於將該第一開關元件及第二開關元件設定為接通狀態，因而將反映該灰階之該信號電位(類比電位或二進制電位)經由此等第一開關元件及第二開關元件自該信號線寫入至該電容性元件。在該第二操作模式中，第一開關元件係設定為關斷狀態。在此狀態中，將第二開關元件及第三開關元件變成接通狀態，而第四開關元件保持處於關斷狀態。此時，經由該第二開關元件及該第三開關元件讀出該電容性元件之所保持電位，且將其賦予給該反相器電路之該輸入端子。緊隨其後，該反相器電路將該電容性元件之該所保持電位之該極性反相。此後，該第三開關元件變成關斷狀態且該第四開關元件變成接通狀態。該第四開關元件經由該第二開關元件將該反相器電路之該輸出電位(亦即，該所保持電位之經反相電位)寫入至該電容性元件(重寫操作)。
所謂之再新操作係藉由第二操作模式中之一系列操作來實行，亦即，自該電容性元件讀出所保持電位之讀取操作及將藉由對所保持電位之極性進行反相而獲得之經反相電位再次寫入至該電容性元件之重寫操作。此再新操作係在由於第一開關元件之操作而將該像素與該信號線隔離之狀態中實行。因此，在再新操作中，既不將具有高負載電容之信號線充電亦不將其放電。此外，在該再新操作中，以由於反相器電路之操作所致的第二操作模式之重複循環來重複將電容性元件中所保持之電位之極性反相之操作。
在該再新操作之後的某一週期內，具體而言，在該第四開關元件寫入該經反相電位之後的某一週期內，該第一開關元件及該第三開關元件變成接通狀態。此時，該信號線之電位係一供應電位且經由該第一開關元件及該第三開關元件將該供應電位賦予給該反相器電路之輸入端子。藉以，將該反相器電路之該輸入電位穩定為該供應電位。若該反相器電路之該輸入電位處於一不穩定狀態中，則直通電流會穿經該反相器電路流動且致使電力消耗增加。相反，將該反相器電路之該輸入電位穩定至該供應電位避免直通電流穿經該反相器電路之流動。
根據本發明之實施例，在其中出於簡化像素結構而將像素中用以保持信號電位之電容性元件用作一DRAM之組態中，在再新操作中無需將具有高負載電容之信號線充電及放電，且因此可抑制伴隨該再新操作之電力消耗。
此外，在本發明之第一實施例中，在自該電容性元件讀取該所保持電位之前將該反相器電路之該輸入電位設定為中間電位，且可藉以抑制由於電容分配所致的電位降低。因此，與未將輸入電位設定為中間電位之情形相比較，可改良(擴大)反相器電路且因此DRAM之操作裕量。
在本發明之第二實施例中，可藉由在再新操作之後將該反相器電路之該輸入電位穩定為一供應電位來避免直通電流穿經該反相器電路之流動。因此，可進一步抑制電力消耗。
下文將使用圖式詳細地闡述用於實行本發明(下文中稱作「實施例」)之一模式。說明順序如下。
1.　對其應用本發明之實施例之液晶顯示器件
1-1.　系統組態
1-2.　面板剖面結構
2.　根據實施例之液晶顯示器件之說明
2-1.　像素組態實例1(其中針對每一像素安置反相器電路之實例)
2-2.　像素組態實例2(其中由三個子像素分享一個反相器電路之實例)
2-3.　操作實例1(其中將中間電位賦予給反相器電路之輸入端子之實例)
2-4.　操作實例2(其中將反相器電路之輸入端子與輸出端子電連接之實例)
3.　修改實例
4.　應用實例(電子裝置)
<1.　對其應用本發明之實施例之液晶顯示器件>
[1-1.　系統組態]
圖1係展示應用本發明之一實施例之一主動矩陣液晶顯示器件之組態之略圖之一系統組態圖。以此組態為例子之液晶顯示器件具有其中兩個基板(未展示)以一預定間隔彼此對置地安置且將一液晶封裝於此兩個基板之間之一面板結構，該兩個基板中之至少一者係透明的。
根據本應用實例之一液晶顯示器件10具有：包括液晶電容之複數個像素20、藉由以一矩陣方式二維地配置像素20而獲得之一像素陣列單元30、及安置於像素陣列單元30之周邊之一驅動單元。此驅動單元係由一信號線驅動器40、一控制線驅動器50、一驅動時序產生器60等組成。舉例而言，該驅動單元係整合於與像素陣列單元30之基板相同之基板(液晶顯示面板10A )上且驅動像素陣列單元30中之各別像素20。
若液晶顯示器件10能夠顯示色彩，則一個像素係由複數個子像素組成且該等子像素中之每一者相當於像素20。具體而言，在用於色彩顯示之一液晶顯示器件中，一個像素係由三個子像素(亦即，一紅光(R)子像素、一綠光(G)子像素及一藍光(B)子像素)組成。
然而，一個像素之組態並不限於RGB三種原色子像素之組合，且亦可藉由將一個或複數個色彩之一子像素添加至三種原色子像素來組態一個像素。具體而言，舉例而言，可藉由添加一白色光子像素來組態一個像素以用於增強亮度或藉由添加至少一個補充色光子像素來組態一個像素以增大色彩再現範圍。
根據本應用實例之液晶顯示器件10在像素20中具有一內建記憶體且具有使得能夠既藉由類比顯示模式顯示又能夠藉由記憶體顯示模式顯示之一組態。亦如上文所闡述，類比顯示模式係指其中以一類比方式顯示像素之灰階之一顯示模式。記憶體顯示模式係指其中基於像素中之記憶體中所儲存之二進制資訊(邏輯「1」/「0」)以一數位方式顯示像素之灰階之一顯示模式。
在記憶體顯示模式中，由於使用記憶體中所保持之資訊而無需實行以圖框循環寫入反映灰階之信號電位之操作。因此，記憶體顯示模式具有電力消耗低於類比顯示模式中之電力消耗之一優點，在類比顯示模式中需要實行以圖框循環寫入反映灰階之信號電位之操作。
在圖1中，對於像素陣列單元30中之m個列及n個行之像素配置，在每一像素行基礎上沿行方向提供信號線311 至31n (下文通常簡稱為「信號線31」)。此外，在每一像素列基礎上沿列方向提供控制線321 至32m (下文通常簡稱為「控制線32」)。行方向係指像素在一像素行上之配置方向(亦即，垂直方向)，且列方向係指像素在一像素列上之配置方向(亦即，水平方向)。
信號線311 至31n 中之每一者之一個端子連接至對應於該等行之信號線驅動器40的輸出端子中之一各別輸出端子。信號線驅動器40操作以將反映一任意灰階之信號電位(類比顯示模式中之類比電位Vsig 或記憶體顯示模式中之二進制電位VXCS )輸出至對應信號線31。此外，舉例而言，即使在記憶體顯示模式中，在改變像素20中所保持之信號電位之邏輯位準之情形中，信號線驅動器40亦運作以將反映必需灰階之信號電位輸出至對應信號線31。
在圖1中，控制線321 至32m 中之每一者係展示為一條線。然而，每一列之控制線之數目並不限於一個。實際上，控制線321 至32m 中之每一者係由複數條線組成。控制線321 至32m 中之每一者之一個端子係連接至對應於彼等列的控制線驅動器50之輸出端子中之一各別輸出端子。舉例而言，在類比顯示模式中，控制線驅動器50控制將自信號線驅動器40輸出至信號線311 至31n 且反映灰階之信號電位寫入至像素20之操作。
在根據本應用實例之液晶顯示器件10中，將DRAM用作像素20中之內建記憶體。已知DRAM之結構比SRAM之結構簡單。然而，在DRAM之情形中，記憶體需要再新以用於資料保持。因而，控制線驅動器50實行對像素20中所保持之信號電位之再新操作及重寫操作之控制(稍後將闡述其細節)。
驅動時序產生器(時序產生器(TG))60為驅動信號線驅動器40及控制線驅動器50供應各種驅動脈衝(時序信號)以用於驅動此等驅動器40及50。
[1-2.　面板剖面結構]
圖2係展示液晶顯示面板(液晶顯示器件)之剖面結構之一個實例之一剖面視圖。如在圖2中所展示，液晶顯示面板10A 具有經提供以一預定間隔彼此對置之兩個玻璃基板11及12及封裝於玻璃基板11與玻璃基板12之間的一液晶層13。
將一偏光器14提供於一個玻璃基板11之外表面上且將一對準膜15提供於其內表面上。類似地，對於另一玻璃基板12，亦將一偏光器16提供於外表面上且將一對準膜17提供其內表面上。對準膜15及17係用於使液晶層13之液晶分子群組沿某一方向對準之膜。一般而言，將聚醯亞胺膜用作對準膜15及17。
在另一玻璃基板12上方，藉由一透明導電膜形成一像素電極18及一反電極19。在此結構實例中，像素電極18具有(例如)經處理而成為一梳齒形狀之五個電極分支18A ，且此等電極分支18A 中之兩個端子係藉由一連接部分(未展示)連接。以使得覆蓋像素陣列單元30之整個區域之方式在比電極分支18A 更靠近下側(更靠近玻璃基板12)處形成反電極19。
由於具有梳齒形狀之像素電極18及反電極19之電極結構，如在圖2中之虛線所展示，在電極分支18A 與反電極19之間產生一抛物線電場。此亦可對像素電極18上部表面側上之區域產生電場影響。因此，液晶層13之液晶分子群組可跨越像素陣列單元30之整個區域定向為所期望之對準方向。
<2.　對根據實施例之液晶顯示器件之說明>
在具有上文所闡述之組態之主動矩陣液晶顯示器件10中，本實施例係包括一內建記憶體且能夠既藉由類別顯示模式顯示又藉由記憶體顯示模式顯示之像素20之特定組態。圖3展示根據本實施例之像素20之一電路組態實例。
如在圖3中所展示，根據本實施例之像素20具有液晶電容21、一電容性元件22、一反相器電路23及第一至第四開關元件24至27，且電容性元件22用作一DRAM。一般而言，已知DRAM之結構比SRAM之結構簡單。因此，使用DRAM作為內建記憶體能夠簡化像素結構，且因此在對像素20之微小型化中比使用SRAM之情形較佳。
液晶電容21意指在每一像素基礎上在像素電極(相當於圖2中之像素電極18)與對置於像素電極形成之反電極(相當於圖2中之反電極19)之間產生的電容。一共同電位VCOM 係賦予給對所有像素為共同的液晶電容21之反電極。液晶電容21之像素電極電連接至為共同的電容性元件22之一個電極。
電容性元件22保持信號電位(類比電位Vsig 或二進制電位VXCS )，該信號電位反映灰階且藉由稍後將闡述之寫入操作自信號線31(311 至31n )寫入。下文，電容性元件22將稱作保持電容22。將充當保持電容22所保持之信號電位之基礎之一電位(下文稱作「CS電位」)VCS 賦予給保持電容22之另一電極。CS電位VCS 係設定為與共同電位VCOM 幾乎相同之電位。保持電容22用作記憶體顯示模式中之一DRAM。
第一開關元件24之一個端子連接至信號線31，且第一開關元件24在處於一第一操作模式時處於接通(閉合)狀態，在該第一操作模式中，所供給之反映灰階之信號電位(Vsig /VXCS )經由此信號線31寫入至保持電容22。亦即，第一開關元件24在處於第一操作模式時係設定為接通狀態，藉以將信號電位(Vsig /VXCS )寫入(捕獲)於像素20中。
第一開關元件24在處於一第二操作模式時處於關斷(打開)狀態中，在該第二操作模式中，讀出保持電容22中所保持之電位(下文中稱作「所保持電位」)，且然後藉由反相器電路23將該所保持電位之極性反相且將該經反相之電位再次寫入至保持電容22。藉由一控制信號GATE1 來控制第一開關元件24之接通/關斷狀態。
第二開關元件25之一個端子連接至第一開關元件24之另一端子，且第二開關元件25之另一端子連接至保持電容22之一個電極及液晶電容21之像素電極。第二開關元件25在處於第一操作模式時及在處於第二操作模式中之自保持電容22讀取所保持電位之週期及在將經反相電位重寫至保持電容22之週期時處於接通(閉合)狀態中。第二開關元件25在其他週期中處於關斷(打開)狀態中。藉由一控制信號GATE2 來控制第二開關元件25之接通/關斷狀態。
第三開關元件26之一個端子連接至第一開關元件24之另一端子(第二開關元件25之一個端子)，且第三開關元件26在處於第一操作模式時處於關斷(打開)狀態中。此外，第三開關元件26在第二操作模式中之讀取週期時係設定為接通(閉合)狀態，藉以經由第二開關元件25自保持電容22讀出所保持電位且將該所保持電位賦予給反相器電路23之輸入端子。藉由一控制信號SR1 控制第三開關元件26之接通/關斷狀態。
反相器電路23之輸入端子連接至第三開關元件26之另一端子。在第二操作模式中之讀取週期中，反相器電路23將經由第二開關元件25及第三開關元件26自保持電容22讀出之所保持電位之極性反相，亦即，將該邏輯反相。
第四開關元件27之一個端子連接至第一開關元件24之另一端子(第二開關元件25之一個端子)，且第四開關元件27之另一端子連接至反相器電路23之輸出端子。第四開關元件27在處於第一操作模式時處於關斷(打開)狀態中。此外，第四開關元件27在處於第二操作模式中之重寫週期時設定為接通(閉合)狀態，藉以經由第二開關元件25將藉由反相器電路23之極性反轉而獲得之經反相電位寫入至保持電容22(重寫)。藉由一控制信號SR2 來控制第四開關元件27之接通/關斷狀態。
用於控制開關元件24至27之接通/關斷狀態之控制信號GATE1 、GATE2 、SR1 及SR2 皆係在圖1中之驅動時序產生器60之時序控制下自控制線驅動器50正確地輸出。
在根據具有上文所闡述之組態之本實施例之液晶顯示器件10中，第三開關元件26及第四開關元件27在處於第一操作模式中時處於關斷狀態。因此，由於將第一開關元件24及第二開關元件25設定為接通狀態而經由此等第一開關元件24及第二開關元件25將反映灰階之信號電位(類比電位Vsig 或二進制電位VXCS )自信號線31寫入至保持電容22。亦即，第一操作模式係實行將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入至保持電容22之操作之一操作模式。
在第二操作模式中，第一開關元件24處於關斷狀態中。在此狀態中，將第二開關元件25及第三開關元件26設定為接通狀態，而第四開關元件27保持處於關斷狀態。此時，經由第二開關元件25及第三開關元件26讀出保持電容22之所保持電位，且將其賦予給反相器電路23之輸入端子。
反相器電路23將保持電容22之所保持電位之極性反相且輸出經反相之電位。此後，第三開關元件26進入關斷狀態且第四開關元件27進入接通狀態。第四開關元件27經由第二開關元件25將反相器電路23之經反相電位寫入至保持電容22(重寫操作)。亦即，第二操作模式係實行讀出保持電容22之所保持電位且藉由反相器電路23執行極性反轉(邏輯反轉)以將經反相之極性再次寫入至保持電容22之操作之一操作模式。
所謂之再新操作係藉由第二操作模式中一系列操作(亦即，自保持電容22讀出所保持電位之讀取操作及將由對此所保持電位之極性進行反轉而獲得之經反相電位再次寫入至保持電容22之重寫操作)來實行。此再新操作係以使得由於第一開關元件24之操作而將像素20與信號線31隔離之一狀態來實行。因此，在再新操作中，具有高負載電容之信號線31既未被充電亦未被放電。
亦即，根據上文所闡述之像素組態，由於在再新操作中無需將具有高負載電容之信號線31充電及放電，因而可抑制伴隨再新操作之電力消耗。此外，在再新操作中，將保持電容22中所保持之電位之極性反相之操作係以由於反相器電路23之操作所產生的第二操作模式之重複循環(例如一個圖框循環)來重複。作為一結果，在藉助以一個圖框循環將電壓之極性之反轉施加至液晶來驅動之液晶顯示器件中，像素電極與反電極之間的電位關係可繼續保持處於記憶體顯示模式中之一正確狀態。
如上文所闡述，在利用保持電容22作為一DRAM來保持反映灰階之信號電位(Vsig /VXCS )且能夠既藉由類比顯示模式顯示又藉由記憶體顯示模式顯示之液晶顯示器件10中，本發明之一第一實施例之一主要特性採用以下組態。
具體而言，在開始第二操作模式中之自保持電容22讀出所保持電位之讀取週期之前，反相器電路23之輸入電位係設定為像素20之反相器電路23之操作供應電壓範圍中之中間電位。反相器電路23之操作供應電壓範圍係指正側供應電位VDD 與負側供應電位VSS 之間的電壓範圍，該等電位係反相器電路23之操作供應電位。
反相器電路23之操作供應電壓範圍之中間電位係藉由(VDD -VSS )/2所得出之一電位。此處所用術語「中間電位」之概念囊括對應於稍後針對操作實例2所闡述之反相器電路之操作點之電壓以及與藉由(VDD -VSS )/2所得出的電位完全相同之電位。另外，當然，在中間電位之概念中亦囊括由於各種因素而引起的發生(例如)約±0.3 V之微小變化。
若第三開關元件26變成關斷狀態，則反相器電路23之輸入端子變成浮動狀態。因此，應在一定程度上將反相器電路23之輸入電容設定為高以將輸入電位保持某一週期且抑制由於(例如)洩漏電流所致的輸入電位之降低。若反相器電路23之輸入級係由(例如)一CMOS反相器來形成，則藉由組態此CMOS反相器之PchMOS電晶體及NchMOS電晶體之通道寬度W、通道長度L、每一單位面積之閘極電容COX 等來確定輸入電容。
以使得相對於保持電容22之電容比率係約1至10之一方式、基於PchMOS電晶體及NchMOS電晶體之通道寬度W、通道長度L、每一單位面積之閘極電容COX 等來決定反相器電路23之輸入電容。反相器電路23之輸入電容與保持電容22之電容比率囊括由於諸如元件間之變化等各因素而引起的發生產生自1至10之某一差之微小變化以及恰好係1至10。
下文將關於其中在自保持電容22讀取所保持電位之週期開始之前未將中間電位賦予給反相器電路23之輸入端子之情形進行一考量。在此情形中，在將保持電容22之所保持電位施加至反相器電路23之輸入端子中，在保持電容22與反相器電路23之輸入電容之間發生電容分配。
具體而言，若在施加之前所施加之所保持電位與反相器電路23之輸入電位之間的電位差大，則在將保持電容22之所保持電位施加至反相器電路23之輸入端子中發生該電容分配。由於此電容分配，將反相器電路23之輸入電位降低相依於保持電容22與反相器電路23之輸入電容之間的電容比率之電位。因此，反相器電路23之操作裕量變得更小。
相反，若在自保持電容22讀取所保持電位之週期開始之前將反相器電路23之輸入電位設定為中間電位，則在施加之前在所施加之所保持電位與反相器電路23之輸入電位之間的電位差變得小於當未將輸入電位設定為中間電位時之電位差。由於此特徵，在將保持電容22之所保持電位施加至反相器電路23之輸入端子中，可將由於電容分配所致之反相器電路23之輸入電位之降低量抑制至小於當未供給中間電位時之量之一值。作為一結果，與未供給中間電位之情形相比較，可改良(擴大)反相器電路23且因此DRAM之操作裕量。
如上文所闡述，在根據本實施例之像素20中，在出於簡化像素結構之目的而將保持電容22用作一DRAM之一組態中之在再新操作中無需將具有高負載電容之信號線31充電及放電。因此，可抑制伴隨再新操作之電力消耗。
此外，在第二操作模式中，在自保持電容22讀出所保持電位之前將反相器電路23之操作供應電壓範圍中之中間電位賦予給反相器電路23之輸入端子。此可抑制由於電容分配所致的反相器電路23之輸入電位之降低。因此，與未供給中間電位之情形相比較，可改良反相器電路23之操作裕量且因此可改良DRAM之操作裕量。
在本發明之一第二實施例中，採用執行驅動以用於如下操作之一組態。具體而言，對於像素20，在第四開關元件27寫入經反相電位之後的某一週期內，自信號線31經由第一開關元件24及第三開關元件26將一供應電位賦予給反相器電路23之輸入端子。此驅動係由控制線驅動器50執行，控制線驅動器50產生用於控制第一開關元件24及第三開關元件26之接通/關斷狀態之控制信號GATE1 及控制信號SR1 。亦即，控制線驅動器50充當用於執行上文所闡述之驅動之驅動器。
對於自信號線31供給供應電位，圖1中之信號線驅動器40運作以除反映灰階之信號電位(類比電位Vsig /二進制電位VXCS )之外亦正確地將此供應電位輸出至信號線31。
此處所用之術語「供應電位」基本上係指正側供應電位VDD 及負側供應電位VSS 。當然，接地電位亦囊括於負側供應電位VSS 中。此外，「供應電位」之概念囊括使得稍後所闡述之直通電流由於將一電位供應為反相器電路之輸入而不發生流動之該電位以及與供應電位VDD 或供應電位VXX (接地電位)恰好相同之電位。另外，當然，在「供應電位」之概念中亦囊括由於各種因素而引起的發生(例如)約±0.3 V之微小變化。
而且，通常將施加至液晶電容21之反電極之共同電位VCOM 及施加至保持電容22之另一電極之CS電位VCS 設定為供應電位VDD 。因此，共同電位VCOM 及CS電位VCS 及此外之其經反相電位XVCOM 及XVCS 亦囊括於「供應電位」之概念中。
順帶而言，在反相器電路23之反轉操作之後，第三開關元件26處於關斷狀態中且反相器電路23之輸入端子處於浮動狀態中。因此，反相器電路23之輸入電位處於一不穩定狀態中。若反相器電路23之輸入電位處於一不穩定狀態中，則該輸入電位可能抑制反相器電路23之輸入級之臨限值。作為一結果。直通電流會穿經反相器電路23流動且因此致使電力消耗增加。
相反，在第四開關元件27寫入經反相電位之後的某一週期內，藉由經由第一開關元件24及第三開關元件26將供應電位自信號線31賦予給反相器電路23之輸入端子而將反相器電路23之輸入電位穩定為一供應電位。此防止發生輸入電位抑制反相器電路23之輸入級之臨限值之狀態。作為一結果，避免了直通電流穿經反相器電路23之流動且因此可進一步抑制電力消耗。
若反相器電路23之輸入級係由(例如)一PchMOS電晶體形成，則較佳地將正側供應電位VDD 、共同電位VCOM 或CS電位VCS 作為供應電位賦予給反相器電路23之輸入端子。若反相器電路23之輸入級係由(例如)一NchMOS電晶體形成，則較佳地將負側供應電位VSS 、共同電位VCOM 之經反相電位XVCOM 或CS電位VCS 之經反相電位XVCS 作為供應電位賦予給反相器電路23之輸入端子。在任一情形中，皆可將輸入級處之MOS電晶體穩當地設定為非導電狀態且因此可避免直通電流穿經反相器電路23之流動。
若反相器電路23之輸入級係由(例如)一CMOS反相器形成，則可將正側供應電位VDD 、VCOM 或VCS 供給為供應電位或可將負側供應電位VSS 、XVCOM 或XVCS 供給為供應電位。供給正側供應電位VDD 、VCOM 或VCS 穩當地將CMOS反相器之PchMOS電晶體設定為非導電狀態，而供給負側供應電位VSS 、XVCOM 或XVCS 穩當地將CMOS反相器之NchMOS電晶體設定為非導電狀態。亦即，無論供給正側供應電位還是負側供應電位，皆可避免直通電流穿經反相器電路23之流動。
此外，若反相器電路23之輸入級係由(例如)一CMOS反相器形成，則即使不供給供應電位，亦可藉由供給將組態該CMOS反相器之電晶體中之一者穩當地設定為非導電狀態之一電位來達成既定目的。具體而言，當反相器電路23之正側供應電位係VDD 且PchMOS電晶體之臨限電壓係Vthp 時，可藉由供給等於或高於(VDD -Vthp )之一電位將該PchMOS電晶體穩當地設定為非導電狀態。另一選擇係，當負側供應電位係VSS 且NchMOS電晶體之臨限電壓係Vthn 時，則可藉由供給等於或低於(VSS +Vthn )之一電位來將該NchMOS電晶體穩當地設定為非導電狀態。因此，可藉由將反相器電路23之輸入電位穩定為等於或高於(VDD -Vthp )之一電位或等於或低於(VSS +Vthn )之一電位來避免直通電流穿經反相器電路23之流動。
可採用其中基於一一對一之對應關係為每一像素20提供反相器電路23之一組態(像素組態實例1)。另一選擇係，亦可採用其中將一個反相器電路23共同地提供(分享)至複數個像素20之一組態(像素組態實例2)。下文將具體地闡述像素組態實例1及2。
[2-1.　像素組態實例1]
圖4係展示根據像素組態實例1之一像素電路之一電路圖。在圖4中，將與圖3中之部分對等之部分賦予相同符號。根據像素組態實例1之像素電路係其中基於一對一之對應關係為每一像素20提供反相器電路23之一電路組態實例。
(電路組態)
在根據像素組態實例1之像素電路中，將(例如)薄膜電晶體用作第一開關元件24至第四開關元件27。此後，將把第一開關元件24至第四開關元件27稱作第一切換電晶體24至第四切換電晶體27。在此實例中，將NchMOS電晶體用作第一切換電晶體24至第四切換電晶體27。然而，亦可使用PchMOS電晶體。
藉由賦予給各別閘極電極之控制信號GATE1 、GATE2 、SR1 及SR2 來控制第一切換電晶體24至第四切換電晶體27之導電/不導電狀態。在圖1之驅動時序產生器60之時序控制下，自控制線驅動器50正確地輸出此等控制信號GATE1 、GATE2 、SR1 及SR2 。
第一切換電晶體24之一個主要電極(汲極電極/源極電極)連接至信號線31。當在控制信號GATE1 之控制下將反映灰階之信號電位(Vsig /VXCS ))自信號線31寫入(捕獲)像素20中時，第一切換電晶體24係設定為導電狀態。
第二切換電晶體25之一個主要電極共同地連接至液晶電容21之像素電極及保持電容22之一個電極，且另一主要電極連接至第一切換電晶體24之另一主要電極。當在控制信號GATE2 之控制下將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入至保持電容22時，第二切換電晶體25係設定為導電狀態。
第三切換電晶體26之一個主要電極連接至第一切換電晶體24之另一主要電極(第二切換電晶體25之另一主要電極)，且第三切換電晶體26之另一主要電極連接至反相器電路23之輸入端子。當在控制信號SR1 之控制下將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入像素20中時，第三切換電晶體26係設定為非導電狀態。此外，在控制信號SR1 之控制下，在記憶體顯示模式中之執行再新操作中緊在每一圖框結束之前的某一週期中將第三切換電晶體26設定為導電狀態。當第三切換電晶體26處於導電狀態中時，經由第二切換電晶體25及第三切換電晶體26將充當一DRAM之保持電容22之所保持電位讀出至反相器電路23之輸入端子。
第四切換電晶體27之一個主要電極連接至第一切換電晶體24之另一主要電極(第二切換電晶體25之另一主要電極)，且第四切換電晶體27之另一主要電極連接至反相器電路23之輸出端子。當在控制信號SR2 之控制下將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入像素20中時，第四切換電晶體27係設定為非導電狀態。此外，在控制信號SR2 之控制下，在記憶體顯示模式中之執行再新操作中緊在每一圖框開始之後的一特定週期中將第四切換電晶體27設定為導電狀態。當第四電晶體27處於導電狀態中時，經由第四切換電晶體27及第二切換電晶體25將反映灰階且藉由反相器電路23之極性反轉(邏輯反轉)而獲得之信號電位寫入至保持電容22。
反相器電路23係由(例如)一CMOS反相器形成。具體而言，反相器電路23係由在供應電位VDD 之電源線與供應電位VSS 之電源線之間串聯連接之一PchMOS電晶體231及一NchMOS電晶體232組成。PchMOS電晶體231及NchMOS電晶體232之閘極電極係共同連接且充當反相器電路23之輸入端子。此輸入端子連接至第三切換電晶體26之另一主要電極。PchMOS電晶體231及NchMOS電晶體232之汲極電極係共同連接且充當反相器電路23之輸出端子。此輸出端子連接至第四切換電晶體27之另一主要電極。
(電路操作)
下文將分別針對每一顯示模式闡述根據具有上文所闡述之組態之像素組態實例1之像素電路之電路操作。
(1)類比顯示模式圖5A至圖5C係用於解釋根據像素組態實例1之像素電路之類比顯示模式之操作之時序波形圖。圖5A至圖5C分別係：圖5A展示信號線31之電位(亦即，反映灰階之信號電位)之波形；圖5B展示控制信號GATE1 /GATE2 之波形，且圖5C展示控制信號SR1 /SR2 之波形。
在本實例中，以一個水平週期之循環(1H/一條線)將在液晶電容21之像素電極與反電極之間施加的電壓之極性反相，亦即執行線反轉驅動。眾所周知，在液晶顯示器件中，執行將以某一循環、關於共同電位VCOM 而施加至液晶之電壓之極性反相之AC驅動，以防止(例如)由於不斷地將同一極性之一DC電壓施加至液晶對液晶之電阻率(基板之特有電阻)之劣化。
對於此AC驅動，在本實例中執行線反轉驅動。為實現此線反轉驅動，如在圖5A中所展示以1H循環將反映灰階之信號電位(其係信號線31之電位)之極性反相。在圖5A之波形中，高側電位係VDD1 且低側電位係VSS1 。圖5A展示最大擺幅VDD1 至VSS1 之情形之一實例。實際上，信號線31之電位相依於灰階而處於VDD1 至VSS1 中之範圍中之任一電位位準。
在展示控制信號GATE1 /GATE2 之波形之圖5B中，高側電位係VDD2 且低側電位係VSS2 。控制信號GATE1 /GATE2 在用於將反映灰階之信號電位自信號線31寫入至保持電容22之寫入週期中係處於高側電位VDD2 。同樣，在展示控制信號SR1 /SR2 之波形之圖5C中，高側電位係VDD2 且低側電位係VSS2 。在類比顯示模式中，控制信號SR1 /SR2 總是處於低側電位VSS2 。
圖6展示在類比顯示模式中當將反映灰階之信號電位自信號線31寫入時像素20中之狀態。在圖6中，為便於理解，使用開關符號來表示第一切換電晶體24至第四切換電晶體27。
在寫入反映灰階之信號電位之週期中，第一切換電晶體24及第二切換電晶體25皆處於導電狀態(開關閉合狀態)中。另一方面，第三切換電晶體26及第四切換電晶體27兩者在該整個週期上皆處於非導電狀態(開關打開狀態)中且液晶電容21之像素電極及保持電容22與反相器電路23完全電隔離。藉此，如在圖6中之點劃線所展示，反映灰階之信號電位經由第一切換電晶體24及第二切換電晶體25寫入至保持電容22。
(2)　記憶體顯示模式在記憶體顯示模式中，實行將反映灰階之信號電位自信號線31寫入至保持電容22之寫入操作及將保持電容22之所保持電位再新之再新操作。該寫入操作係(例如)在改變所顯示內容之情形中實行。該將反映灰階之信號電位自信號線31寫入至保持電容22之操作與在類別顯示模式中之寫入操作相同，且因此省略對其之說明。
圖7A至圖7D係用於解釋在根據像素組態實例1之像素電路之記憶體顯示模式中之再新操作之時序波形圖，且展示在每一一個圖框(1F)基礎上之驅動操作之關係。圖7A至圖7D分別係：圖7A展示控制信號GATE2 之波形，圖7B展示控制信號SR1 /SR2 之波形，圖7C展示CS電位VCS 之波形；且圖7D展示寫入至保持電容22之一信號電位PIX之波形。如自圖7A至圖7D之時序波形圖顯而易見，在控制信號GATE2 及控制信號SR1 /SR2 中，以一脈衝方式以一個圖框循環出現高側電位。CS電位VCS 以一個圖框循環交替地切換至高側電位及低側電位。以一個圖框循環將寫入至保持電容22之信號電位PIX之極性反相以實現AC驅動。在記憶體顯示模式中，控制信號GATE1 總是處於低側電位。因此，第一切換電晶體24處於非導電狀態(開關打開狀態)中且將像素20與信號線31電隔離。
[2-2.　像素組態實例2]圖8係展示根據像素組態實例2之一像素電路之一電路圖。在圖8中，將與圖4中之部分對等之部分賦予相同符號。根據像素組態實例2之像素電路係用於色彩顯示之一像素，且一個像素係由(例如)三個子像素R 20R 、G 20G 及B 20B 組成。此外，一個反相器電路23係由三個子像素20R 、20G 及20B 分享。(電路組態)而且，在根據像素組態實例2之像素電路中，用作充當第一開關元件至第四開關元件之第一切換電晶體24至第四切換電晶體27之(例如)薄膜電晶體與根據像素組態實例1之像素電路類似。
對應於紅色(R)之子像素20R 具有除液晶電容21R 及保持電容22R 之外的一第二切換電晶體25R 。第二切換電晶體25R 之一個主要電極共同地連接至液晶電容21R 之像素電極及保持電容22R 之一個電極，且第二切換電晶體25R 之另一主要電極連接至第一切換電晶體24之另一主要電極。當在對應於紅色之一控制信號GATE2R 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22R 時，第二切換電晶體25R 係設定為導電狀態。
類似地，對應於綠色(G)之子像素20G 具有除液晶電容21G 及保持電容22G 之外的一第二切換電晶體25G 。第二切換電晶體25G 之一個主要電極共同地連接至液晶電容21G 之像素電極及保持電容22G 之一個電極，且第二切換電晶體25G 之另一主要電極連接至第一切換電晶體24之另一主要電極。當在對應於綠色之一控制信號GATE2G 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22G 時，第二切換電晶體25G 係設定為導電狀態。
類似地，對應於藍色(B)之子像素20B 具有除液晶電容21B 及保持電容22B 之外的一第二切換電晶體25B 。第二切換電晶體25B 之一個主要電極共同地連接至液晶電容21B 之像素電極及保持電容22B 之一個電極，且第二切換電晶體25B 之另一主要電極連接至第一切換電晶體24之另一主要電極。當在對應於藍色之一控制信號GATE2B 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22B 時，第二切換電晶體25B 係設定為導電狀態。對於此等子像素20R 、20G 及20B ，共同地提供反相器電路23、第一切換電晶體24及第三切換電晶體26及第四切換電晶體27。反相器電路23之電路組態、第一切換電晶體24、第三切換電晶體26及第四切換電晶體27之間的連接關係及此等組件之功能基本上與像素組態實例1的相同。具體而言，第一切換電晶體24之一個主要電極(汲極電極/源極電極)連接至信號線31。當在控制信號GATE1 之控制下將反映灰階之信號電位(Vsig /VXCS ))自信號線31寫入(捕獲)像素20中時，第一切換電晶體24係設定為導電狀態。
第三切換電晶體26之一個主要電極連接至第一切換電晶體24之另一主要電極(第二切換電晶體25R 、25G 及25B 之另一主要電極)，且第三切換電晶體26之另一主要電極連接至反相器電路23之輸入端子。當在控制信號SR1 之控制下將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入像素20中時，第三切換電晶體26係設定為非導電狀態。
此外，在控制信號SR1 之控制下，在記憶體顯示模式中之執行再新操作中緊在每一圖框結束之前的某一週期中將第三切換電晶體26設定為導電狀態。當第三切換電晶體26處於導電狀態中時，經由第二切換電晶體25R 、25G 及25B 及第三切換電晶體26將充當一DRAM之保持電容22R 、22G 及22B 之所保持電位讀出至反相器電路23之輸入端子。第四切換電晶體27之一個主要電極連接至第一切換電晶體24之另一主要電極(第二切換電晶體25R 、25G 及25B 之另一主要電極)，且第四切換電晶體27之另一主要電極連接至反相器電路23之輸入端子。當在控制信號SR2 之控制下將反映灰階之信號電位(Vsig /VXCS )自信號線31寫入像素20中時，第四切換電晶體27係設定為非導電狀態。此外，在控制信號SR2 之控制下，在記憶體顯示模式中之執行再新操作中緊在每一圖框開始之後的一特定週期中將第四切換電晶體27設定為導電狀態。當第四電晶體27處於導電狀態中時，經由第四切換電晶體27及第二切換電晶體25R 、25G 及25B 將反映灰階且藉由反相器電路23之極性反轉(邏輯反轉)而獲得之信號電位寫入至保持電容22R 、22G 及22B 。
反相器電路23係由(例如)一CMOS反相器形成。具體而言，反相器電路23係由在供應電位VDD 之電源線與供應電位VSS 之電源線之間串聯連接之PchMOS電晶體231及NchMOS電晶體232組成。PchMOS電晶體231及NchMOS電晶體232之閘極電極係共同連接且充當反相器電路23之輸入端子。此輸入端子連接至第三切換電晶體26之另一主要電極。PchMOS電晶體231及NchMOS電晶體232之汲極電極係共同連接且充當反相器電路23之輸出端子。此輸出端子連接至第四切換電晶體27之另一主要電極。
(電路操作)下文將分別針對每一顯示模式闡述根據具有上文所闡述之組態(亦即，子像素20R 、20G 及20B )之像素組態實例2之像素電路之電路操作。
(1)　類比顯示模式圖9A至圖9F係用於解釋根據像素組態實例2之像素電路之類比顯示模式之操作之時序波形圖。圖9A至圖9F分別係：圖9A展示信號線31之電位之波形；圖9B展示控制信號GATE1 之波形，圖9C展示對應於紅色之控制信號GATE2R 之波形，圖9D展示對應於綠色之控制信號GATE2G 之波形，圖9E展示對應於藍色之控制信號GATE2B 之波形，且圖9F展示控制信號SR1 /SR2 之波形。
在本實例中，以一個水平週期之循環(1H/一條線)將在液晶電容21R 、21G 及21B 之像素電極與反電極之間施加的電壓之極性反相，亦即執行線反轉驅動(AC驅動)。為實現此線反轉驅動，如在圖9A中所展示以1H循環將反映灰階之信號電位(其係信號線31之電位)之極性反相。在圖9A中所展示的反應灰階之信號電位之波形中，高側電位係VDD1 且低側電位係VSS1 。圖9A展示最大擺幅VDD1 至VSS1 之情形之一實例。實際上，信號線31之電位相依於灰階而處於VDD1 至VSS1 中之範圍中之任一電位位準。
在展示控制信號GATE1 之波形之圖9B中，高側電位係VDD2 且低側電位係VSS2 。控制信號GATE1 在用於將反映灰階之信號電位自信號線31寫入至保持電容22R 、22G 及22B 之寫入週期中係處於高側電位VDD2 。而且，在展示控制信號GATE2R 、GATE2G 及GATE2B 之各別波形之圖9C、9D及9E中，高側電位係VDD2 且低側電位係VSS2 。在用於將反映灰階之信號電位自信號線31寫入至保持電容22R 、22G 及22B 之寫入週期中，亦即在當控制信號GATE1 處於高側電位VDD2 之週期中，控制信號GATE2R 、GATE2G 及GATE2B 按(例如)R→G→B之順序切換至高側電位VDD2 。
控制信號GATE2R 、GATE2G 及GATE2B 處於高側電位VDD2 之週期經設定以便不彼此重疊。在當控制信號GATE2R 、GATE2G 及GATE2B 處於高側電位VDD2 時之該等週期中之每一週期中，對應於該等色彩中之一各別一者且反映灰階之信號電位Vsig 自圖1中之信號線驅動器40輸出至信號線31。亦在展示控制信號SR1 /SR2 之波形之圖9F中，高側電位係VDD2 且低側電位係VSS2 。在類比顯示模式中，控制信號SR1 /SR2 總是處於低側電位VSS2 。
(2)　記憶體顯示模式在記憶體顯示模式中，實行將反映灰階之信號電位自信號線31寫入至保持電容22R 、22G 及22B 之寫入操作及將保持電容22R 、22G 及22B 之所保持電位再新之再新操作。該寫入操作係(例如)在改變所顯示內容之情形中實行。該將反映灰階之信號電位自信號線31寫入至保持電容22R 、22G 及22B 之操作與在類別顯示模式中之寫入操作相同，且因此省略對其之說明。
圖10A至圖10H係用於解釋在根據像素組態實例2之像素電路之記憶體顯示模式中之再新操作之時序波形圖，且展示在每一一個圖框(1F)基礎上之驅動操作之關係。圖10A至圖10E分別係：圖10A展示控制信號GATE2R 之波形，圖10B展示控制信號GATE2G 之波形，圖10C展示控制信號GATE2B 之波形，圖10D展示控制信號SR1 /SR2 之波形，且圖10E展示CS電位VCS 之波形。此外，圖10F至圖10H分別係：圖10F展示寫入至保持電容22R 之一信號電位PIXR 之波形，圖10G展示寫入至保持電容22G 之一信號電位PIXG 之波形且圖10H展示寫入至保持電容22B 之一信號電位PIXB 之波形。
如自圖10A至圖10H之時序波形圖顯而易見，在控制信號GATE2R 、GATE2G 及GATE2B 中，以一脈衝方式以三個圖框循環出現高側電位。在控制信號SR1 /SR2 中，以一脈衝方式以一個圖框循環出現高側電位。CS電位VCS 以一個圖框循環交替地切換至高側電位及低側電位。
在圖10F、10G及10H中，藉由虛線展示之波形係CS電位VCS 之波形，且藉由實線展示之波形係反映灰階之信號電位PIXR 、PIXG 及PIXB 之波形。隨著CS電位VCS 以一個圖框循環而改變，反映灰階之信號電位PIXR 、PIXG 及PIXB 亦以一個圖框循環而改變。然而，CS電位VCS 與信號電位PIXR 、PIXG 及PIXB 之電位關係以三個圖框循環而改變。亦即，以三個圖框循環實行各別色彩之保持電容22R 、22G 及22B 之所保持電位PIXR 、PIXG 及PIXB 之極性反轉操作及再新操作。當然，自先前電位反轉操作及再新操作至當前電位反相操作及再新操作保持子像素20R 、20G 及20B 之電位關係。因此，在當前實例之情形中，保持電容22R 、22G 及22B 應係使得雖然再新速率係三個圖框循環但能夠保持反映灰階之信號電位PIXR 、PIXG 及PIXB 之電容。在記憶體顯示模式中，控制信號GATE1 總是處於低側電位。因此，第一切換電晶體24處於非導電狀態(開關打開狀態)中且將子像素20R 、20G 及20B 中之每一者與信號線31電隔離。
下文將關於第二操作模式中之用於自保持電容22讀出所保持電位之讀取週期開始之前將反相器電路23之操作供應電壓範圍中之中間電位賦予給反相器電路23之輸入端子之一特定操作實例進行說明。
[2-3.操作實例1]圖11A至圖11H係用於解釋根據操作實例1之用於將中間電位賦予給反相器電路23之輸入端子之一驅動方法之操作之時序波形圖，具體而言，用於解釋關於某一掃描線之記憶體顯示模式中之操作。
下文將藉由以上文所闡述之像素組態實例2之像素電路中之對應於綠色之子像素20G 之情形作為一實例進行說明。然而，對於其他色彩之子像素20R 及20B 及像素組態實例1之像素電路亦實行與針對子像素20G 類似之操作。在圖11A至圖11E中，以一擴大方式展示在圖10A至圖10H中之圖框邊界部分周圍的信號波形：圖11A展示信號線31之電位波形；圖11B展示控制信號GATE1 之波形；圖11C展示對應於G之控制信號GATE2G 之波形；圖11D展示控制信號SR1 之波形；且圖11E展示控制信號SR2 之波形。此外，在圖11F至圖11H中，亦以一擴大方式展示保持電容22G 中所保持之電位PIXG (所保持電位)、反相器電路23之輸入電位INVin 及其輸出電位INVout 之波形。
在圖11A至圖11H中，將當前圖框表示為圖框N且將下一圖框表示為圖框N+1。在當前實例中，例如，將1H用作控制信號GATE1 、GATE2G 、SR1 、及SR2 之脈衝寬度之單位。用以控制第二切換電晶體25G 之導電/不導電狀態之控制信號GATE2G 在自緊在當前圖框N結束之前的一時序(在本實例中，2H之前)至緊在下一圖框N+1開始之後的一時序(在本實例中，2H之後)之某一週期期間(在本實例中，4H週期)係設定為高側電位VDD2 。由於將控制信號GATE2G 設定為高側電位VDD2 且將第二切換電晶體25G 設定為導電狀態，因而第二操作模式開始。
下文將闡述的且在此第二操作模式開始之前實行的操作係操作實例1之一特性點。具體而言，在第二操作模式之讀取週期開始之前(在本實例中，2H之前)，控制信號GATE1 及控制信號SR1 係設定為高側電位VDD2 達某一週期(在本實例中，1H週期)。此時，將反相器電路23之操作供應電壓範圍中之中間電位Vmid 自圖1中之信號線驅動器40輸出至信號線31。
因此，第一切換電晶體24及第三切換電晶體26回應於控制信號GATE1 及控制信號SR1 而變成導電狀態。藉此，經由第一切換電晶體24及第三切換電晶體26將中間電位Vmid 寫入至反相器電路23之輸入端子。因此，反相器電路23之輸入電位INVin 變成中間電位Vmid 。在以此方式將反相器電路23之輸入電位INVin 設定為中間電位Vmid 之後，將控制信號GATE2G 設定為高側電位VDD2 且第二切換電晶體25G 變成導電狀態，以便開始第二操作模式。
除在中間電位Vmid 之寫入週期中之外，用以控制第三切換電晶體26之導電/不導電狀態之控制信號SR1 緊在每一圖框之前(在本實例中，2H之前)的某一週期(在本實例中，1H週期)內係設定為高側電位VDD2 。用以控制第四切換電晶體27之導電/不導狀態之控制信號SR2 緊在每一圖框之後(在本實例中，1H之後)的某一週期(在本實例中，2H週期)內係設定為高側電位VDD2 。
在圖框邊界部分周圍，其中控制信號GATE2G 係設定為高側電位VDD2 且第二切換電晶體25G 變成導電狀態，第一控制信號SR1 係設定為高側電位VDD2 且藉以第三切換電晶體26變成導電狀態。由於此操作，經由第二切換電晶體25G 及第三切換電晶體26讀出保持電容22G 之所保持電位PIXG ，且將其賦予給反相器電路23之輸入端子。
下文將關於在自保持電容22G 讀取所保持電位PIXG 之週期開始之前未將中間電位Vmid 賦予給反相器電路23之輸入端子之情形進行考量。在此情形中，在將保持電容22G 之所保持電位PIXG 施加至反相器電路23之輸入端子中，在保持電容22G 與反相器電路23之輸入電容之間發生電容分配。
具體而言，當在反相器電路23之輸入電位INVin 處於(例如)低側電位VSS1 之狀態中寫入等於高側電位VDD1 之所保持電位PIXG 時，由於依此寫入時序之電位差大，因而在保持電容22G 與反相器電路23之輸入電容之間發生電容分配。由於此電容分配，反相器電路23之輸入電位INVin 如在圖11G中之虛線所展示降低相依於此電位差及保持電容22G 與反相器電路23之輸入電容之間的電容比率的一電位ΔV1 。因此，反相器電路23之操作裕量變得更小。
相反，在根據操作實例1之驅動方法中，如上文所闡述在自保持電容22G 讀取所保持電位PIXG 之週期開始之前將中間電位Vmid 賦予給反相器電路23之輸入端子。由於此特徵，在施加至反相器電路23之輸入端子之所保持電位PIXG 與在該施加之前的輸入電位INVin (亦即，中間電位Vmid )之間的電位差變得小於當未供給中間電位Vmid 時之電位差。
因此，在將保持電容22G 之所保持電位PIXG 施加至反相器電路23之輸入端子中，可使得由於電容分配所致的反相器電路23之輸入電位INVin 之降低量ΔV2 小於當未供給中間電位Vmid 時之降低量ΔV1 。作為一結果，與其中未將中間電位Vmid 賦予給反相器電路23之輸入端子之情形相比較，當將中間電位Vmid 賦予給該輸入端子時可改良(擴大)反相器電路23且因此DRAM之操作裕量。
反相器電路23將自保持電容22G 讀出之所保持電位PIXG 之極性(邏輯)反相。藉由反相器電路23之此操作，輸入電位INVin (=VDD1 -ΔV2 )藉由極性反轉而變成等於低側電位VSS1 之輸出電位INVout 。在反相器電路23之輸入電位INVin 及輸出電位INVout 中，高側電位VDD1 等於圖8中之正側供應電位VDD ，且低側電位VSS1 等於負側供應電位VSS 。在第三切換電晶體26之閘極與源極之間存在寄生電容。因此，依控制信號SR1 自高側電位VDD2 轉變至低側電位VSS2 之時序，反相器電路23之輸入電位INVin 由於此寄生電容而引起的耦合而自電位(VDD1 -ΔV2 )略微下降(降低)。在下一圖框N+1開始之後，控制信號SR2 係設定為高側電位VDD2 且藉以第四切換電晶體27變成導電狀態。由於此操作，經由第四切換電晶體27及第二切換電晶體25G 將藉由反相器電路23之極性反轉(邏輯反轉)所獲得之信號電位(亦即，反相器電路23之輸出電位INVout )寫入至保持電容22G 。作為一結果，將保持電容22G 之所保持電位PIXG 之極性反相。藉由此系列操作，實行對保持電容22G 之所保持電位PIXG 之極性反轉操作及再新操作。
在再新操作中，既不將具有高負載電容之信號線31充電亦不將其放電。換言之，由於反相器電路23及第一切換電晶體24至第四切換電晶體27之操作，可實行對保持電容22G 之所保持電位PIXG 之再新操作而不將具有高負載電容之信號線31充電及放電。
在記憶體顯示模式之週期中以三個圖框循環重複地實行上文所闡述的對保持電容22G 之所保持電位PIXG 之極性反轉操作及再新操作。雖然以上說明係以子像素20G 之情形作為一實例而進行，但以上所闡述之操作係在每一圖框基礎上依次關於對應於紅色顯示之子像素20R 、對應於綠色顯示之子像素20G 及對應於藍色顯示之子像素20B 來實行。子像素之順序可係任意順序。
如上文所闡述，在根據操作實例1之驅動方法中，可藉由在自保持電容22G 讀取所保持電位PIXG 之週期開始之前將中間電位Vmid 賦予給反相器電路23之輸入端子來達成以下操作及效果。具體而言，在施加至反相器電路23之輸入端子之所保持電位PIXG 與在該施加之前的該輸入電位INVin (亦即，中間電位Vmid )之間的電位差變得小於當未供給中間電位Vmid 時之電位差。
由於此特徵，在將保持電容22G 之所保持電位PIXG 施加至反相器電路23之輸入端子中，可使得由於電容分配而引起的反相器電路23之輸入電位INVin 之降低量ΔV2 小於當未供給中間電位Vmid 時之降低量。因此，與其中未將中間電位Vmid 賦予給反相器電路23之輸入端子之情形相比較，可改良(擴大)反相器電路23且因此DRAM之操作裕量。
自對該操作之以上說明顯而易見，在操作實例1中，圖1中所展示的產生用以驅動第一切換電晶體24及第三切換電晶體26之控制信號GATE1 及控制信號SR1 之控制線驅動器50充當執行驅動以將中間電位Vmid 賦予給反相器電路23之輸入端子之驅動器。
順帶而言，在反相器電路23之極性反轉操作之後，第三切換電晶體26處於非導電態中且因此反相器電路23之輸入端子處於浮動狀態中。在此浮動狀態中，由於電容耦合而已被降低至電位VDD1 (=VDD )-ΔV之反相器電路23之輸入電位INVin 處於一不穩定狀態中且可能由於(例如)洩漏電流而被降低。
若輸入電位INVin 抑制包括於反相器電路23中之PchMOS電晶體231之臨限電壓Vthp (亦即，該臨限電壓變成低於VDD1 (=VDD )-Vthp )，則PchMOS電晶體231變成導電狀態。此時，NchMOS電晶體232處於導電狀態中且因此直通電流經由MOS電晶體231及232而穿經反相器電路23流動。直通電流穿經反相器電路23之流動致使個別像素20之電力消耗增加且因此致使整個液晶顯示器件10之電力消耗增加。
因此，在根據操作實例1之像素20中，在第四開關元件27寫入經反相電位之後的某一週期內將反相器電路23之輸入電位INVin 穩定為一供應電位以防止直通電流穿經反相器電路23之流動。具體而言，在控制信號SR2 自高側電位VDD2 轉變為低側電位VSS2 之時序起之某一週期(在本實例中，1H)消逝之後，將控制信號GATE1 及SR1 自低側電位VSS2 移位至高側電位VDD2 僅達某一週期(在本實例中，1H)。
此時，代替反映灰階之信號電位，將(例如)等於低側電位VSS1 之接地(GND)電位之一供應電位自圖1中所展示之信號線驅動器40輸出至信號線31。由於第一切換電晶體24及第三切換電晶體26回應於控制信號GATE1 及SR1 而設定為導電狀態，因而該接地(GND)電位經由此等切換電晶體24及26自信號線31寫入至反相器電路23之輸入端子。
此提供其中在極性反轉操作之後反相器電路23之輸入電位INVin 係穩定為供應電位具體而言接地(GND)電位之狀態。在其中輸入電位INVin 係穩定為接地電位之狀態中，雖然PchMOS電晶體231處於導電狀態中，但將NchMOS電晶體232穩當地設定為非導電狀態。因此，直通電流不穿經反相器電路23流動。此可抑制個別像素20之電力消耗且因此可抑制整個液晶顯示器件10之電力消耗。
特定而言，可藉由將負側(低側)供應電位VSS1 (亦即，本實例中之接地(GND)電位)用作用以穩定反相器電路23之輸入電位INVin 之供應電位來達成特定操作及效果。具體而言，依控制信號SR1 自高側電位VDD2 轉變為低側電位VSS2 時序，反相器電路23之輸入電位INVin 由於存在於第三切換電晶體26之閘極與源極之間的寄生電容所致的耦合而引起進一步自該接地電位下降一電位ΔV。
因此，可將NchMOS電晶體232更穩當地設定為非導電狀態，且因此可更穩當地避免直通電流穿經反相器電路23之流動。特定而言，即使該輸入電位INVin 在下一圖框之穩定操作之前的一個圖框週期中由於某一洩漏電流之流動而上升，此電位亦係自(接地電位-ΔV)上升，且因此與電位自接地電位上升之情形相比較，仍可更穩當地保持NchMOS電晶體232之非導電狀態。代替負側供應電位VSS1 ，可將正側供應電位VDD1 作為用以穩定反相器電路23之輸入電位INVin 之供應電位自信號線31寫入至反相器電路23之輸入端子。藉由將反相器電路23之輸入電位INVin 穩定為正側供應電位VDD1 ，雖然NchMOS電晶體232處於導電狀態中，但可將PchMOS電晶體231穩當地設定為非導電狀態。因此，直通電流不穿經反相器電路23流動。
順帶而言，在根據操作實例1之像素20中，由於採用其中將保持電容22用作一DRAM之組態，因而自信號線31至保持電容22之寫入路徑係基於由第一切換電晶體24及第二切換電晶體25組成之一雙電晶體結構。根據此雙電晶體結構，即使當超出特定值之洩漏電流穿經一個切換電晶體24/25流動時，亦可藉由另一切換電晶體25/24防止超出特定值的此洩漏電流之流動。因此，可獲得使洩漏電流小於特定值的液晶顯示面板10A 。
為將反相器電路23之輸入電位INVin 穩定為一供應電位，通常考量總是將第一切換電晶體24設定為導電狀態以將該供應電位自信號線31賦予給反相器電路23之輸入端子之一技術。然而，在將雙電晶體結構用於將保持電容22用作一DRAM之像素20中之情形中，鑒於上文所闡述之洩漏電流，總是將第一切換電晶體24設定為導電狀態並非較佳。因此，在根據操作實例1之採用雙電晶體結構之像素20中，使用如上文所闡述的僅在一個圖框週期中之某一週期內將第一切換電晶體24設定為導電狀態以將供應電位自信號線31賦予給反相器電路23之輸入端子之技術係有效的。
[2-4.　操作實例2]
圖12A至圖12H係用於解釋根據操作實例2之用於將中間電位賦予給反相器電路23之輸入端子之一驅動方法之操作之時序波形圖，具體而言，用於解釋關於某一掃描線之記憶體顯示模式中之操作。
下文亦將藉由以上文所闡述之像素組態實例2之像素電路中之對應於綠色之子像素20G 之情形作為一實例進行說明。然而，對於其他色彩之子像素20R 及20B 及像素組態實例1之像素電路亦實行與針對子像素20G 類似之操作。
在圖12A至圖12E中，以一擴大方式展示在圖10A至圖10H中之圖框邊界部分周圍的信號波形：圖12A展示信號線31之電位波形；圖12B展示控制信號GATE1 之波形；圖12C展示對應於G之控制信號GATE2G 之波形；圖12D展示控制信號SR1 之波形；且圖12E展示控制信號SR2 之波形。此外，在圖12F至圖12H中，亦以一擴大方式展示保持電容22G 中所保持之電位PIXG (所保持電位)、反相器電路23之輸入電位INVin 及其輸出電位INVout 之波形。
在圖12A至圖12H中，將當前圖框表示為圖框N且將下一圖框表示為圖框N+1。在當前實例中，例如，將1H用作控制信號GATE1 、GATE2G 、SR1 、及SR2 之脈衝寬度之單位。
與操作實例1類似，由於將控制信號GATE2G 設定為高側電位VDD2 且將第二切換電晶體25G 設定為導電狀態，因而第二操作模式開始。下文將闡述的且在此第二操作模式開始之前實行的該操作係操作實例2之特性點之一。具體而言，在第二操作模式之讀取週期開始之前(在本實例中，2H之前)，控制信號SR1 及控制信號SR2 係設定為高側電位VDD2 。
在本實例中，在3H週期上將控制信號SR1 設定為高側電位VDD2 。在此3H週期中之第三H週期中，該高側電位VDD2 之週期與控制信號GATE2G 之週期重疊。將控制信號SR2 設定為高側電位VDD2 僅達1H週期。
以下操作亦可能。具體而言，亦將控制信號SR1 設定為高側電位VDD2 僅達1H週期。此後，與操作實例1類似，在將控制信號GATE2G 設定為高側電位VDD2 時，再次將控制信號SR1 設定為高側電位VDD2 。然而在抑制電力消耗之觀點看，在連續3H週期上將控制信號SR1 設定為高側電位VDD2 係較佳的，乃因第三切換電晶體26之切換操作次數之數目較小。
在開始第二操作模式之讀取週期之前，控制信號SR1 及SR2 兩者皆係設定為高側電位VDD2 且藉以第三切換電晶體26及第四切換電晶體27兩者變成導電狀態。因此，反相器電路23之輸入端子及輸出端子經由第三切換電晶體26及第四切換電晶體27電連接(短路)。
由於反相器電路23之特性，反相器電路23之輸入電位INVin 由於輸入端子與輸出端子之間的短路而變成其操作供應電壓範圍中之中間電位Vmid 。在以此方式將反相器電路23之輸入電位INVin 設定為中間電位Vmid 之後，將控制信號GATE2G 設定為高側電位VDD2 且第二切換電晶體25G 變成導電狀態，以便開始第二操作模式。
在圖框邊界部分周圍，其中控制信號GATE2G 係設定為高側電位VDD2 且第二切換電晶體25G 變成導電狀態，控制信號SR1 係連續地設定為高側電位VDD2 且藉以第三切換電晶體26處於導電狀態中。因此，經由第二切換電晶體25G 及第三切換電晶體26讀出保持電容22G 之所保持電位PIXG ，且將其賦予給反相器電路23之輸入端子。
在自保持電容22G 讀取所保持電位PIXG 之週期開始之前，將反相器電路23之輸入電位INVin 設定為中間電位Vmid 。由於此特徵，在施加至反相器電路23之輸入端子之所保持電位PIXG 與在該施加之前的輸入電位INVin (亦即，中間電位Vmid )之間的電位差變得小於當未將該輸入電位INVin 設定為中間電位Vmid 時之該電位差。
因此，在將保持電容22G 之所保持電位PIXG 施加至反相器電路23之輸入端子中，可使得由於電容分配所致的反相器電路23之輸入電位INVin 之降低量ΔV2 小於當未將該輸入電位INVin 設定為中間電位Vmid 時之降低量ΔV1 。作為一結果，與其中未將反相器電路23之輸入端子INVin 設定為中間電位Vmid 之情形相比較，當將輸入電位INVin 設定為中間電位Vmid 時，可改良(擴大)反相器電路23且因此DRAM之操作裕量。
在下一圖框N+1開始之後，控制信號SR2 係設定為高側電位VDD2 且藉以第四切換電晶體27變成導電狀態。由於此操作，經由第四切換電晶體27及第二切換電晶體25G 將藉由反相器電路23之極性反轉(邏輯反轉)所獲得之信號電位(亦即，反相器電路23之輸出電位INVout )寫入至保持電容22G 。作為一結果，將保持電容22G 之所保持電位PIXG 之極性反相。藉由此系列操作，實行對保持電容22G 之所保持電位PIXG 之極性反轉操作及再新操作。
在再新操作中，既不將具有高負載電容之信號線31充電亦不將其放電。換言之，由於反相器電路23及第一切換電晶體24至第四切換電晶體27之操作，可實行對保持電容22G 之所保持電位PIXG 之再新操作而不將具有高負載電容之信號線31充電及放電。
在記憶體顯示模式之週期中以三個圖框循環重複地實行上文所闡述的對保持電容22G 之所保持電位PIXG 之極性反轉操作及再新操作。雖然以上說明係以子像素20G 之情形作為一實例而進行，但以上所闡述之操作係在每一圖框基礎上依次關於對應於紅色顯示之子像素20R 、對應於綠色顯示之子像素20G 及對應於藍色顯示之子像素20B 來實行。子像素之順序可係任意順序。
如上文所闡述，在根據操作實例2之驅動方法中，可藉由在自保持電容22G 讀取所保持電位PIXG 之週期開始之前將反相器電路23之輸入電位INVin 設定為中間電位Vmid 來達成與操作實例1之操作及效果相同之操作及效果。具體而言，與未將反相器電路23之輸入電位INVin 設定為中間電位Vmid 相比較，藉由將該輸入電位INVin 設定為中間電位Vmid 可抑制由於電容分配所致的輸入電位INVin 之降低。因此，可改良DRAM之操作裕量。
自對該操作之以上說明顯而易見，在操作實例2中，圖1中所展示的產生用以驅動第三切換電晶體26及第四切換電晶體27之控制信號SR1 及SR2 之控制線驅動器50充當執行驅動以將中間電位Vmid 賦予給反相器電路23之輸入端子之驅動器。
除上文所闡述之操作及效果外，操作實例2由於採用了其中藉由在反相器電路23之輸入端子與輸出端子之間的短路而將反相器電路23之輸入電位INVin 設定為中間電位Vmid 之組態來達成在操作實例1中未達成之操作及效果。具體而言，可穩當地實行反轉操作而不受組態反相器電路23之電晶體之特性變化之影響。下文將對此點進行具體闡述。
首先，在其中將一固定電位(亦即中間電位Vmid )輸入(供給)至反相器電路23之輸入端子之操作實例1中，反相器電路23之輸入-輸出特性如在圖13A中所展示。在圖13A中，實線(a)展示一典型輸入-輸出特性且點劃線(b)及(c)展示當反相器電路23之電晶體特性存在變化時之輸入-輸出特性。被虛線圈包圍之點指示反相器電路23之操作點。
在其中將一固定電位輸入至反相器電路23之輸入端子之操作實例1中，當在輸入固定電位(中間電位Vmid )之後輸入電位INVin 朝向高側略微移位時，輸出電位INVout 由於在某些情形中之電晶體之特性變化的影響而不足以變為低側電位。在圖13B中對此予以展示。
在其中將反相器電路23之輸入端子與輸出端子短路之操作實例2中，反相器電路23之輸入-輸出特性如在圖14A中所展示。在圖14A中，實線(a)展示一典型輸入-輸出特性且點劃線(b)及(c)展示當反相器電路23之電晶體特性存在變化時之輸入-輸出特性。被虛線圈包圍之點指示反相器電路23之操作點。
在其中將反相器電路23之輸入端子與輸出端子短路之操作實例2中，當在將輸入電位INVin 設定為中間電位Vmid 之後輸入電位INVin 朝向高側略微移位時，即使存在電晶體之特性變化，輸出電位INVout 亦足以變為低側電位。在圖14B中對此予以展示。
自上文說明顯而易見，與其中將一固定電位輸入至反相器電路23之輸入端子之操作實例1相比較，在其中將反相器電路23之輸入端子與輸出端子短路之操作實例2中，可更穩當地實行反轉操作而不受反相器電路23之電晶體之特性變化之影響。
此外，與操作實例1類似，在反相器電路23之極性反轉操作之後，第三切換電晶體26處於非導電態中且反相器電路23之輸入端子處於浮動狀態中。因此，反相器電路23之輸入電位INVin 處於一不穩定狀態中。若輸入電位INVin 抑制包括於反相器電路23中之PchMOS電晶體231之臨限電壓Vthp (亦即，該臨限電壓變成低於VDD1 (=VDD )-Vthp )，則直通電流穿經反相器電路23流動且因此致使電力消耗增加。
因此，與操作實例1類似，亦在根據操作實例2之子像素20R 、20G 及20B 中，在第四開關元件27寫入經反相電位之後的某一週期內將反相器電路23之輸入電位INVin 穩定為一供應電位以防止直通電流穿經反相器電路23流動。具體而言，舉例而言，在控制信號SR2 自高側電位VDD2 轉變為低側電位VSS2 之時序起之某一週期(在本實例中，1H)消逝之後，將控制信號GATE1 及SR1 自低側電位VSS2 移位至高側電位VDD2 僅達某一週期(在本實例中，1H)。
此時，代替反映灰階之信號電位，將(例如)等於低側電位VSS1 之接地(GND)電位之一供應電位自圖1中所展示之信號線驅動器40輸出至信號線31。由於第一切換電晶體24及第三切換電晶體26回應於控制信號GATE1 及SR1 而設定為導電狀態，因而該接地(GND)電位經由此等切換電晶體24及26自信號線31寫入至反相器電路23之輸入端子。
此提供其中在極性反轉操作之後反相器電路23之輸入電位INVin 係穩定為供應電位具體而言接地(GND)電位之狀態。在其中輸入電位INVin 係穩定為接地電位之狀態中，雖然PchMOS電晶體231處於導電狀態中，但將NchMOS電晶體232穩當地設定為非導電狀態。因此，直通電流不穿經反相器電路23流動。此可抑制個別像素20之電力消耗且因此可抑制整個液晶顯示器件10之電力消耗。
特定而言，可藉由將負側(低側)供應電位VSS1 (亦即，本實例中之接地(GND)電位)用作用以穩定反相器電路23之輸入電位INVin 之供應電位來達成特定操作及效果。具體而言，依控制信號SR1 自高側電位VDD2 轉變為低側電位VSS2 時序，反相器電路23之輸入電位INVin 由於存在於第三切換電晶體26之閘極與源極之間的寄生電容所致的耦合而引起進一步自該接地電位下降一電位ΔV。
因此，可將NchMOS電晶體232更穩當地設定為非導電狀態，且因此可更穩當地避免直通電流穿經反相器電路23之流動。特定而言，即使該輸入電位INVin 在下一圖框之穩定操作之前的一個圖框週期中由於某一洩漏電流之流動而上升，此電位亦係自(接地電位-ΔV)上升，且因此與電位自接地電位上升之情形相比較，仍可更穩當地保持NchMOS電晶體232之非導電狀態。
代替負側供應電位VSS1 ，可將正側供應電位VDD1 作為用以穩定反相器電路23之輸入電位INVin 之供應電位自信號線31寫入至反相器電路23之輸入端子。藉由將反相器電路23之輸入電位INVin 穩定為正側供應電位VDD1 ，雖然NchMOS電晶體232處於導電狀態中，但可將PchMOS電晶體231穩當地設定為非導電狀態。因此，直通電流不穿經反相器電路23流動。
<3.　修改實例>
關於上文所闡述之實施例，已闡述其中基於一對一對應關係(像素組態實例1)針對每一像素20提供反相器電路23之實例及其中將一個反相器電路23共同地提供至三個子像素20R 、20G 及20B (像素組態實例2)之實例。然而，其僅係一個實例。舉例而言，亦可採用其中由四個或更多個像素(子像素)分享一個反相器電路23之一組態。
具體而言，在用於色彩顯示之一液晶顯示器件中，亦可採用(例如)其中由其每一者係由R、G及B子像素組成之兩個單元像素分享(亦即，由6個子像素分享)一個反相器電路23之一組態。隨著分享一個反相器電路23之像素(子像素)數目之增加，可減小組態液晶顯示面板10A 之電路元件之數目且對應地可提高液晶顯示面板10A 之良率。
對於「反相器電路」，可使用如圖15中所展示的一鎖存器電路。圖15係其中作為一修改實例將一鎖存器電路用作像素組態實例2中之反相器電路之一像素電路之一電路圖。在圖15中，將與圖8中之部分對等之部分賦予相同符號。
在根據本修改實例之像素電路中，一極性反相單元24B 具有一鎖存器電路244、一第三開關元件242及一第四開關元件243。而且在本修改實例中，(例如)將薄膜電晶體用作充當開關元件之切換電晶體231、232R 、232G 、232B 、242及243。雖然將NchMOS電晶體用作切換電晶體231、232R 、232G 、232B 、242及243，但亦可使用PchMOS電晶體。
(電路組態)
在圖15中，一選擇器部分23之電路組態與像素組態實例2中的相同。具體而言，第一切換電晶體231之一個主要電極(汲極電極/源極電極)連接至信號線31。當在控制信號GATE1 之控制下將反映灰階之信號電位(Vsig /VXCS ))自信號線31寫入(捕獲)像素20中時，第一切換電晶體231係設定為導電狀態。
第二切換電晶體232R 之一個主要電極共同地連接至液晶電容21R 之像素電極及保持電容22R 之一個電極，且第二切換電晶體232R 之另一主要電極連接至第一切換電晶體231之另一主要電極。當在對應於紅色之控制信號GATE2R 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22R 時，第二切換電晶體232R 係設定為導電狀態。
第二切換電晶體232G 之一個主要電極共同地連接至液晶電容21G 之像素電極及保持電容22G 之一個電極，且第二切換電晶體232G 之另一主要電極連接至第一切換電晶體231之另一主要電極。當在對應於綠色之控制信號GATE2G 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22G 時，第二切換電晶體232G 係設定為導電狀態。
第二切換電晶體232B 之一個主要電極共同地連接至液晶電容21B 之像素電極及保持電容22B 之一個電極，且第二切換電晶體232B 之另一主要電極連接至第一切換電晶體231之另一主要電極。當在對應於藍色之控制信號GATE2B 之控制下將反映灰階之信號電位(Vsig /VXCS )寫入至保持電容22B 時，第二切換電晶體232B 係設定為導電狀態。
在極性反相單元24B 中，鎖存器電路244係由兩個CMOS反相器組成。具體而言，一個CMOS反相器係由在供應電位VDD 之電源線與供應電位VSS 之電源線之間串聯連接之一PchMOS電晶體Qp11 及一NchMOS電晶體Qn11 組成。類似地，另一CMOS反相器係由在供應電位VDD 之電源線與供應電位VSS 之電源線之間串聯連接之一PchMOS電晶體Qp12 及一NchMOS電晶體Qn12 組成。
PchMOS電晶體Qp11 及NchMOS電晶體Qn11 之閘極電極係共同連接且充當鎖存器電路244之輸入端子。此輸入端子連接至第三切換電晶體242之另一主要電極。PchMOS電晶體Qp12 及NchMOS電晶體Qn12 之閘極電極係共同連接且充當鎖存器電路244之輸出端子。此輸出端子連接至第四切換電晶體243之另一主要電極。
PchMOS電晶體Qp11 及NchMOS電晶體Qn11 之閘極電極經由一控制電晶體Qn13 連接至PchMOS電晶體Qp12 及NchMOS電晶體Qn12 之汲極電極。PchMOS電晶體Qp12 及NchMOS電晶體Qn12 之閘極電極直接連接至PchMOS電晶體Qp11 及NchMOS電晶體Qn11 之汲極電極。
在一控制信號SR3 之控制下，在記憶體顯示模式中之執行再新操作中控制電晶體Qn13 選擇性地將鎖存器電路244設定為啟動狀態。具體而言，當控制電晶體Qn13 處於導電狀態中時，由兩個CMOS反相器組成之鎖存器電路244係設定為啟動狀態。由於將鎖存器電路244設定為啟動狀態，因而實行對保持電容22R 、22G 及22B 之所保持電位之極性反轉操作及再新操作。當控制電晶體Qn13 處於非導電狀態中時，兩個CMOS反相器各自作為一獨立放大器電路操作。
第三切換電晶體242之一個主要電極連接至第一切換電晶體231之另一主要電極，且第三切換電晶體242之另一主要電極連接至鎖存器電路244之輸入端子(亦即，MOS電晶體Qp11 及Qn11 之閘極電極)。在控制信號SR1 之控制下，第三切換電晶體242在自信號線31將信號電位(Vsig /VXCS )寫入像素20中時係設定為非導電狀態。
<4.　應用實例>
可將根據本發明之實施例之上文所闡述之液晶顯示器件應用於如下顯示器件：其包括於所有領域中之電子裝置件中且將輸入至該電子裝置之一視訊信號或在該電子裝置中所產生之一視訊信號顯示為影像或視訊。作為一個實例，可將該液晶顯示器件應用於圖16至圖20A至圖20G中所展示的(例如)各種電子裝置件中之顯示器件，具體而言，一電視、一數位相機、一筆記本個人電腦、一視訊攝錄機及諸如一蜂巢式電話等一可攜式終端器件。
將根據本發明之實施例之液晶顯示器件用作所有領域中之電子裝置件中之顯示器件可有助於增加各種電子裝置中之顯示器件之清晰度且減少電子裝置之電力消耗。具體而言，自上文對實施例之說明顯而易見，在根據本發明之實施例之液晶顯示器件中，將像素中之保持電容用作一DRAM且與使用一SRAM之情形相比較可藉以簡化像素結構。因此，可達成像素微小型化。另外，可抑制液晶顯示器件之電力消耗。出於此原因，使用根據本發明之實施例之液晶顯示器件可有助於增加各種電子裝置中之顯示器件之清晰度且減少電子裝置之電力消耗。
根據本發明之實施例之液晶顯示器件亦囊括基於一密封組態具有一模組形狀之一器件。此一器件之實例包括藉由提供包圍像素陣列單元之一密封部分且藉由使用此密封部分作為一黏合劑來接合由(例如)透明玻璃形成之一對置單元而形成的一顯示模組。在此透明對置部分中，可提供(例如)一濾色器、一保護性薄膜及一阻光膜。在該顯示模組中，可提供(例如)介於外部與像素陣列單元及一撓性印刷電路(FPC)之間的用以輸入及輸出一信號等等之一電路部分。
下文將闡述對其應用本發明之實施例之電子裝置之特定實例。
圖16係展示對其應用本發明之實施例之一電視機之外觀之一透視圖。根據本應用實例之電視機包括一由一前面板102、一濾光玻璃103等組成之視訊顯示螢幕單元101，且係藉由使用根據本發明之實施例之顯示器件作為視訊顯示螢幕單元101來製作。
圖17A及圖17B係展示對其應用本發明之實施例之一數位相機之外觀之透視圖。圖17A係前側之一透視圖且圖17B係背側之一透視圖。根據本應用實例之數位相機包括用於快閃之一光發射器111、一顯示單元112、一選單開關113、一快門按鈕114等且係藉由將根據本發明之實施例之顯示器件用作顯示單元112來製作。
圖18係展示對其應用本發明之實施例之一筆記本型個人電腦之外觀之一透視圖。根據本應用實例之筆記本型個人電腦包括一主體121、運作以輸入字符等之一鍵盤122、顯示影像之一顯示單元123等，其係藉由將根據本發明之實施例之顯示器件用作顯示單元123來製作。
圖19係對其應用本發明之實施例之一視訊攝錄機之外觀之一透視圖。根據本應用實例之視訊攝錄機包括一主體部分131、位於前側用於被攝體攝影之一透鏡132、用於攝影之一開始/停止開關133、一顯示單元134等，且係藉由將根據本發明之實施例之顯示器件用作顯示單元134來製作。
圖20A至圖20G係展示作為對其應用本發明之實施例之一可攜式終端器件之一個實例之一蜂巢式電話之外觀圖。圖20A係打開狀態之一前視圖，圖20B係打開狀態之一側視圖，圖20C係閉合狀態之一前視圖，圖20D係一左側視圖，圖20E係一右側視圖，圖20F係一俯視圖及圖20G係一仰視圖。根據本應用實例之蜂巢式電話包括一上部外殼141、一下部外殼142、一連接部分(在此實例中係鉸鏈部分)143、一顯示器144、一子顯示器145、一圖片燈146、一相機147。根據本應用實例之蜂巢式電話係且藉由將根據本發明之實施例之顯示器件用作顯示器144及子顯示器145來製作。
本發明含有與分別於2010年6月24日在日本專利局提出申請之日本優先權專利申請案JP 2010-144151及2010-144153中所揭示之標的物相關之標的物，該等申請案之全部內容特此以引用方式併入。
熟習此項技術者應理解，可端視設計要求及其他因素進行各種修改、組合、子組合及變更，只要其在隨附申請專利範圍或其等效內容之範疇內。
10．．．液晶顯示器件
10A ．．．液晶顯示面板
11．．．基板
12．．．基板
13．．．液晶層
14．．．偏光器
15．．．對準膜
16．．．偏光器
17．．．對準膜
18．．．像素電極
18A ．．．電極分支
19．．．反電極
20．．．像素
20B ．．．子像素
20G ．．．子像素
20R ．．．子像素
21．．．液晶電容
21B ．．．液晶電容
21G ．．．液晶電容
21R ．．．液晶電容
22．．．保持電容
22B ．．．保持電容
22G ．．．保持電容
22R ．．．保持電容
23．．．反相器電路
24．．．開關元件
24B ．．．開關元件
25．．．開關元件
25B ．．．開關元件
25G ．．．開關元件
25R ．．．開關元件
26．．．開關元件
27．．．開關元件
30．．．像素陣列單元
31．．．信號線
311 ．．．信號線
312 ．．．信號線
31n ．．．信號線
31n-1 ．．．信號線
321 ．．．控制線
322 ．．．控制線
32n ．．．控制線
32n-1 ．．．控制線
40．．．信號線驅動器
50．．．控制線驅動器
60．．．驅動時序產生器
90．．．像素
90B ．．．子像素
90G ．．．子像素
90R ．．．子像素
91．．．液晶電容
92．．．保持電容
92B ．．．保持電容
92G ．．．保持電容
92R ．．．保持電容
93．．．靜態隨機存取記憶體
94．．．切換電晶體
94B ．．．切換電晶體
94G ．．．切換電晶體
94R ．．．切換電晶體
95．．．切換電晶體
96．．．切換電晶體
97．．．切換電晶體
98．．．切換電晶體
99．．．信號線
101．．．螢幕單元
102．．．前面板
103．．．濾光玻璃
111．．．光發射器
112．．．顯示單元
113．．．選單開關
114．．．快門按鈕
121．．．主體
122．．．鍵盤
123．．．顯示單元
131．．．主體部分
132．．．透鏡
133．．．開始/停止開關
134．．．顯示單元
141．．．上部外殼
142．．．下部外殼
143．．．連接部分
144．．．顯示器
145．．．子顯示器
146．．．圖片燈
147．．．相機
231．．．PchMOS電晶體
232B ．．．切換電晶體
232G ．．．切換電晶體
232R ．．．切換電晶體
232．．．NchMOS電晶體
242．．．切換電晶體
243．．．切換電晶體
244．．．鎖存器電路
931．．．PchMOS電晶體
932．．．NchMOS電晶體
933．．．PchMOS電晶體
934．．．NchMOS電晶體
Qp11 ．．．PchMOS電晶體
Qp12 ．．．PchMOS電晶體
Qn11 ．．．NchMOS電晶體
Qn12 ．．．NchMOS電晶體
Qn13 ．．．控制電晶體
圖1係展示應用本發明之一實施例之一主動矩陣液晶顯示器件之組態之略圖之一系統組態圖；
圖2係展示一液晶顯示面板(液晶顯示器件)之剖面結構之一個實例之一剖面視圖；
圖3係展示根據本發明之一項實施例之一像素之一電路組態實例之一電路圖；
圖4係展示根據像素組態實例1之一像素電路之一電路圖；
圖5A至圖5C係用於解釋根據像素組態實例1之像素電路之一類比顯示模式之操作之時序波形圖；
圖6係展示在類比顯示模式中當將反映灰階之信號電位自一信號線寫入時像素中之狀態之一電路圖；
圖7A至圖7D係用於解釋在根據像素組態實例1之像素電路之一類比顯示模式中之再新操作之操作之時序波形圖；
圖8係展示根據像素組態實例2之一像素電路之一電路圖；
圖9A至圖9F係用於解釋根據像素組態實例2之像素電路之類比顯示模式之操作之時序波形圖；
圖10A至圖10H係用於解釋在根據像素組態實例2之像素電路之記憶體顯示模式中之再新操作之操作之時序波形圖；
圖11A至圖11H係用於解釋根據操作實例1之一驅動方法之用於將一中間電位賦予給一反相器電路之輸入端子之操作之時序波形圖；
圖12A至圖12H係用於解釋根據操作實例2之一驅動方法之用於將中間電位賦予給反相器電路之輸入端子之操作之時序波形圖；
圖13A及圖13B係關於操作實例1之情形中之反相器電路之解釋性圖示；
圖14A及圖14B係關於操作實例2之情形中之反相器電路之解釋性圖示；
圖15係其中作為一實例將一鎖存器電路用作像素組態實例2中之反相器電路之一像素電路之一電路圖；
圖16係展示對其應用本發明之實施例之一電視機之外觀之一透視圖；
圖17A及圖17B係展示對其應用本發明之實施例之一數位相機之外觀之透視圖。圖17A係前側之一透視圖且圖17B係背側之一透視圖；
圖18係展示對其應用本發明之實施例之一筆記本型個人電腦之外觀之一透視圖；
圖19係對其應用本發明之實施例之一視訊攝錄機之外觀之一透視圖；
圖20A至圖20G係展示對其應用本發明之實施例之一蜂巢式電話之外觀圖。圖20A係打開狀態之一前視圖，圖20B係打開狀態之一側視圖，圖20C係閉合狀態之一前視圖，圖20D係一左側視圖，圖20E係一右側視圖，圖20F係一俯視圖及圖20G係一仰視圖；
圖21係展示根據其中將一SRAM用作像素中之一記憶體之一相關技術實例之一液晶顯示器件之一像素電路之一個實例之一電路圖；及
圖22係展示根據其中將一個SRAM共同地提供至子像素R、G及B之一相關技術實例之一液晶顯示器件之一像素電路之一個實例之一電路圖。
20．．．像素
21．．．液晶電容
22．．．保持電容
23．．．反相器電路
24．．．開關元件
25．．．開關元件
26．．．開關元件
27．．．開關元件
31．．．信號線
231．．．PchMOS電晶體
232．．．NchMOS電晶體

Claims (17)

  1. 一種顯示器件，其具有一像素電路，該像素電路包含：一像素電極；一電容性元件，其經組態以連接至液晶電容之該像素電極且保持反映一灰階之一信號電位；及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之極性反相，其中在自該電容性元件讀出該所保持電位之後將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作中，將該反相器電路之輸入電位設定為該反相器電路之一操作供應電壓範圍中之中間電位。
  2. 如請求項1之顯示器件，其包含：一像素陣列單元，其經組態以藉由安置像素而獲得，每一像素包括一第一開關元件，其具有連接至一信號線之一個端子且在將經由該信號線賦予之且反映該灰階之該信號電位寫入至該電容性元件之一第一操作模式中係設定為一接通狀態，該第一開關元件在自該電容性元件讀出該所保持電位之後將該所保持電位之該極性反相且將該經反相電位再次寫入至該電容性元件之一第二操作模式中係設定為一關斷狀態，一第二開關元件，其具有連接至該第一開關元件之另一端子之一個端子且具有連接至該電容性元件之一個電極及該像素電極之另一端子，該第二開關元件在該第一操作模式中以及在該第二操作模式中之用於自該電容性元件讀出該所保持電位之一讀取週期及用於將該經反相電位再次寫入至該電容性元件之一重寫週期中係設定為一接通狀態，一第三開關元件，其具有連接至該第一開關元件之該另一端子之一個端子且在該第一操作模式中係設定為一關斷狀態，該第三開關元件在該第二操作模式中之該讀取週期中係設定為一接通狀態，且經由該第二開關元件自該電容性元件讀出該所保持電位，該反相器電路，其具有連接至該第三開關元件之另一端子之一輸入端子且將在該第二操作模式中之該讀取週期中經由該第二開關元件及該第三開關元件自該電容性元件讀出之該所保持電位之該極性反相，及一第四開關元件，其具有連接至該第一開關元件之該另一端子之一個端子及具有連接至該反相器電路之一輸出端子之另一端子，該第四開關元件在該第一操作模式中係設定為一關斷狀態，該第四開關元件在該第二操作模式中之該重寫週期中係設定為一接通狀態且經由該第二開關元件將藉由該反相器電路之極性反轉所獲得之該經反相電位寫入至該電容性元件；及一驅動器，其經組態以針對該像素執行驅動以在該第二操作模式中之該讀取週期開始之前將該反相器電路之該輸入電位設定為該反相器電路之該操作供應電壓範圍中之該中間電位。
  3. 如請求項2之顯示器件，其中該驅動器在該第二操作模式中之該讀取週期開始之前將該第一開關元件及該第三開關元件設定為一接通狀態，且經由該第一開關元件及該第三開關元件將該中間電位自該信號線賦予給該反相器電路之該輸入端子。
  4. 如請求項2之顯示器件，其中該驅動器在該第二操作模式中之該讀取週期開始之前將該第三開關元件及該第四開關元件設定為一接通狀態且經由該第三開關元件及該第四開關元件電連接該反相器電路之該輸入端子及該輸出端子。
  5. 如請求項1之顯示器件，其中該反相器電路係由一CMOS反相器形成，且該反相器電路之輸入電容係以使得相對於該電容性元件之一電容比率約為1至10之一方式基於該CMOS反相器之一PchMOS電晶體及一NchMOS電晶體之通道長度及通道寬度來設定。
  6. 如請求項1之顯示器件，其中該反相器電路係針對每一像素一對一地提供。
  7. 如請求項1之顯示器件，其中該反相器電路係共同地提供至複數個像素。
  8. 一種包括具有一像素電路之一顯示器件之電子裝置，該像素電路包含：一像素電極；一電容性元件，其經組態以連接至該像素電極且保持反映一灰階之一信號電位；及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之極性反相，其中在自該電容性元件讀出該所保持電位之後將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作中，將該反相器電路之輸入電位設定為該反相器電路之一操作供應電壓範圍中之中間電位。
  9. 一種顯示器件，其具有一像素電路，該像素電路包含：一像素電極；一電容性元件，其經組態以連接至該像素電極且保持反映一灰階之一信號電位；及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之極性反相，其中該像素電路在自該電容性元件讀出該所保持電位之後實行將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作，且執行驅動以在該操作之後的某一週期內將一供應電位自一信號線賦予給該反相器電路之一輸入端子。
  10. 如請求項9之顯示器件，其包含：一像素陣列單元，其經組態以藉由安置像素而獲得，每一像素包括一第一開關元件，其具有連接至該信號線之一個端子且在將經由該信號線賦予之且反映該灰階之該信號電位寫入至該電容性元件之一第一操作模式中係設定為一接通狀態，該第一開關元件在自該電容性元件讀出該所保持電位之後將該所保持電位之該極性反相且將該經反相電位再次寫入至該電容性元件之一第二操作模式中係設定為一關斷狀態，一第二開關元件，其具有連接至該第一開關元件之另一端子之一個端子且具有連接至該電容性元件之一個電極及該像素電極之另一端子，該第二開關元件在該第一操作模式中以及在該第二操作模式中之用於自該電容性元件讀出該所保持電位之一讀取週期及用於將該經反相電位再次寫入至該電容性元件之一重寫週期中係設定為一接通狀態，一第三開關元件，其具有連接至該第一開關元件之該另一端子之一個端子且在該第一操作模式中係設定為一關斷狀態，該第三開關元件在該第二操作模式中之該讀取週期中係設定為一接通狀態，且經由該第二開關元件自該電容性元件讀出該所保持電位，該反相器電路，其具有連接至該第三開關元件之另一端子之該輸入端子且將在該第二操作模式中之該讀取週期中經由該第二開關元件及該第三開關元件自該電容性元件讀出之該所保持電位之該極性反相，及一第四開關元件，其具有連接至該第一開關元件之該另一端子之一個端子及具有連接至該反相器電路之一輸出端子之另一端子，該第四開關元件在該第一操作模式中係設定為一關斷狀態，該第四開關元件在該第二操作模式中之該重寫週期中係設定為一接通狀態且經由該第二開關元件將藉由該反相器電路之極性反轉所獲得之該經反相電位寫入至該電容性元件；及一驅動器，其經組態以針對該像素執行驅動以在該第四開關元件寫入該經反相電位之後的某一週期內經由該第一開關元件及該第三開關元件將該供應電位自該信號線賦予給該反相器電路之該輸入端子。
  11. 如請求項9之顯示器件，其中該反相器電路係由一CMOS反相器形成。
  12. 如請求項10之顯示器件，其中該第三開關元件係由一MOS電晶體形成且降低起因於當該第三開關元件自一導電狀態變換為一非導電狀態時由於存在於該第三開關元件之閘極與源極之間之寄生電容所致耦合的該反相器電路之輸入電位。
  13. 如請求項9之顯示器件，其中該反相器電路係針對每一像素一對一地提供。
  14. 如請求項9之顯示器件，其中該反相器電路係共同地提供至複數個像素。
  15. 一種顯示器件，其包含：一像素陣列單元，其經組態以藉由安置像素而獲得，每一像素包括一像素電極，一電容性元件，其具有連接至該像素電極之一個電極，一第一開關元件，其具有連接至一信號線之一個端子且在將經由該信號線賦予之且反映一灰階之一信號電位寫入至該電容性元件之一第一操作模式中係設定為一接通狀態，該第一開關元件在自該電容性元件讀出一所保持電位之後將該所保持電位之極性反相且將一經反相電位再次寫入至該電容性元件之一第二操作模式中係設定為一關斷狀態，一第二開關元件，其具有連接至該第一開關元件之該另一端子之一個端子且具有連接至該電容性元件之一個電極及該像素電極之另一端子，該第二開關元件在該第一操作模式中以及在該第二操作模式中之用於自該電容性元件讀出該所保持電位之一讀取週期及用於將該經反相電位再次寫入至該電容性元件之一重寫週期中係設定為一接通狀態，一第三開關元件，其具有連接至該第一開關元件之該另一端子之一個端子且在該第一操作模式中係設定為一關斷狀態，該第三開關元件在該第二操作模式中之該讀取週期中係設定為一接通狀態，且經由該第二開關元件自該電容性元件讀出該所保持電位，一反相器電路，其係由一CMOS反相器形成且具有連接至該第三開關元件之另一端子之一輸入端子，該反相器電路將在該第二操作模式中之該讀取週期中經由該第二開關元件及該第三開關元件自該電容性元件讀出之該所保持電位之該極性反相，及一第四開關元件，其具有連接至該第一開關元件之該另一端子之一個端子及具有連接至該反相器電路之一輸出端子之另一端子，該第四開關元件在該第一操作模式中係設定為一關斷狀態，該第四開關元件在該第二操作模式中之該重寫週期中係設定為一接通狀態且經由該第二開關元件將藉由該反相器電路之極性反轉所獲得之該經反相電位寫入至該電容性元件；及一驅動器，其經組態以針對該像素執行驅動以在該第四開關元件寫入該經反相電位之後的某一週期內經由該第一開關元件及該第三開關元件自該信號線賦予將該CMOS反相器之一個MOS電晶體設定為一非導電狀態之一電位。
  16. 如請求項15之顯示器件，其中若VDD 係該反相器電路之正側供應電位，VSS 係該反相器電路之負側供應電位，Vthp 係該CMOS反相器中所包括之一PchMOS電晶體之臨限電壓，且Vthn 係該CMOS反相器中所包括之一NchMOS電晶體之臨限電壓，則將該一個MOS電晶體設定為一非導電狀態之該電位等於或高於(VDD -Vthp )或者等於或低於(VSS +Vthn )。
  17. 一種包括具有一像素電路之一顯示器件之電子裝置，該像素電路包含：一像素電極；一電容性元件，其經組態以連接至該像素電極且保持反映一灰階之一信號電位；及一反相器電路，其經組態以將自該電容性元件讀出之一所保持電位之極性反相，其中該像素電路在自該電容性元件讀出該所保持電位之後實行將該所保持電位之該極性反相且將一經反相電位再次寫入至該電容性元件之操作，且執行驅動以在該操作之後的某一週期內將一供應電位自該信號線賦予給該反相器電路之一輸入端子。
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