TWI443731B - Semiconductor wafers, and semiconductor devices - Google Patents

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TWI443731B
TWI443731B TW100105387A TW100105387A TWI443731B TW I443731 B TWI443731 B TW I443731B TW 100105387 A TW100105387 A TW 100105387A TW 100105387 A TW100105387 A TW 100105387A TW I443731 B TWI443731 B TW I443731B
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Hironori Itou
Akio Iwabuchi
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Sanken Electric Co Ltd
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Description

半導體晶圓、及半導體裝置之製造方法
本發明係關於一種具有化合物半導體層之半導體晶圓、及半導體裝置之製造方法。
通常，於半導體晶圓上形成複數個半導體裝置，並針對每個半導體裝置而將半導體晶圓分割成複數個晶片，藉此製造半導體裝置。此時，若於半導體晶圓之切斷部位即切割線上留有硬度較高之層，則切斷半導體晶圓之刀片之損傷較大。例如，於對矽(Si)系基板上形成有氮化鎵(GaN)層等化合物半導體層之半導體晶圓進行切斷之情形時，與切斷Si晶圓之情形相比刀片之損傷較大。又，因伴隨刀片之損傷的切割時之振動，半導體裝置中會產生裂痕、導致破損、良率降低。另一方面，為了防止刀片之損傷或抑制良率之降低，使用具有特殊之原材料或構造之刀片，或採用特殊之切割方法，會導致製造成本增大。
因此，為了抑制切割時半導體晶圓上之裂痕之產生等，提出於切割線之兩端形成槽之方法等(例如，參照專利文獻1)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2009-272492號公報
然而，即便藉由上述方法等降低了裂痕等對半導體裝置之破損，亦存在對殘留於切割線上之硬度較高的化合物半導體層進行切斷之時刀片的損傷較大，進而半導體晶圓分割時之良率降低之問題。
鑒於上述問題，本發明之目的在於提供一種半導體晶圓、及半導體裝置之製造方法，其可抑制將具有化合物半導體層之半導體晶圓分割成複數個晶片之刀片的損傷及半導體晶圓分割時之良率降低。
根據本發明之一樣態，提供一種半導體裝置之製造方法，包含：(1)準備積層有矽基板、及包含硬度比矽基板高之化合物半導體層之積層體之半導體晶圓之步驟；(2)對積層體之一部分於厚度方向進行蝕刻除去直至矽基板露出為止，將形成有彼此平行延伸之條紋狀之複數個槽之溝槽區域形成為格子狀之步驟；(3)於槽之內部埋入硬度比化合物半導體層低之材料而形成埋入區域之步驟；(4)於周圍被溝槽區域包圍之積層體之元件配置區域分別形成半導體裝置之步驟；以及(5)使用刀片切割定義於溝槽區域之內側之包含複數個埋入區域之切割線，藉此就各半導體裝置將半導體晶圓分割成複數個晶片之步驟。
根據本發明之其他樣態，提供一種半導體晶圓，具備：(1)矽基板；以及(2)包含硬度比矽基板高之化合物半導體層之積層體，係配置於矽基板上，配置有彼此平行延伸且底部與矽基板接觸之條紋狀之複數個埋入區域之溝槽區域係形成為格子狀。
根據本發明，可提供一種半導體晶圓、及半導體裝置之製造方法，其可抑制將具有化合物半導體層的半導體晶圓分割成複數個晶片時刀片之損傷、及半導體晶圓分割時良率之降低。
其次，參照圖式，對本發明之第1至第3實施形態加以說明。於以下之圖式之記載中，對相同或類似之部分標註相同或類似之符號。然而，圖式係示意性者，應注意，厚度與平面尺寸之關係、各層之厚度之比率等與實際有差異。因此，具體之厚度或尺寸應參考以下之說明進行判斷。又，當然，即便各個圖式之間，相互之尺寸之關係或比率亦包括存在差異之部分。
又，以下表示之第1至第3實施形態係例示用以將該發明之技術性思想具體化之裝置或方法，該發明之技術性思想中，構成零件之材質、形狀、構造、配置等並不特定於下述內容。該發明之實施形態可於申請專利範圍中進行各種變更。
(第1實施形態)
圖1中表示本發明之第1實施形態之半導體晶圓1之俯視圖。圖2係將圖1中以一點鏈線表示之區域A放大之圖，圖3係半導體晶圓1之剖面圖。
如圖3所示，半導體晶圓1係由矽基板10、及配置於矽基板10上且包含硬度比矽基板10更高之化合物半導體層之積層體20所構成。圖3中所示之保護膜30機械性且電性地自外部保護半導體裝置22。
積層體20中呈格子狀形成溝槽區域21，該溝槽區域中形成有互相平行地延伸且底部與矽基板10接觸之條紋狀之複數個埋入區域100。如後所述，埋入區域100係藉由利用絕緣物等埋入積層體20之表面上所形成之槽而形成。硬度比矽基板10更高之化合物半導體層係例如氮化鎵(GaN)層或氮化鋁(AlN層)等之氮化物半導體層等。
於四周被溝槽區域21包圍之區域(以下稱作「元件配置區域200」)之各個中，分別形成半導體裝置22。圖1中所示之溝槽區域21為格子狀，半導體裝置22係按照該格子之數量而形成。即，於半導體晶圓1上，於列方向及行方向上呈陣列狀配置有複數個半導體裝置22。
在定義於溝槽區域21之內側之切割線300上對半導體晶圓1進行切斷，藉此針對每個半導體裝置22而將半導體晶圓1分割成複數個晶片。再者，切割線300之寬度Ws可根據用於半導體晶圓1切斷之刀片之刀刃寬度而決定。又，圖2中表示了5條埋入區域100與溝槽區域21互相相鄰而配置之例，但埋入區域100之數量不限於5條。埋入區域100之數量可根據溝槽區域21之寬度Wt、埋入區域100之寬度及間隔而決定。下文中就埋入區域之寬度及間隔進行敘述。
圖4中表示將半導體晶圓1晶片化後所得之半導體裝置22之例。圖4係沿圖2之Ⅳ-Ⅳ方向上之剖面圖。半導體裝置22包括矽基板10、及配置於矽基板10上且包含硬度比矽基板10更高的化合物半導體層之積層體20。半導體裝置22之積層體20具有沿外周部延伸且底部與矽基板10接觸之條紋狀的埋入區域100、及四周被埋入區域100包圍之元件配置區域200。於元件配置區域200，形成有例如電晶體、二極體、雙向開關等半導體元件。
圖4中例示性地表示半導體裝置22為高電子移動度電晶體(HEMT，High Electron Mobility Transistor)之情形。積層體20係積層有硬度比矽基板10更高之化合物半導體層即緩衝層201、載體移動層202及載體供應層203之構造。於載體移動層202與載體供應層203間之異質接合面附近之載體移動層202上，形成有作為電流路徑(通道)之二維載體氣體層205。
緩衝層201由周知之有機金屬0學氣相沈積(MOCVD，Metal-organic Chemical Vapor Deposition)法等磊晶成長而形成。緩衝層201可採用例如由AlN所構成之第1子層(第1副層)與由GaN所構成之第2子層(第2副層)交替積層之多層構造緩衝層。又，由於緩衝層201對HEMT之動作無直接關係，故而亦可省去緩衝層201。又，作為緩衝層201之材料，亦可採用AlN、GaN以外之氮化物半導體或Ⅲ-Ⅴ族化合物半導體。
配置於緩衝層201上之載體移動層202係例如藉由MOCVD法等，使未添加雜質之無摻雜GaN磊晶成長至0.3～10 μm左右之厚度而形成。於此，未摻雜係表示並未有意添加雜質。
配置於載體移動層202上之載體供應層203係由帶隙比載體移動層202更大、且格子常數與載體移動層202不同之氮化物半導體構成。載體供應層203係例如以Alx My Ga1-x-y N(0≦x<1，0≦y<1，0≦x+y≦1，M為銦(In)或硼(B)等)表示之氮化物半導體，或其他化合物半導體。當載體供應層203為Alx My Ga1-x-y N之情形時，組成比x較佳為0.1～0.4，更佳為0.3。又，作為載體供應層203，亦可採用無摻雜之Alx Ga1-x N。進而，由添加有n型雜質之Alx Ga1-x N所構成之氮化物半導體亦可用於載體供應層203。
載體供應層203係藉由MOCVD法等之磊晶成長而形成於載體移動層202上。由於載體供應層203與載體移動層202之格子常數不同，故而會因格子變形而產生壓電極化。因該壓電極化及載體供應層203之結晶所具有之自發極化，於異質接合附近產生高密度之載體，從而形成二維載體氣體層205。載體供應層203之膜厚比載體移動層202薄，為10～50 nm左右，例如25 nm左右。再者，亦可於載體供應層203上配置作為蓋層之無摻雜之GaN層。
於載體供應層203上，配置有源極電極211、汲極電極212及閘極電極213。進而，以覆蓋源極電極211、汲極電極212及閘極電極213之方式，於載體供應層203上配置保護膜30。
源極電極211及汲極電極212係由可與積層體20低電阻接觸(電阻接觸)之金屬形成。例如作為鈦(Ti)與鋁(Al)之積層體等，形成源極電極211及汲極電極212。源極電極211及汲極電極212電阻連接於二維載體氣體層205上。或亦可將源極電極211及汲極電極212配置於載體移動層202上。
閘極電極213配置於源極電極211與汲極電極212之間。二維載體氣體層205作為源極電極與汲極電極間之電流通路(通道)而發揮功能，但流經通道之電流由施加於閘極電極213之閘控制電壓而控制。閘極電極213係由例如鎳(Ni)膜與金(Au)膜之積層構造所構成。
保護膜30可採用數μm左右膜厚之氧化矽(SiO2 )膜、氮化矽(SiN)膜、或積層有該等膜之構造。例如，將膜厚為5 μm左右之SiO2 膜、膜厚為3 μm左右之SiN膜或聚醯亞胺(PI)膜積層而形成保護膜30。
以下，參照圖5～圖12，對本發明之第1實施形態之半導體裝置之製造方法加以說明。即，對將由矽基板10及包含硬度比矽基板10更高之化合物半導體層之積層體20所構成的半導體晶圓1分割成複數個晶片之半導體裝置的製造方法加以說明。再者，以下所述之半導體裝置之製造方法為一例，當然，包括其變形例在內，可藉由其他之各種製造方法實現。以下，對製造圖4中所示之HEMT之情形例示性地加以說明。再者，圖5～圖12係沿圖2之Ⅲ-Ⅲ方向之剖面圖。
首先，如圖5所示，於矽基板10上形成積層體20。例如，於矽基板10上，由MOCVD法等依序地磊晶成長膜厚2 μm左右之緩衝層201、膜厚3.2 μm左右之載體移動層202及膜厚25 μm左右之載體供應層203。緩衝層201係將例如AlN層與GaN層交替積層之構造。載體移動層202係例如無摻雜之GaN膜。載體供應層203係由帶隙比載體移動層202更大、且格子常數不同之氮化物半導體所組成，例如為無摻雜之AlGaN膜。緩衝層201、載體移動層202及載體供應層203係比矽基板10更硬之化合物半導體層。
其次，對積層體20之一部分於厚度方向進行蝕刻除去直至矽基板10露出為止，藉此，呈格子狀形成溝槽區域21，該溝槽區域21中形成有互相平行地延伸的條紋狀之複數個槽。
例如，如圖6所示，為了用作對積層體20進行蝕刻時之硬質光罩，於載體供應層203上形成有光罩氧化膜40。具體而言，光罩氧化膜40係藉由MOCVD法等而形成於積層體20之整個面上。隨後，藉由光微影術及蝕刻，於形成埋入區域100之位置上形成光罩氧化膜40之開口部41a。例如，將具有用於形成開口部41a之圖案的光阻膜(未圖示)配置於光罩氧化膜40上。將該光阻膜作為光罩，藉由含氟(F)之氣體之反應性離子蝕刻(RIE，Reactive Ion Etch)等異向性蝕刻，選擇性地除去光罩氧化膜40，從而形成開口部41a。
如圖7所示，將形成有開口部41a之光罩氧化膜40作為硬質光罩，於溝槽區域21之形成埋入區域100之位置上，對積層體20於厚度方向進行乾式蝕刻，從而形成槽110。積層體20之蝕刻係至少進行至矽基板10之表面露出為止。例如，藉由含氯(Cl)氣體之異向性蝕刻，對載體供應層203、載體移動層202及緩衝層201進行蝕刻。為了確保槽110之底面上不殘留積層體20之一部分，亦可藉由過度蝕刻對矽基板10之上部的一部分加以蝕刻。形成槽110時，可採用感應耦合型電漿(ICP，Inductive Coupled Plasma Emission Spectrometer)法等。
再者，槽110之槽寬w為1 μm～5 μm左右，相鄰之槽110間之距離(以下稱作「槽間隔」)d為1 μm～5 μm左右。又，排列於溝槽區域21之槽110之數量可視溝槽區域21之寬度Wt而定。溝槽區域21之寬度Wt係設定為比切斷半導體晶圓1之刀片之刀刃寬度更寬。具體而言，以於刀片所削切之切割線300之兩外側至少留有1條槽110之方式，設定溝槽區域21之寬度Wt。
由以上方法，形成溝槽區域21，該溝槽區域21中形成有互相平行地延伸之條紋狀之複數個槽110。
隨後，圖8如所示，於槽110之內部埋入硬度比緩衝層201、載體移動層202及載體供應層203更低之材料，藉此形成埋入區域100。例如，除去光罩氧化膜40之後，於積層體20上塗佈SOG(Spin On Glass，旋塗式玻璃)。以600℃左右之溫度對SOG進行加熱，於槽110之內部形成SiO2 膜。其後，藉由化學機械研磨(CMP，Chemical Mechanical Planarization)法等，以埋入區域100之上面與積層體20之上面成為同一平面位準之方式進行平坦化。於此，為了使SiO2 膜平坦化，亦可藉由周知之濕式蝕刻進行蝕刻。
其次，為了在四周被溝槽區域21包圍之各積層體20之元件配置區域200分別形成半導體裝置22，進行微細處理。
例如圖9如所示，於半導體晶圓1之整個面上，依序積層有氧化膜41及金屬膜51。金屬膜51係於氧化膜41之開口部41a處與積層體20接觸。氧化膜41係藉由例如MOCVD法形成。隨後，與於光罩氧化膜40上形成開口部40a之方法相同地，藉由光微影術及蝕刻，於形成源極電極211及汲極電極212之位置上形成氧化膜41之開口部41a。由於以埋入區域100之上面與積層體20之上面成為同一平面位準之方式進行平坦化，故而可均勻地形成氧化膜41及省略圖式之光阻膜。因此，可容易地形成微細之開口部41a。藉由以Ti及Al為靶材之濺鍍法，於氧化膜41上形成金屬膜51。藉由除去氧化膜41之剝離法，形成具有Ti與Au之積層構造之源極電極211及汲極電極212。
隨後，如圖10所示，於半導體晶圓1之整個面上，依序積層氧化膜42及金屬膜52。金屬膜52係於氧化膜42之開口部42a處與積層體20接觸。氧化膜42係藉由例如MOCVD法而形成。隨後，藉由光微影術及蝕刻，於形成閘極電極213之位置上形成氧化膜42之開口部42a。由於以埋入區域100之上面與積層體20之上面成為同一平面位準之方式進行平坦化，故而可均勻地形成有氧化膜42及省略圖式之光阻膜。因此，可容易地形成微細之開口部42a。藉由以Ni及Au為靶材之濺鍍法，於氧化膜42上形成金屬膜52。藉由除去氧化膜42之剝離法，形成具有Ti與Au之積層構造之閘極電極213。
如圖11所示，於半導體晶圓1之整個面上形成保護膜30。保護膜30係例如SiO2 膜與SiN膜或PI膜之積層膜。
藉由以上之微細處理，於四周被溝槽區域21包圍之元件配置區域200上分別形成半導體裝置22。
其次，圖12如所示，使用刀片60沿溝槽區域21在定義於溝槽區域21的內側之包含複數個埋入區域100之切割線300上進行切割。藉此，針對每個半導體裝置22而將半導體晶圓1分割成複數個晶片。
藉由例如光微影術及蝕刻，除去切割線300之位置之保護膜30。為了使切割線300之兩外側留有至少1個埋入區域100，切割線300之寬度Ws設定為比溝槽區域21之寬度Wt更窄。然後，藉由刀片60，於包括複數個埋入區域100之切割線300上切斷半導體晶圓1。由於埋入區域100係由硬度比緩衝層201、載體移動層202及載體供應層203更低之材料所構成，故而與於切割線300中未形成埋入區域100之情形相比，可抑制刀片60之損傷。藉由以上處理，可獲得圖4中所示之半導體裝置22。
切割中之刀片60之損傷之程度受到切割線300上之埋入區域100之槽寬度w與槽間隔d之關係的影響。槽寬度w越寬、包含化合物半導體層之區域之槽間隔d越窄，則刀片60之損傷越少。
然而，若埋入區域100之槽寬度w過寬，則由埋入槽110而形成之埋入區域100之表面變得不平坦。若埋入區域100之表面不平坦，則無法高精度地執行半導體裝置22之各電極之形成等微細處理。為了使埋入區域100之表面變得平坦，較佳為槽寬度w為1 μm～5 μm左右。又，若槽寬度w變寬，則產生溝槽區域21變寬，半導體晶圓1之有效晶片數減少之問題。
又，相鄰之埋入區域100間之槽間隔d越窄，則刀片60之損傷越少。然而，若槽間隔d過窄，則產生如槽110間之積層體折斷等處理上之問題。因此，槽間隔d必需為1 μm～5 μm左右，較佳為3 μm左右。
因此，例如，埋入區域100之槽寬度w設為2 μm，埋入區域100間之槽間隔d設為3 μm。此時，一組槽寬度w與槽間隔d之和(以下稱作「槽週期」)之長度為5 μm，槽間隔d與槽週期之比為60%。為了減小刀片60之損傷，較佳為，該比為60%以下。再者，於溝槽區域21中，埋入區域100間之槽間隔d可不固定。
又，如圖12所示，以於切割線300之兩外側至少存在1個埋入區域100之方式，將切割線300定義於溝槽區域21之內側。藉此，獲得切割時由切割線300產生之裂痕不會到達半導體裝置22之效果。即，藉由將溝槽區域21之寬度Wt設為比切割線300之寬度Ws更寬，可抑制良率之降低。
上文中，對利用SiO2 膜埋入槽110之例加以說明。亦可利用SiO2 膜以外之絕緣膜埋入槽110。或，亦可利用絕緣膜以外之、硬度比積層體20中所含之化合物半導體層更低的材料埋入槽110。例如，於槽110之底面及側面形成SiO2 膜等絕緣膜之後，利用多晶矽膜埋入槽110。或，亦可利用金屬或樹脂等埋入槽110。藉由於槽110之底面及側面形成絕緣膜，可利用硬度比絕緣膜更低之材料埋入槽110。藉此，可進一步減小刀片60之損傷。
當半導體裝置22因例如多層配線構造等理由，而由較厚之絕緣膜覆蓋之情形時，於形成絕緣膜後難以形成到達矽基板10之微細槽。因此，於微細處理之後無法形成槽110。另一方面，於進行微細處理之時，由於必需均勻地形成光阻膜，故而可於微細處理之前形成槽寬度w較寬之槽110。
然而，根據第1實施形態之半導體裝置之製造方法，於微細處理前沿半導體裝置22之外周部形成配置有複數個寬度較窄之槽110之溝槽區域21。由於槽110之槽寬度w較窄，故而埋入槽110之後可平坦化。即，埋入區域100之上面與積層體20之上面為同一平面位準。因此，可執行半導體裝置22之各電極之形成等微細處理。
又，於切割線300之兩外側，形成至少1個埋入區域100。因此，由分割半導體晶圓1之切割的振動所引起之裂痕或破損難以到達半導體裝置22之元件配置區域200，且能抑制半導體裝置22之良率降低。
進而，於由刀片60切斷之切割線300上，GaN膜或AlGaN膜等硬度比矽基板10更高之化合物半導體層所佔之面積，小於未形成埋入區域100之切割線。因此，於將具有化合物半導體層之半導體晶圓1分割成複數個晶片之情形時，能抑制刀片60之損傷，且對半導體裝置22之損傷較小。
如以上所述，根據本發明之第1實施形態之半導體裝置之製造方法，可抑制刀片60之損傷，同時，可抑制分割半導體晶圓1時良率之降低，且可獲得較高之可靠性。又，由於可使用矽基板用之刀片及切割方法，故而能抑制成本之增大。
〈變形例〉
如圖13如所示，第1實施形態之變形例之半導體裝置22中，以積層體20之底面與側面所成之角θ為90°以下之方式，使積層體20之側面傾斜於底面。例如，積層體20之底面與側面所成之角θ為60°～80°左右。
具體而言，使沿正交於埋入區域100之延伸方向的方向之埋入區域100之剖面形狀成為底部較窄而上部較寬之順錐形形狀。因此，於形成槽110之步驟中，以開口部比槽110之底面更寬之方式設定處理條件。
當欲於積層有AlN膜、AlGaN膜、GaN膜等之化合物半導體層，使用乾式蝕刻法形成剖面形狀為矩形之槽110之情形時，可採用例如以下之處理條件。即，藉由氣種為二氯甲烷(CH2 Cl2 )與氯氣(Cl2 )，氣體壓力設為1.56 Pa之ICP法形成槽110。其中，Al之組成比較GaN膜更高之AlN膜具有蝕刻之等向性較強之傾向。因此，即便於欲藉由等向性蝕刻於化合物半導體層上形成槽110之情形時，有時，槽110之剖面形狀並非矩形，而成為例如中央附近最寬之滾筒形狀。藉由埋入該槽110，形成滾筒形狀之埋入區域100。
另一方面，為了形成如圖13所示之順錐形形狀之埋入區域100，藉由與形成上述之滾筒形狀之埋入區域100之情形相比而增大ICP法之氣種之二氯甲烷的調配比之處理條件，形成底部較窄而上部較寬之順錐形形狀之槽110。其後，利用硬度比積層體20中所含之化合物半導體層更低之材料埋入槽110，形成圖13中所示之埋入區域100。
藉由如上所述形成錐形形狀之埋入區域100，使半導體裝置22之端部之載體供應層203的厚度變薄。因此，於載體供應層203之端部產生晶格鬆弛，且起因於二維載體氣體層205之壓電極化的載體濃度減少。其結果，載體移動層202之端部變成高電阻，能抑制半導體裝置22之端部產生洩漏電流。
(第2實施形態)
本發明之第2實施形態之半導體裝置22之剖面圖係如圖14所示。圖14中所示之半導體裝置22中，沿埋入區域100之側面及底面配置有高電阻區域120，此方面與圖4中所示之半導體裝置22不同。高電阻區域120之電阻值與絕緣膜之電阻值之程度相同。高電阻區域120之內側係藉由例如非結晶(非晶質)矽等導電性材料埋入。以下，對圖14中所示之半導體裝置22之製造方法之例加以說明。
與參照圖5～圖7所說明之方法相同，於溝槽區域21中形成複數個槽110。
隨後，如圖15所示，將光罩氧化膜40作為光罩，藉由離子注入法於槽110之側面及底面形成高電阻區域120。例如，以加速能量為20～100 keV、劑量為1×1014 cm2 之條件，將氮(N)離子注入於槽110之側面及底面露出之積層體20及矽基板10。其結果，形成具有108 Ω/squar左右之薄片電阻之高電阻區域120。為了形成高電阻區域120，除了氮以外，可使用鐵(Fe)或硼(B)等離子種。
形成高電阻區域120之後，於槽110之內部，埋入硬度比緩衝層201、載體移動層202及載體供應層203更低之材料，如圖16所示，形成埋入區域100。例如，除去光罩氧化層40之後，於槽110之內部形成多晶矽膜。然後，藉由化學機械研磨(CMP)法等，以埋入區域100之上面與積層體20之上面成為同一平面位準之方式進行平坦化。
其後，與參照圖9～圖11所說明之方法相同，藉由微細處理於元件配置區域200形成半導體裝置22。進而，於半導體晶圓1之整個面上形成保護膜30。由於埋入區域100之上面與積層體20之上面為同一平面位準，故而可執行半導體裝置22之各電極之形成等微細處理。
隨後，與參照圖12所說明之方法相同，使用刀片60於切割線300上進行切割，針對每個半導體裝置22而將半導體晶圓1分割成複數個晶片。藉由以上處理，製成圖14中所示之半導體裝置22。
再者，亦可以具有開口部比底面更寬之錐形形狀之方式形成槽110。藉由使槽110形成錐形形狀，容易對槽110之底面及側面進行離子注入。進而，如參照圖13所作之說明所述，可抑制半導體裝置22之端部產生洩漏電流。
如上所述藉由離子注入而於埋入區域100之側面及底面形成高電阻區域120，藉此，可與於槽110之底面及側面形成SiO2 膜等絕緣膜之情形相同地、且利用硬度比絕緣膜更低之材料例如多晶矽膜等，埋入槽110之內部。即，於切割線300上，硬度比矽基板10更高之化合物半導體層所佔之面積小於未形成埋入區域100之切割線。
因此，根據本發明之第2實施形態之半導體裝置之製造方法，能抑制刀片60之損傷，且對半導體裝置22之損傷較小。另外，由於與第1實施形態實質上相同，故而省略了重複記載。
(第3實施形態)
本發明之第3實施形態之半導體裝置22中，圖17如所示，在埋入區域100內部存在空洞101，該方面與圖4中所示之半導體裝置22不同。例如，藉由以產生空隙之方式埋入槽110，可於埋入區域100內部形成空洞101。以下，對圖17中所示之半導體裝置22之製造方法之例加以說明。
與參照圖5～圖7所說明之方法相同，於溝槽區域21形成複數個槽110。例如將由膜厚為2 μm之SiO2 膜所構成之光罩氧化膜40作為硬質光罩，並使用ICP法等形成槽110。
隨後，利用硬度比積層體20中所含之化合物半導體層更低之材料埋入槽110。此時，例如，藉由將成膜溫度設為350℃、且將氣種設為四乙氧矽烷(TEOS)、氧氣(O2 )、氦氣(He)之處理條件，利用膜厚為1 μm左右之PE-TEOS膜(SiO2 膜)埋入槽110，從而使槽110中產生空隙。其結果，如圖17所示，於埋入區域100內部形成有空洞101。
其後，與參照圖9～圖11所說明之方法相同，藉由微細處理於元件配置區域200形成半導體裝置22，進而，於半導體晶圓1之整個面上形成保護膜30。其次，與參照圖12所說明之方法相同，使用刀片60在切割線300上進行切割，針對每個半導體裝置22而將半導體晶圓1分割成複數個晶片。藉由以上處理，製成圖17中所示之半導體裝置22。
再者，如圖18所示，亦可使包括空洞101之埋入區域100形成順錐形形狀。例如，與圖13中所示之半導體裝置22相同，形成順錐形形狀之槽110。然後，以產生空隙之方式利用PE-TEOS膜埋入該順錐形形狀之槽110，藉此，可於順錐形形狀之埋入區域100內部形成空洞101。藉由使埋入區域100形成錐形形狀，如參照圖13所作說明所述，能抑制半導體裝置22之端部產生洩漏電流。
以上述方式於埋入區域100內部設置空洞，藉此，可進一步抑制刀片60之損傷。另外，由於與第1實施形態實質上相同，故而省略重複記載。
(其他實施形態)
如上所述，本發明係藉由第1至第3實施形態而記載，但應理解，作為該揭示內容之一部分的論述及圖式並非限定本發明者。業者可根據該揭示內容而瞭解各種替代實施形態、實施例及應用技術。
於已述之實施形態之說明中，係表示了於1個元件配置區域200中形成1個HEMT之例，但亦可於1個元件配置區域200中形成複數個半導體元件。
如上所述，當然，本發明包括本文中未記載之多種實施形態等。因此，本發明之技術性範圍係僅藉由依據上述說明之妥當的申請專利範圍所述之發明特定事項而決定。
1．．．半導體晶圓
10．．．矽基板
20．．．積層體
21．．．溝槽區域
22．．．半導體裝置
30．．．保護膜
40．．．光罩氧化膜
40a．．．開口部
41、42．．．氧化膜
41a、42a．．．開口部
51、52．．．金屬膜
60．．．刀片
100．．．埋入區域
101．．．空洞
110．．．槽
120．．．高電阻區域
200．．．元件配置區域
201．．．緩衝層
202．．．載體移動層
203．．．載體供應層
205．．．二維載體氣體層
211．．．源極電極
212．．．汲極電極
213．．．閘極電極
300．．．切割線
圖1係表示本發明之第1實施形態之半導體晶圓的構成之俯視圖。
圖2係圖1之區域A之放大圖。
圖3係沿圖2之Ⅲ-Ⅲ方向之剖面圖。
圖4係表示本發明之第1實施形態之半導體裝置之構成的示意性剖面圖。
圖5係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其1)。
圖6係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其2)。
圖7係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其3)。
圖8係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其4)。
圖9係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其5)。
圖10係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其6)。
圖11係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其7)。
圖12係用以說明本發明之第1實施形態之半導體裝置的製造方法之步驟剖面圖(其8)。
圖13係表示本發明之第1實施形態之變形例之半導體裝置的構成之剖面圖。
圖14係表示本發明之第2實施形態之半導體裝置的構成之剖面圖。
圖15係用以說明本發明之第2實施形態之半導體裝置的製造方法之步驟剖面圖(其1)。
圖16係用以說明本發明之第2實施形態之半導體裝置的製造方法之步驟剖面圖(其2)。
圖17係表示本發明之第3實施形態之半導體裝置的構成之剖面圖。
圖18係表示本發明之第3實施形態之半導體裝置的另一構成之剖面圖。
1．．．半導體晶圓
21．．．溝槽區域
22．．．半導體裝置
300．．．切割線
Ws．．．切割線之寬度
Wt．．．溝槽區域之寬度

Claims (6)

  1. 一種半導體裝置之製造方法，包含：準備積層有矽基板、及包含硬度比該矽基板高之化合物半導體層之積層體之半導體晶圓之步驟；對該積層體之一部分於厚度方向進行蝕刻除去直至該矽基板露出為止，將形成有彼此平行延伸之條紋狀之複數個槽之溝槽區域形成為格子狀之步驟；於該槽之內部埋入硬度比該化合物半導體層低之材料而形成埋入區域之步驟；於周圍被該溝槽區域包圍之該積層體之元件配置區域分別形成半導體裝置之步驟；以及使用刀片切割定義於該溝槽區域之內側之包含複數個該埋入區域之切割線，藉此就各該半導體裝置將該半導體晶圓分割成複數個晶片之步驟。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，以該埋入區域之上面與該積層體之上面成為相同平面位準之方式埋入該槽。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，以沿著與該槽之延伸方向正交之方向之該槽之剖面形狀成為底部較窄上部較寬之錐形之方式形成該槽。
  4. 如申請專利範圍第1或2項之半導體裝置之製造方法，其進一步包含於該埋入區域之側面及底面形成高電阻區域之步驟。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方 法，其中，以於該埋入區域之內部形成空洞之方式，將硬度比該化合物半導體層低之材料埋入該槽之內部。
  6. 一種半導體晶圓，具備：矽基板；以及包含硬度比該矽基板高之化合物半導體層之積層體，係配置於該矽基板上，配置有彼此平行延伸且底部與該矽基板接觸之條紋狀之複數個埋入區域之溝槽區域係形成為格子狀；該埋入區域係於槽之內部埋入硬度比該化合物半導體層低之材料而形成。
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