TWI484488B - 具有共享位元線之１０個電晶體之二對埠靜態隨機存取記憶體 - Google Patents

具有共享位元線之１０個電晶體之二對埠靜態隨機存取記憶體 Download PDF

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TWI484488B
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Description

具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體
本發明係關於二對埠靜態隨機存取記憶體的技術領域，尤指一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體。
在積體電路的設計中，近年來由於更多傳輸頻寬的需求，使得由原先的單一埠靜態隨機存取記憶體(single-port SRAM)轉向為二對埠靜態隨機存取記憶體(dual-port SRAM)。因為二對埠靜態隨機存取記憶體(dual-port SRAM)在高速通訊和視像應用上擁有平行處理的先進特性，是單一埠靜態隨機存取記憶體(single-port SRAM)所沒有的。雖然二對埠靜態隨機存取記憶體能同時對不同埠進行平行的讀或寫操作，然而會產生在同一列存取時的讀寫干擾衝突之問題。
圖1(A)至圖1(D)係習知二對埠靜態隨機存取 記憶體的存取之示意圖。如圖1(A)所示，其係存取不同列(row)不同行(column)的A埠及B埠。圖1(B)係存取不同列(row)同行(column)的A埠及B埠。如圖1(A)及圖1(B)的存取模式只在一列(row)中致能一個埠。亦即，因為在圖1(A)及圖1(B)中，字元線(word line,WL)被致能的記憶體單元(memory cell)其存取操作如單一埠存取操作(single-port access)，因此圖1(A)及圖1(B)的存取模式不會有衝突(conflict)產生。
圖1(C)係存取同列(row)不同行(column)的A埠及B埠。圖1(D)係存取在同列(row)同行(column)的A埠及B埠。然而，如圖1(C)及圖1(D)的存取模式則會有衝突(conflict)產生。
圖1(C)表示列1中的在左邊的記憶體單元(memory cell)110由其A埠執行讀/寫操作，記憶體單元(memory cell)120的A埠變成虛讀(dummy read)，且其位元線(bit line,BL)被預充至一高電位。當記憶體單元(memory cell)120要經由位元線、及B埠寫入一低電位(0)時，記憶體單元(memory cell)120內部的儲存點會有難以改變儲存狀態的現象，此現象又稱為寫入資料干擾(write data disturb)。
圖2為習知寫入資料干擾的示意圖。在對記憶體單元(memory cell)110、120存取前，所有位元線均會被預充至一高電位(1)。當要對左邊的記憶體單元110由其A埠執行讀/寫操作時，需先將其字元線(WL)致能，亦即字元 線AWL1為高電位(1)。此時，若要對記憶體單元120要經由位元線BBL2、及B埠寫入一低電位(0)，則將其字元線(WL)致能，亦即其字元線BWL1為高電位(H)，同時位元線BBL2低電位(0)。由於字元線AWL1及字元線BWL1為高電位(1)，故電晶體N1及N2均導通，此時位元線ABL2為高電位(1)、位元線BBL2為低電位(0)，記憶體單元120內部的儲存點X由於位元線ABL2拉高(pull up)，會有難以改變儲存狀態的現象。
圖3為習知讀出資料干擾(read data disturb)的示意圖。在對記憶體單元(memory cell)110、120存取前，所有位元線均會被預充至一高電位(1)。當要對左邊的記憶體單元110由其A埠執行讀出操作時，需先將其字元線(WL)致能，亦即字元線AWL1為高電位(1)，此會讓電晶體N1均導通。由於位元線ABL2被預充為高電位(1)，若內部的儲存點X原來儲存低電位(0)資料，此時儲存點X的電壓會被位元線ABL2稍微拉高(pull up)，其電壓以0+表示，而產生讀出資料干擾現象。亦即，此時經由位元線BBL2讀出記憶體單元120內部的儲存點X之的電壓0+，再經一感測放大器(sensing amplifier)放大後，會容易產生錯誤的讀取資料。
為解決寫入資料干擾(write data disturb)及讀出資料干擾(read data disturb)的問題，於Koji Nii,Yasumasa Tsukamoto,Makoto Yabuuchi,Yasuhiro Masuda,Susumu Imaoka,Keiichi Usui,Shigeki Ohbayashi,Hiroshi Makino, and Hirofumi Shinohara在IEEE Journal of Solid-State Ccircuits.Vol.44,No.3,March 2009,pp.977-986所發表的「Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simultaneous Common-Row-Access」論文中，係使用一行位置比較器(row-address comparator)以偵測是否存取同一個列(row)，若是，則將B埠的列解碼器(row decoder)關閉，以免A埠及B埠同時存取所產生的衝突。然而，此種方式會將低整體的存取效率，同時係需增加行位置比較器及其他週邊電路，而增加成本。因此習知之之二對埠靜態隨機存取記憶體之技術實仍有改善的空間。
本發明之目的主要係在提供一具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，可共享相鄰位元線，消除讀寫干擾衝突的問題，同時可增大靜態雜訊限幅。更可將位元線數目減半，而降低讀寫功率消耗在位元線充電上。相較於習知的8個電晶體的二對埠靜態隨機存取記憶體，本發明可降低位元線漏電消耗。
依據本發明之一特色，本發明提出一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其包含一第一記憶體單元、一第二記憶體單元。該第一記憶體單元具有一第一儲存單元、一第一切換器組、及一第二切換器組，該第一切換器組連接至一A埠第一位元線 (ABL0)、一B埠第一位元線(BBL0)、及該第一儲存單元，該第二切換器組耦合至一A埠反相第一位元線(ABL0＊ )、一B埠反相第一位元線(BBL0＊ )、並連接該第一儲存單元。該第二記憶體單元具有一第二儲存單元、一第三切換器組、及一第四切換器組，該第三切換器組連接至該A埠反相第一位元線(ABL0＊ )、該B埠反相第一位元線(BBL0＊ )、及該第二儲存單元，該第四切換器組耦合至一A埠第二位元線(ABL2)、一B埠第二位元線(BBL2)、並連接該第二儲存單元。其中，該第二記憶體單元藉由該第三切換器組，以和該第一記憶體單元共用該A埠反相第一位元線(ABL0＊ )及該B埠反相第一位元線(BBL0＊ )。
依據本發明之另一特色，本發明提出一種具有二對埠靜態隨機存取記憶體單元，其包含一儲存單元、一第一切換器組、及一第二切換器組。該儲存單元係由栓鎖器(latch)所組成，並具有一第一儲存節點(Q)及一第二儲存節點(QB)。該第一切換器組具有第一至第四切換器，該第一切換器的一端連接至一A埠第一位元線(ABL0)，其控制端連接至一A埠字元線(A-port word line,AWL)，其另一端連接至該第二切換器的一端，該第二切換器的另一端連接至該第一儲存節點(Q)，其控制端連接至一A埠第一行控制線(AY0)，該第三切換器的一端連接至一B埠第一位元線(BBL0)，其控制端連接至一B埠字元線(B-port word line,BWL)，其另一端連接至該第四切換器的一端，該第四切換器的另一端連接至該第一儲存節點(Q)，其控制端連接至一 B埠第一行控制線(BY0)。該第二切換器組具有第五至第六切換器，該第五切換器的一端連接至該第二儲存節點(QB)，其控制端連接至該A埠第一行控制線(AY0)，該第六切換器的一端連接至該第二儲存節點(QB)，其控制端連接至該B埠第一行控制線(BY0)。
110、120、130、140‧‧‧記憶體單元
400‧‧‧具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體
410‧‧‧一第一記憶體單元
420‧‧‧第二記憶體單元
430‧‧‧一第三記憶體單元
411‧‧‧第一儲存單元
413‧‧‧第一切換器組
415‧‧‧第二切換器組
421‧‧‧第二儲存單元
423‧‧‧第三切換器組
425‧‧‧第四切換器組
431‧‧‧第三儲存單元
433‧‧‧第五切換器組
435‧‧‧第六切換器組
SW1~SW22‧‧‧第一至第二十二切換器
500‧‧‧具有二對埠靜態隨機存取記憶體單元
510‧‧‧包含一儲存單元
520‧‧‧第一切換器組
530‧‧‧第二切換器組
BSW1~BSW8‧‧‧第一至第八切換器
圖1(A)至圖1(D)係習知二對埠靜態隨機存取記憶體的存取之示意圖。
圖2為習知寫入資料干擾的示意圖。
圖3為習知讀出資料干擾的示意圖。
圖4係本發明一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體的示意圖。
圖5係本發明具有二對埠靜態隨機存取記憶體單元的示意圖。
圖6係本發明一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體的A埠及B埠同時存取示意圖。
圖7(A)與圖7(B)係本發明與習知技術電流消耗的比較示意圖。
圖8係本發明漏電流路徑的示意圖。
圖9係本發明與習知技術漏電流的比較示意圖。
圖4係本發明一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體400的示意圖，該具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體400包含一第一記憶體單元410、一第二記憶體單元420、及一第三記憶體單元430。
該第一記憶體單元410具有一第一儲存單元411、一第一切換器組413、及一第二切換器組415，該第一切換器組413連接至一A埠第一位元線(ABL0)、一B埠第一位元線(BBL0)、及該第一儲存單元411，該第二切換器組415耦合至一A埠反相第一位元線(ABL0＊ )、一B埠反相第一位元線(BBL0＊ )、及並連接該第一儲存單元411。
該第二記憶體單元420的結構與該第一記憶體單元410相同，亦即，該第二記憶體單元420具有一第二儲存單元421、一第三切換器組423、及一第四切換器組425，該第三切換器423組連接至該A埠反相第一位元線(ABL0＊ )、該B埠反相第一位元線(BBL0＊ )、及該第二儲存單元421，該第四切換器組425耦合至一A埠第二位元線(ABL2)、一B埠第二位元線(BBL2)、及並連接該第二儲存單元421。
如圖4所示，該第二記憶體單元420藉由該第三切換器組423，以和該第一記憶體單元410共用該A埠反相第一位元線(ABL0＊ )及該B埠反相第一位元線(BBL0＊ )。
該第三記憶體單元430其具有一第三儲存單元431、一第五切換器組433、及一第六切換器組435，該第五切換器組433連接至該A埠第二位元線(ABL2)、該B埠第二位元線(BBL2)、及該第三儲存單元431，該第六切換器組435耦合至一A埠反相第二位元線(ABL2＊ )、一B埠反相第二位元線(BBL2＊ )、及並連接該第三儲存單元431。其中，該第三記憶體單元430藉由該第五切換器組433，以和該第二記憶體單420元共用該A埠第二位元線(ABL2)、該B埠第二位元線(BBL2)。
於本發明中，該第一切換器組413、第三切換器組423、及第五切換器組433具有相同的結構，該第二切換器組415、第四切換器組425、及第六切換器組435具有相同的結構。
於本發明中，該記憶體單元410、第二記憶體單元420、及第三記憶體單元430等係由圖5的電路演化改良而來。圖5係本發明具有二對埠靜態隨機存取記憶體單元500的示意圖。該具有二對埠靜態隨機存取記憶體單元500包含一儲存單元510、一第一切換器組520、一第二切換器組530。
該儲存單元510其係由栓鎖器(latch)所組成，並具有一第一儲存節點(Q)及一第二儲存節點(QB)。
該第一切換器組520其具有第一至第四切換器BSW1~BSW4，該第一切換器BSW1的一端連接至一A埠第一位元線(ABL0)，其控制端連接至一A埠字元線(A-port word line,AWL)，其另一端連接至該第二切換器BSW2的一端。該第二切換器BSW2的另一端連接至該第一儲存節點(Q)，其控制端連接至一A埠第一行控制線(AY0)。
該第三切換器BSW3的一端連接至一B埠第一位元線(BBL0)，其控制端連接至一B埠字元線(B-port word line,BWL)，其另一端連接至該第四切換器BSW4的一端。該第四切換器BSW4的另一端連接至該第一儲存節點(Q)，其控制端連接至一B埠第一行控制線(BY0)。
第二切換器組530其具有第五至第六切換器BSW5~BSW6，該第五切換器BSW5的一端連接至該第二儲存節點(QB)，其控制端連接至該A埠第一行控制線(AY0)，該第六切換器BSW6的一端連接至該第二儲存節點(QB)，其控制端連接至該B埠第一行控制線(BY0)。
該第二切換器組530更包含第七至第八切換器BSW7~BSW8，該第五切換器BSW5的另一端連接至該第七切換器BSW7的一端，該第七切換器BSW7的控制端連接至一A埠字元線(A-port word line,AWL)，其另一端連接至一A埠反相第一位元線(ABL0＊ )，該第六切換器BSW6的另一端連接至該第八切換器SW8的一端，該第八切換器SW8的控制端連接至一B埠字元線(B-port word line,BWL)，其另一端連接至一B埠反相第一位元線(BBL0＊ )。
請一併參閱圖4及圖5，本發明之圖4中的第一記憶體單元410、第二記憶體單元420、及第三記憶體單元430係由圖5中的具有二對埠靜態隨機存取記憶體單元 500電路演化改良而來。亦即第一記憶體單元410右邊的第七切換器BSW7與第八切換器BSW8移除，而共用第二記憶體單元420的第一切換器BSW1及第二切換器BSW2，因為該等切換器的控制端均連接至該A埠字元線(AWL)。並且由第二記憶體單元420的第一切換器BSW1及第二切換器BSW2連接至該A埠反相第一位元線(ABL0＊ )、及該B埠反相第一位元線(BBL0＊ )。因此，該第二切換器組415耦合至該A埠反相第一位元線(ABL0＊ )、及該B埠反相第一位元線(BBL0＊ )。同理，該第四切換器組425耦合接至該A埠第二位元線(ABL2)、及該B埠第二位元線(BBL2)，該第六切換器組435耦合至該A埠反相第二位元線(ABL2＊ )、及該B埠反相第二位元線(BBL2＊ )
請參閱圖4，該第一切換器組413具有一第一至第四切換器SW1~SW4，該第二切換器415組具有一第五至第六切換器SW5~SW6，該第三切換器組423具有一第七至第十切換器SW7~SW10，該第四切換器組425具有一第十一至第十二切換器SW11~SW12。
其中，該第一切換器SW1的一端連接至該A埠第一位元線(ABL0)，其控制端連接至該A埠字元線(AWL)，其另一端連接至該第二切換器SW2的一端，該第二切換器SW2的另一端連接至第一儲存單元411，其控制端連接至一A埠第一行控制線(AY0)，該第三切換器SW3的一端連接至該B埠第一位元線(BBL0)，其控制端連接至一B埠字元線(B-port word line,BWL)，其另一端連接至該 第四切換器SW4的一端，該第四切換器SW4的另一端連接至第一儲存單元411，其控制端連接至一B埠第一行控制線(BY0)，該第五切換器SW5的一端連接至該第一儲存單元411的另一端，其控制端連接至該A埠第一行控制線(AY0)，其另一端連接至該第七切換器SW7的一端，該第六切換器SW6的一端連接至該第一儲存單元411的另一端，其控制端連接至該B埠第一行控制線(BY0)，其另一端該第九切換器SW9的一端。
該第七切換器SW7的一端連接至該A埠反相第一位元線(ABL0＊ )，其控制端連接至該A埠字元線(A-port word line,AWL)，其另一端連接至該第八切換器SW8的一端及該第五切換器SW5的另一端，該第八切換器SW8的另一端連接至第二儲存單元421，其控制端連接至一A埠第二行控制線(AY1)，該第九切換器SW9的一端連接至該B埠反相第一位元線(BBL0＊ )，其控制端連接至該B埠字元線(B-port word line,BWL)，其另一端連接至該第十切換器SW10的一端，該第十切換器SW10的另一端連接至第二儲存單元421，其控制端連接至一B埠第二行控制線(BY1)，該第十一切換器SW11的一端連接至該第二儲存單元421的另一端，其控制端連接至該A埠第二行控制線(AY1)，該第十二切換器SW12的一端連接至該第二儲存單421元的另一端，其控制端連接至該B埠第二行控制線(BY1)。
其他切換器連接方式相似於前述之連接方式，故不再贅述，請參閱圖4。該第一至第十二切換器 SW1~SW12為NMOS電晶體。該第一、第二、及第三儲存單元411、421、431係一栓鎖器(latch)且該栓鎖器(latch)係由兩反相器(inverter)組成。
圖6係本發明一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體400的A埠及B埠同時存取示意圖。如圖6所示，其係對行0(Column 0)的A埠進行讀取、行2(Column 2)的B埠進行寫入低電位(0)。
在進行存取前，所有位元線被預充至高電位。由於對行0(Column 0)的A埠及行2(Column 2)的B埠進行存取，故該A埠字元線(AWL)及該G埠字元線(BWL)在進行存取時為高電位，故第一、三、七、九、十三、十五、十九、及二十一切換器(SW1,SW3,SW7,SW9,SW13,SW15,SW19,SW21)導通。由於對行0(Column 0)的A埠進行讀取，所以只有該A埠第一行控制線(AY0)為高電位，其他的A埠行控制線(AY1、AY2、AY3、...)為低電位，因此只有該第二切換器SW2及該第五切換器SW5導通。由於對行2(Column 2)的B埠進行寫入，所以只有該B埠第三行控制線(BY2)為高電位，其他的B埠行控制線(BY0、BY1、BY3、...)為低電位，因此只有該第十六切換器SW16及該第十八切換器SW18導通。
由於A埠第三行控制線(AY2)為低電位，即使A埠第二位元線(ABL2)被預充至高電位，但由於第十四切換器被關閉，故不會影響該第三儲存單元431的資料，故可正確地由行2(Column 2)的B埠寫入資料至該第三儲存單元431，而不會有寫入資料干擾(write data disturb)的問題。
由於對行2(Column 2)的B埠寫入資料，所以同一列(row)的B埠位元線被預充至高電位，由於只對對行 2(Column 2)的B埠寫入資料，故只有該B埠第三行控制線(BY2)為高電位，其他的B埠行控制線(BY0、BY1、BY3、...)為低電位，因此第六切換器被關閉，故不會影響該第一儲存單元411的資料讀取，而不會有讀取資料干擾(read data disturb)的問題。
由前述說明可知，本發明技術不存在虛讀(dummy read)操作，因此電流消耗可有效地減少。圖7(A)與圖7(B)係本發明與習知技術電流消耗的比較示意圖。圖7(A)係一埠執行讀取操作或一埠執行寫入操作時電流消耗的比較，如圖7(A)所示，在VDD電壓為0.9V時，不論是讀取操作或寫入操作，本發明技術可較習知技術減少約40%的電流消耗。圖7(B)係二埠執行讀取操作或二埠執行寫入操作時電流消耗的比較，如圖7(B)所示，在VDD電壓為1V及1.1V時，本發明二埠執行寫入操作可較習知技術減少約四十幾%的電流消耗，而本發明二埠執行讀取操作可較習知技術減少約三十幾%的電流消耗。
圖8係本發明漏電流(leakage current)路徑的示意圖。當在保持資料狀態(hold)或是待命狀態(stand-by)時，資料線被預充至該高電位，而切換器則為關閉。在本發明中，漏電流需經過二個關閉且串連連接的切換器，才能到達儲存單元。反觀圖2，漏電流需經過一個關閉且由字元線(word line,AWL)控制的切換器，即可到達儲存單元，因此本發明技術的漏電流會較習知技術小。
圖9係本發明與習知技術漏電流(leakage current)的比較示意圖。如圖9所示，在VDD電壓為0.6V時，本發明的漏電流可較習知技術減少約四十幾%接近五十%。同時，本發明位元線的數目係習知技術的一半，因此，整體漏電流可較習知技術減少超過五十%。
由前述說明可知，本發明技術本發明提出一10個電晶體的二對埠靜態隨機存取記憶體位元線共享的架構，可共享相鄰位元線，消除讀寫干擾衝突的問題，同時可增大靜態雜訊限幅。更可將位元線數目減半，而降低讀寫功率消耗在位元線充電上。比起傳統的8個電晶體的二對埠靜態隨機存取記憶體，本發明可降低位元線漏電消耗。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
400‧‧‧具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體
410‧‧‧一第一記憶體單元
420‧‧‧第二記憶體單元
430‧‧‧一第三記憶體單元
411‧‧‧第一儲存單元
413‧‧‧第一切換器組
415‧‧‧第二切換器組
421‧‧‧第二儲存單元
423‧‧‧第三切換器組
425‧‧‧第四切換器組
431‧‧‧第三儲存單元
433‧‧‧第五切換器組
435‧‧‧第六切換器組
SW1~SW22‧‧‧第一至第二十二切換器

Claims (11)

  1. 一種具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其包含：一第一記憶體單元，具有一第一儲存單元、一第一切換器組、及一第二切換器組，該第一切換器組連接至一A埠第一位元線、一B埠第一位元線、及該第一儲存單元，該第二切換器組耦合至一A埠反相第一位元線、一B埠反相第一位元線、並連接該第一儲存單元；以及一第二記憶體單元，具有一第二儲存單元、一第三切換器組、及一第四切換器組，該第三切換器組連接至該A埠反相第一位元線、該B埠反相第一位元線、及該第二儲存單元，該第四切換器組耦合至一A埠第二位元線、一B埠第二位元線、並連接該第二儲存單元；其中，該第二記憶體單元藉由該第三切換器組，以和該第一記憶體單元共用該A埠反相第一位元線及該B埠反相第一位元線。
  2. 如申請專利範圍第1項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其更包含：一第三記憶體單元，其具有一第三儲存單元、一第五切換器組、及一第六切換器組，該第五切換器組連接至該A埠第二位元線、該B埠第二位元線、及該第三儲存單元，該第六切換器組耦合至一A埠反相第二位元線、一B埠反相第二位元線、並連接該第三儲存單元；其中，該第三記憶體單元藉由該第五切換器組，以和該第二記憶體單元共用該A埠第二位元線及該B埠第二位元線。
  3. 如申請專利範圍第2項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第一切換器組、第三切換器組、及第五切換器組具有相同的結構，該第二切換器組、第四切換器組、及第六切換器組具有相同的結構。
  4. 如申請專利範圍第3項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第一切換器組具有一第一至第四切換器，該第二切換器組具有一第五至第六切換器，該第三切換器組具有一第七至第十切換器，該第四切換器組具有一第十一至第十二切換器。
  5. 如申請專利範圍第4項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第一切換器的一端連接至該A埠第一位元線，其控制端連接至一A埠字元線，其另一端連接至該第二切換器的一端，該第二切換器的另一端連接至第一儲存單元，其控制端連接至一A埠第一行控制線，該第三切換器的一端連接至該B埠第一位元線，其控制端連接至一B埠字元線，其另一端連接至該第四切換器的一端，該第四切換器的另一端連接至第一儲存單元，其控制端連接至一B埠第一行控制線，該第五切換器的一端連接至該第一儲存單元的另一端，其控制端連接至該A埠第一行控制線，其另一端連接至該第七切換器的一端，該第六切換器的一端連接至該第一儲存單元的另一端，其控制端連接至該B埠第一行控制線，其另一端該第九切換器的一端。
  6. 如申請專利範圍第5項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第七切換器的一端連接至該A埠反相第一位元線，其控制端連接至該A埠字元線，其另一端連接至該第八切換器的一端及該第五切換器的另一端，該第八切換器的另一端連接至第二儲存單元，其控 制端連接至一A埠第二行控制線，該第九切換器的一端連接至該B埠反相第一位元線，其控制端連接至該B埠字元線，其另一端連接至該第十切換器的一端，該第十切換器的另一端連接至第二儲存單元，其控制端連接至一B埠第二行控制線，該第十一切換器的一端連接至該第二儲存單元的另一端，其控制端連接至該A埠第二行控制線，該第十二切換器的一端連接至該第二儲存單元的另一端，其控制端連接至該B埠第二行控制線。
  7. 如申請專利範圍第6項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第一至第十二切換器為NMOS電晶體。
  8. 如申請專利範圍第7項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該第一、第二、及第三儲存單元係一栓鎖器。
  9. 如申請專利範圍第8項的具有共享位元線之10個電晶體之二對埠靜態隨機存取記憶體，其中，該栓鎖器係由兩反相器組成。
  10. 一種具有二對埠靜態隨機存取記憶體單元，其包含：一儲存單元，其係由栓鎖器所組成，並具有一第一儲存節點及一第二儲存節點；一第一切換器組，其具有第一至第四切換器，該第一切換器的一端連接至一A埠第一位元線，其控制端連接至一A埠字元線，其另一端連接至該第二切換器的一端，該第二切換器的另一端連接至該第一儲存節點，其控制端連接至一A埠第一行控制線，該第三切換器的一端連接至一B埠第一位元線，其控制端連接至一B埠字元線，其另一端連接至該第 四切換器的一端，該第四切換器的另一端連接至該第一儲存節點，其控制端連接至一B埠第一行控制線；以及一第二切換器組，其具有第五至第六切換器，該第五切換器的一端連接至該第二儲存節點，其控制端連接至該A埠第一行控制線，該第六切換器的一端連接至該第二儲存節點，其控制端連接至該B埠第一行控制線。
  11. 如申請專利範圍第10項的具有二對埠靜態隨機存取記憶體單元，其中，該第二切換器組更包含第七至第八切換器，該第五切換器的另一端連接至該第七切換器的一端，該第七切換器的控制端連接至一A埠字元線，其另一端連接至一A埠反相第一位元線，該第六切換器的另一端連接至該第八切換器的一端，該第八切換器的控制端連接至一B埠字元線，其另一端連接至一B埠反相第一位元線。
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