TWI425830B - A solid-state imaging element and a driving method thereof, and a camera system - Google Patents

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Description

固態攝像元件及其驅動方法以及攝像機系統
本發明係關於一種以CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器為代表之固態攝像元件及其驅動方法以及攝像機系統。
近年來，作為取代CCD(Charge Coupled Device，電荷耦合元件)之固態攝像元件(影像感測器)，CMOS影像感測器受到關注。其係源於以下理由。
CCD像素之製造需要專用製程，又，其動作需要複數個電源電壓，進而需要組合複數個周邊IC(Integrated Circuit，積體電路)而進行動作。
相對於此，CMOS影像感測器則克服了如上所述之CCD中系統極度複雜化等之各種問題。
CMOS影像感測器在製造時可使用與普通CMOS型積體電路同樣之製造製程，且可以單一電源進行驅動，進而可使利用CMOS製程之類比電路及邏輯電路混合存在於同一晶片內。
因此，兼具可減少周邊IC之數量等複數種較大優點。
CCD之輸出電路中，使用具有浮置擴散層(FD：Floating Diffusion)之FD放大器的單通道(ch)輸出係為主流。
相對於此，CMOS影像感測器中，每個各像素具有FD放大器，且其輸出係選擇像素陣列中之某一列而將其等同時讀出至行方向之行並列輸出型係為主流。
其原因在於，配置於像素內之FD放大器難以獲得充分之驅動能力，因此需要降低資料率，並列處理較為有利。
然而，於此種固態攝像元件中，隨著多像素化、小型化之進步，像素之單位晶胞尺寸變小。
伴隨於此，於固態攝像元件中，電晶體在像素中所佔之面積比例增加，光電二極體之面積減小，因此飽和電荷量及感度降低，會造成畫質劣化之問題。
又，HD模式(High Definition Mode，高精度模式)下之30fps之實現等的多像素下之高速讀出亦成為必需。
因此，於包含小型單位晶胞尺寸之像素的固態攝像元件中，為改善感度及S/N(Signal Noise Ratio，訊噪比)並為實現高速讀出，而提出有若干種將若干個像素之訊號以類比方式或數位方式進行加算之方法。
其中之一有如下方法：由複數個像素共有浮置擴散層(FD)，利用FD將各像素中經光電轉換之電荷進行加算。
然而，像素之單位晶胞尺寸正不斷縮小，若為對同色像素進行加算而形成FD，則光電二極體面積將進一步縮小，導致飽和電荷量及感度降低，從而引起畫質劣化。
其他加算方法有如下方法：於包含AD轉換器(Analog Digital Converter，類比-數位轉換器)之固態攝像元件中轉換成數位訊號後，再進行加算。
於全像素模式下，係於某固定期間內進行一次AD轉換(Analogue-Digital Conversion，類比-數位轉換)，但於為實現高速化而進行數位加算之情形時，需要於某固定期間 內進行複數次AD轉換，從而存在AD轉換之高速化及伴隨高速化之雜訊惡化之問題。
作為可避免上述FD加算及數位加算中產生之問題，從而可實現感度及S/N之改善、高速化之方法，已知有利用與讀出訊號線連接之負載MOS電路進行加算之源極隨耦器加算(例如參照專利文獻1)。
[先行技術文獻] [專利文獻]
[專利文獻1]美國專利No.6794627 B2
於將複數個像素訊號同時讀出至讀出線之源極隨耦器加算中，若加算之像素電荷量為近似，則所讀出之訊號量成為加算之像素電荷量之平均值。
然而，於加算之像素電荷量存在較大差異之情形時，則經源極隨耦器加算之訊號量成為少於平均值之訊號量，而非平均值。
因此，存在於明暗分明之邊緣等處會因進行源極隨耦器加算而產生假色之問題。
於上述專利文獻1中，係藉由對多個像素進行加算而對應邊緣處之著色。
然而，進行多行像素之加算而對應邊緣之著色之方法中，存在會使解析度降低之負面效果。
本發明提供一種既可抑制假色之產生，並且可防止解析 度降低之固態攝像元件及其驅動方法、以及攝像機系統。
本發明之第1態樣之固態攝像元件包括：像素訊號讀出線；像素部，其係包含光電轉換元件之複數個像素排列成行列狀者；及像素訊號讀出部，其自上述像素部通過上述像素訊號讀出線進行像素訊號之讀出；且，上述像素部形成有由複數個像素共有輸出節點之共有像素，可自該共有輸出節點將上述共有像素中之各像素之像素訊號選擇性地輸出至對應之上述像素訊號讀出線；上述像素訊號讀出部包含負載元件，其與上述像素訊號讀出線連接而作為電流源發揮作用，且流經有與偏電壓對應之電流；對上述負載元件之偏電壓可設定為，於上述共有像素之各像素之像素訊號之加算驅動時電流值高於加算電荷量無差分時之基準偏電壓時的電流之電壓。
本發明之第2態樣之固態攝像元件之驅動方法，係形成由包含光電轉換元件之複數個像素共有輸出節點之共有像素，自上述共有輸出節點將上述共有像素中之各像素之像素訊號選擇性地輸出至對應之像素訊號讀出線，將對負載元件之偏電壓設定為，於上述共有像素之各像素之像素訊號之加算驅動時電流值高於加算電荷量無差分時之基準偏電壓時的電流之電壓，上述負載元件係與上述像素訊號讀出線連接而作為電流源發揮作用，且流經有與偏電壓對應之電流。
本發明之第3態樣之攝像機系統包括：固態攝像元件； 及光學系統，其於上述攝像元件上成像被攝體像；且，上述固態攝像元件包括：像素訊號讀出線；像素部，其係包含光電轉換元件之複數個像素排列成行列狀者；及像素訊號讀出部，其自上述像素部通過上述像素訊號讀出線而進行像素訊號之讀出；並且，上述像素部形成有由複數個像素共有輸出節點之共有像素，可自該共有輸出節點將上述共有像素中之各像素之像素訊號選擇性地輸出至對應之上述像素訊號讀出線；上述像素訊號讀出部包含負載元件，其與上述像素訊號讀出線連接而作為電流源發揮作用，且流經有與偏電壓對應之電流；對上述負載元件之偏電壓可設定為，於上述共有像素之各像素之像素訊號之加算驅動時電流值高於加算電荷量無差分時之基準偏電壓時的電流之電壓。
根據本發明，對負載元件之偏電壓係設定為於共有像素之各像素之像素訊號之加算驅動時電流值高於加算電荷量無差分時之基準偏電壓時的電流之電壓。
根據本發明，既可抑制假色之產生，亦可防止解析度降低。
以下，結合圖式說明本發明之實施形態。
再者，說明係以如下順序進行。
1. 第1實施形態(固態攝像元件之第1構成例)
2. 第2實施形態(固態攝像元件之第2構成例)
3. 第3實施形態(攝像機系統之構成例)
<第1實施形態>
圖1係表示本發明之實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)的構成例之方塊圖。
圖2係更具體地表示FD為4像素所共有的第1實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)中之像素及ADC群之方塊圖。
如圖1及圖2所示，本固態攝像元件100包括：像素部110、負載MOS部120、垂直掃描電路130、水平傳輸掃描電路140、作為像素訊號讀出部之行處理部(ADC群)150、及時序控制電路160。
固態攝像元件100包括：包含DAC(數位-類比轉換裝置)之DAC及偏壓電路170、放大器電路(S/A)180、訊號處理電路190、及列記憶體200。
該等構成要素中，像素部110、負載MOS部120、垂直掃描電路130、水平傳輸掃描電路140、ADC群150、DAC170及放大器電路(S/A)180係由類比電路構成。
又，時序控制電路160、訊號處理電路190及列記憶體200係由數位電路構成。
像素部110中，包含作為光電轉換元件之光電二極體的像素PXL配置成矩陣狀(行列狀)。
本實施形態之像素部110具有浮置擴散層FD為4像素所共有之構成。此處，說明基本之像素構成，然後就浮置擴散層FD之4像素共有構成進行說明。
[像素之基本構成例]
圖3係表示本實施形態之由4個電晶體構成之CMOS影像感測器的基本像素電路的一例之圖。
圖3之像素電路110A例如包括光電二極體(PD)111作為光電轉換元件。
像素電路110A包括該1個作為光電轉換元件之光電二極體111。
像素電路110A相對於1個光電二極體111而包括作為傳輸元件之傳輸電晶體112、作為重置元件之重置電晶體113、放大電晶體114、及選擇電晶體115之4個電晶體作為主動元件。
光電二極體111將入射光轉換成與其光量對應之量的電荷(此處為電子)。
傳輸電晶體112係連接於光電二極體111與作為輸出節點之浮置擴散層FD之間。
傳輸電晶體112藉由通過傳輸控制線LTRG對其閘極(傳輸閘極)供給傳輸訊號TRG，從而將經光電二極體111光電轉換之電子傳輸至浮置擴散層FD。
重置電晶體113係連接於電源線LVDD與浮置擴散層FD之間。
重置電晶體113藉由通過重置控制線LRST對其閘極供給重置訊號RST，從而將浮置擴散層FD之電位重置為電源線LVDD之電位。
於浮置擴散層FD上，連接有放大電晶體114之閘極。放 大電晶體114經由選擇電晶體115而連接於垂直訊號線116，形成負載MOS及源極隨耦器，該負載MOS係形成像素部外之恆電流源者。
並且，通過選擇控制線LSEL將控制訊號(位址訊號或選擇訊號)SEL供給至選擇電晶體115之閘極，使選擇電晶體115導通。
當選擇電晶體115導通時，放大電晶體114放大浮置擴散層FD之電位並將與其電位對應之電壓輸出至垂直訊號線116。通過垂直訊號線116，自各像素輸出之電壓輸出至作為像素訊號讀出部之ADC群150。
由於例如傳輸電晶體112、重置電晶體113、及選擇電晶體115之各閘極係以列為單位而連接，因而該等動作係1列之各像素同時進行。
[共有像素之構成例]
基於以上之基本構成，說明如圖2所示般縱2像素、橫2像素之2×2像素共有之像素的構成例。
圖4係表示2×2像素共有之像素的構成例之電路圖。
此處，用符號110B表示2×2像素共有之共有像素，又，與圖3相同之構成部分係用相同符號表示。
共有像素110B中，於各像素PXL1~PXL4中分別配置有1個光電二極體111-1~111-4以及1個作為傳輸閘極之傳輸電晶體112-1~112-4。
並且，共有像素110B中，4像素PXL1~PXL4中包括1個浮置擴散層FD、重置電晶體113、放大電晶體114及選擇電 晶體115。
像素PXL1、PXL2所配置之列中，配線有傳輸控制線LTRG1(N)、LTRG2(N)及選擇控制線LSEL(N)。
像素PXL3、PXL4所配置之列中，配線有傳輸控制線LTRG3(N)、LTRG4(N)及重置控制線LRST(N)。
傳輸控制線LTRG1係連接於第1行像素PXL1的傳輸電晶體112-1之閘極，傳輸控制線LTRG2係連接於第2行像素PXL2的傳輸電晶體112-2之閘極。
傳輸控制線LTRG3係連接於第1行像素PXL3的傳輸電晶體112-3之閘極，傳輸控制線LTRG4係連接於第2行像素PXL4的傳輸電晶體112-4之閘極。
選擇控制線LSEL(N)係連接於選擇電晶體115之閘極，重置控制線LRST係連接於重置電晶體113之閘極。
該等傳輸控制線LTRG1~LTRG4、重置控制線LRST、及選擇控制線LSEL係藉由垂直掃描電路130而驅動。
於第1行像素PXL1、PXL3與第2行像素PXL2、PXL4之間，配線有一條作為像素訊號讀出線之垂直訊號線116。亦即，於圖2之像素部110中，對二行配線有一條垂直訊號線116。
如圖2所示，於垂直訊號線116上連接有作為與ADC群一同形成像素讀出部之負載MOS部120之負載元件的負載MOS電晶體121。
再者，對應於該構成，於ADC群150中，各ADC係逐個地並列配置成二行。
負載MOS電晶體121係由n通道之絕緣閘極型場效電晶體即NMOS電晶體所形成。
負載MOS電晶體121之汲極連接於垂直訊號線116，源極連接於基準電位源VSS。
並且，各負載MOS電晶體121之閘極連接於偏電壓VBias之供給線LVBias。
於本實施形態中，係藉由包含負載MOS電晶體121之源極隨耦器加算進行所謂之像素加算。
源極隨耦器加算於對複數個像素中所蓄積之電荷進行加算之情形時，理想的是將與加算之電荷量之平均值相當的訊號量輸出至作為讀出線之垂直訊號線116。
然而，於加算之電荷量存在較大差分之情形時，則將讀出平均值以下之訊號量，而輸入輸出之線性會被破壞。
例如，於靜態圖像等要求解析度之情形時，不進行加算而以全像素驅動輸出各像素中蓄積之電荷。
然而，於以全像素驅動時輸入至負載MOS電晶體121之閘極的偏電壓VBias而驅動源極隨耦器加算之情形時，若加算之二個像素電荷量不存在差，則輸出成為與加算之電荷量的平均值相當之值。
然而，若加算之電荷量存在差分，則負載MOS之線性會被破壞。
因此，藉由增加負載MOS電晶體121之偏電壓VBias，可改善負載MOS之線性，即便於進行加算之電荷量存在差分之情形時亦可保持線性，可抑制明暗分明之邊緣等處之著 色。
因此，於本實施形態中，以使即便進行加算之像素的電荷量存在較大之差時亦可維持線性之方式，將負載MOS電晶體121之閘極偏電壓VBias最佳化。
亦即，於本實施形態中，係設定為於共有像素110B之各像素PXL之像素訊號之源極隨耦器加算驅動時，電流值高於加算電荷量無差分時之基準偏電壓時的電流之電壓。
固態攝像元件100配置有：生成內部時脈之時序控制電路160，其係作為用於依序讀出像素部110之訊號之控制電路；垂直掃描電路130，其控制列位址或列掃描；以及水平傳輸掃描電路140，其控制行位址或行掃描。
時序控制電路160生成像素部110、垂直掃描電路130、水平傳輸掃描電路140、ADC群(行ADC電路)150、DAC170、訊號處理電路190、列記憶體200之訊號處理所必需之時序訊號。
於像素部110中，藉由使用列快門(line shutter)之光子蓄積、排出，而於每個像素列對影像或畫面圖像進行光電轉換，將類比訊號VSL輸出至ADC群。
ADC群150中，以ADC區塊(各行部)分別對像素部110之類比輸出進行使用來自DAC170之斜波訊號RAMP的APGA對應積分型ADC及數位CDS，輸出數位元之數位訊號。
ADC群150中，ADC係逐個地排列成複數行，具體而言係逐個地排列成二行。
各ADC包括比較器(comparator)151，其對使由DAC170 所生成之參照電壓呈階梯狀變化的斜波波形(RAMP)之參照電壓Vslop、與在每條列線自像素經由垂直訊號線而獲得之類比訊號(電位VSL)進行比較。
進而，各ADC包括對比較時間計數之計數器152以及保持計數結果之記憶體(閂鎖器)153。
ADC群150具有n位元數位訊號轉換功能，係對應各垂直訊號線(讀出線)之每一條而配置，構成行並列ADC區塊。
各閂鎖器153之輸出係連接於例如2n位元寬度之水平傳輸線LTRF。
並且，配置有與水平傳輸線LTRF對應之2n個放大器電路180及訊號處理電路190。
於ADC群150中，被讀出至垂直訊號線116之類比訊號(電位VSL)係由對應每行(per column)而配置之比較器151來與參照電壓Vslop(呈具有一定斜率之線形變化之傾斜波形即斜波訊號RAMP)進行比較。
此時，與比較器151同樣地對應每行而配置之計數器152進行動作，一面使具有斜波波形之斜波訊號RAMP(電位Vslop)與計數器值一一對應一面變化，藉此將垂直訊號線之電位VSL轉換成數位訊號。
ADC係參照電壓Vslop(斜波訊號RAMP)之變化將電壓之變化轉換成時間之變化者，將該時間以一定之週期(時脈)進行計數而轉換成數位值。
並且，當類比訊號VSL與斜波訊號RAMP(參照電壓Vslop)相交時，比較器151之輸出反轉，停止計數器152之 輸入時脈，或者將停止輸入之時脈輸入至計數器152，完成AD轉換。
以上之AD轉換期間結束後，藉由水平傳輸掃描電路140將保持於記憶體(閂鎖器)153中之資料傳輸至水平傳輸線LTRF，並經由放大器180而輸入至訊號處理電路190，藉由特定之訊號處理生成二維圖像。
於水平傳輸掃描電路140中，為確保傳輸速度，數通道同時進行並列傳輸。
於時序控制電路160中，生成像素部110、ADC群150等各區塊中之訊號處理所必需的時序。
於後段之訊號處理電路190中，由存儲於列記憶體200內之訊號進行縱線缺陷或點缺陷之修正、訊號之箝位，或者進行並列-串列轉換、壓縮、編碼、加算、平均、間歇動作等。
於列記憶體200中，存儲有發送至每個像素列之數位訊號。
於本實施形態之固態攝像元件100中，訊號處理電路190之數位輸出係作為ISP(Instruction Set Processor，指令集處理器)或基帶(baseband)LSI(Large-Scale Integrated Circuit，大型積體電路)之輸入而發送。
其次，結合圖5及圖6說明本第1實施形態中之源極隨耦器加算驅動。
圖5係表示本第1實施形態之源極隨耦器加算驅動之時序圖之圖。
使選擇訊號SEL(N)及選擇訊號SEL(N+1)成為高位準後，使重置訊號RST(N)及重置RST(N+1)成為高位準而重置浮置擴散層FD，進行重置位準(P相)之AD轉換。
然後，使傳輸訊號TRG1(N)及傳輸訊號TRG1(N+1)成為高位準而同時讀出N列及N+2列之光電二極體111-1(PD1)之訊號，進行訊號位準(D相)之AD轉換，將P相與D相之差分之訊號保持於記憶體153中。
其次，使重置訊號RST(N)及重置訊號RST(N+1)成為高位準而重置浮置擴散層FD，進行P相之AD轉換。繼而，使傳輸訊號TRG2(N)及傳輸訊號TRG2(N+1)成為高位準而讀出光電二極體111-2(PD2)之訊號，進行D相之AD轉換。
光電二極體(PD)資料之輸出係與光電二極體111-2(PD2)之AD轉換處理平行地輸出光電二極體111-1(PD1)之資料。
以同樣之方式進行光電二極體111-3(PD3)及光電二極體111-4(PD4)之AD轉換及資料輸出。
圖6係表示本第1實施形態之源極隨耦器的線性特性之圖。
於圖6中，橫軸表示訊號電荷量(電子量)，縱軸表示讀出訊號電壓(VSL)。又，圖6中，A所示之曲線(虛線)表示全像素驅動之特性，B所示之曲線(實線)表示源極隨耦器加算驅動之特性。
於重視解析度等之靜態圖像攝影中，使用全像素驅動，此時之負載MOS電晶體121中流經之電流值係根據消耗電流及源極隨耦器之輸入輸出線性之觀點而決定。
然而，若以與全像素驅動同值之負載MOS電晶體121之電流進行源極隨耦器加算，則隨著進行加算之像素電荷量之差變大，源極隨耦器之線性將被破壞，從而於邊緣等明暗清晰之區域產生假色。
針對於此，於本實施形態中，使負載MOS電晶體121之偏電壓VBias高於通常，增加負載MOS電晶體121中流經之電流，藉此擴大源極隨耦器之線性得到維持之範圍。
因此，即便進行加算之像素電荷量之差較大之情形時，所讀出之訊號量亦為與進行加算之電荷量的平均值相當之訊號量。
亦即，可抑制源極隨耦器加算時產生之邊緣處之假色。
<2. 第2實施形態>
圖7係表示本發明之第2實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)的構成例之方塊圖。
本第2實施形態之固態攝像元件100A與第1實施形態之固態攝像元件100之不同點在於：本第2實施形態係構成為可對各像素之讀出獨立地控制負載MOS電晶體121之閘極電壓。
如此，於固態攝像元件100A中採用下述方法：針對源極隨耦器加算驅動下之各像素之讀出，於各像素中調整負載MOS電晶體中流經之電流，藉此降低消耗電力。
本第2實施形態之固態攝像元件100A中，作為訊號處理部之訊號處理電路190A具有運算功能，並根據運算結果將控制訊號CTL輸出至偏壓控制電路210。
繼而，藉由偏壓控制電路210，以電壓VLOAD動態地變更負載MOS電晶體121之偏電壓VBias，調整負載MOS電流。
以下，進一步說明本固態攝像元件100A之偏電壓控制功能。
圖8係用以說明第2實施形態之固態攝像元件之RGB輸入輸出線性特性之圖。
如圖8中之A所示，對於RGB一起關閉快門之單板CMOS影像感測器，RGB之蓄積時間係於任一像素飽和且不過度曝光之時間內結束。
因此，如圖8中之B所示，於源極隨耦器加算中，將飽和附近之蓄積電荷量與暗時之蓄積電荷量加算時，成為對差分最大之蓄積電荷量進行加算之條件。
RGB之感度比可根據像素之特性而獲知，因而如圖5中之C所示，亦可對RGB之各像素，計算出進行源極隨耦器加算之電荷量之最大差分。
因此，於源極隨耦器加算時，負載MOS電晶體121中流經之電流可對應每種顏色而最佳化，結果可降低消耗電力。
圖9A~圖12B係表示共有像素之不同像素排列下之源極隨耦器加算之其他驅動方法之圖。
圖9A及圖9B係用以說明第2實施形態之第1源極隨耦器加算驅動方法，即縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖，圖9A表示等價電路圖， 圖9B表示時序圖。
圖10A及圖10B係用以說明第2實施形態之第2源極隨耦器加算驅動方法，即縱4像素、橫1像素共有之像素排列下的源極隨耦器之加算驅動方法之圖，圖10A表示等價電路圖，圖10B表示時序圖。
圖11A及圖11B係用以說明第2實施形態之第3源極隨耦器加算驅動方法，即縱2像素、橫2像素Z字形像素共有之像素排列下的源極隨耦器之加算驅動方法之圖。圖11A表示等價電路圖，圖11B表示時序圖。
圖12A及圖12B係用以說明第2實施形態之第4之源極隨耦器加算驅動方法，即同色縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖。圖12A表示等價電路圖，圖12B表示時序圖。
於圖9A~圖12B中，將施加於負載MOS電晶體121之閘極之電壓表示為VLOAD。
於圖9A及圖9B之第1例中，係以一個電壓VLOAD1控制負載MOS電晶體121之閘極電壓。
於圖10A~圖12B之第2例~第4之例中，係以電壓VLOAD1控制負載MOS電晶體121-1之閘極電壓，以電壓VLOAD2控制負載MOS電晶體121-2之閘極電壓。
於該等之四個例中，均係於行並列地讀出時，根據感度比而調整負載MOS電晶體121之閘極上所施加之電壓VLOAD1、2，藉此具有削減消耗電力之效果。
作為一例，於RGB像素中Gr/Gb之感度最高之影像感測 器中，有白色光入射之情形時如下。
於讀出Gr/Gb之情形時，對負載MOS電晶體121之閘極之施加電壓為1V，相對於此，於讀出R/B之情形時，對負載MOS電晶體121之閘極之施加電壓變更為0.8V，消耗電流得到削減。
又，於蓄積1訊框時亦為不飽和光量之情形時，由於藉由源極隨耦器加算進行加算之電荷量之差分進一步減少，故而可降低負載MOS電晶體121中流經之電流。
例如，以運算處理電路將1訊框內的各色之像素之輸出與下次輸出的同色之像素之輸出加以比較，將較大之輸出值保存於訊號處理電路190A之記憶體中。
繼而，同樣地於各色間進行比較，藉此將1訊框內之各色之最大輸出值保存於記憶體中。
根據1訊框結束後保存於運算處理電路之記憶體中之值、感測器之類比增益值或數位增益值，可推測出像素中蓄積之最大電荷量。
對推測為最大蓄積之電荷量與暗時之像素進行加算時，需要最大之負載MOS電流。
由於在上述條件下維持負載MOS電晶體121之線性即可，因而可進一步減少負載MOS電晶體121中流經之電流。
以下，以10位元輸出之行並列讀出之RGB拜耳排列之單板影像感測器為一例，對上述內容加以詳細說明。
讀出各像素時，首先讀出首行之R像素。
將所讀出之R像素中最大之輸出值藉由記憶體而保持於訊號處理電路190A內。
繼而，將位於同行之Gr像素的讀出最大輸出值藉由記憶體而保持於訊號處理電路190A內。對於Gb像素/B像素，亦與R像素/Gr像素同樣地將最大值保持於訊號處理電路190A內之記憶體中。
對全部1訊框進行相同處理。
設1訊框結束後位於訊號處理電路190A內之記憶體之值為R像素=512，Gr像素=768，Gb像素=768，B像素=256。
又，設類比增益為αdB，且在將輸出值保持於位於訊號處理電路190A內之記憶體中之前乘以數位增益，設所得值為βdB。
於以源極隨耦器進行加算之各色中之二個訊號量可能存在之最大差分成為暗時之電荷量與根據下述式計算出之電荷量。
藉此，可把握進行源極隨耦器加算時需要保持線性之範圍。
又，例如亦可構成為使訊號處理電路190A內具有如圖13所示之表格，表格中之值僅為一例。
例如，自訊號處理電路190A將各色讀出至偏壓控制電路 210中時，將維持線性所需之施加電壓以與施加所需之電壓相當的數位值進行輸送且作出反饋。
圖13係表示加算電荷量之差分、維持線性所需的負載MOS電晶體之閘極電壓、及控制值的關係之圖。
例如藉由訊號處理電路190A運算出加算電荷量差分。
於加算電荷量差分為「0」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.60V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值0而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值0而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.60V。
於加算電荷量差分為「200」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.65V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值1而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值1而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.65V。
於加算電荷量差分為「400」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.70V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值2而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值2而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.70V。
於加算電荷量差分為「600」之情形時，負載MOS電晶 體121之閘極上之施加電壓VLOAD為0.75V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值3而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值3而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.75V。
於加算電荷量差分為「800」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.80V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值4而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值4而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.80V。
於加算電荷量差分為「1000」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.85V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值5而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值5而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.85V。
於加算電荷量差分為「1200」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為0.90V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值6而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值6而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.90V。
於加算電荷量差分為「1400」之情形時，負載MOS電晶 體121之閘極上之施加電壓VLOAD為0.95V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值7而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值7而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為0.95V。
於加算電荷量差分為「1600」之情形時，負載MOS電晶體121之閘極上之施加電壓VLOAD為1.00V。
於此情形時，訊號處理電路190A將控制訊號CTL以控制值8而輸出至偏壓控制電路210中。
藉此，偏壓控制電路210響應控制值8而將負載MOS電晶體121之閘極上之施加電壓VLOAD調整為1.00V。
如以上所說明般，根據本實施形態，本發明之固態攝像元件包括：像素部110，其係複數個可進行光電轉換之像素排列成行列狀者；及像素訊號讀出部(ADC群)150，其係自像素部110以列為單位進行資料之讀出。
像素部110中，FD(輸出節點)、重置電晶體113、放大電晶體114、選擇電晶體115為複數個像素所共有。而且，共有像素中之各像素包括光電二極體111及傳輸電晶體112。
作為讀出訊號線之垂直訊號線116係對包含共有像素之行數而各配線有一條，垂直訊號線116連接有與ADC群150一起形成像素讀出部且用以進行源極隨耦器加算驅動的負載MOS電晶體121。
並且，對於負載MOS電晶體121之閘極電壓，係使其高於加算電荷量無差分時之基準閘極電壓從而使源極隨耦器 之電流增加，從而擴大源極隨耦器加算驅動時之線性特性。
或者採用如下方法：針對源極隨耦器加算驅動下的各像素之讀出，於各像素中調整負載MOS電晶體中流經之電流，藉此降低消耗電力。
ADC群150係對應於像素之行排列而配置，其包括：複數個比較器151，其係對讀出訊號電位與參照電壓進行比較判定，且輸出該判定訊號；複數個計數器152，其係對所對應之上述比較器之比較時間進行計數；以及記憶體153。
因此，根據本實施形態，可獲得以下效果。
通常，於CMOS影像感測器中，若伴隨多像素化、小型化，像素之單位晶胞尺寸會變小，而感度、S/N將無可避免地下降，對像素輸出以類比方式或數位方式進行加算之驅動方法變得必不可少。
如前文所述般，作為加算方法之一種，有利用與讀出訊號線連接之負載MOS進行加算之源極隨耦器加算。
於靜態圖像等要求解析度之情形時，不進行加算而藉由全像素驅動將各像素中所蓄積之電荷輸出。
然而，當全像素驅動時藉由輸入至負載MOS之閘極之偏電壓而使源極隨耦器加算受到驅動之情形時，若進行加算之二個像素電荷量不存在差，則輸出成為與加算之電荷量之平均值相當的值。然而，若進行加算之電荷量存在差分，則負載MOS電晶體之線性會被破壞。
根據本實施形態，藉由增加負載MOS電晶體之偏電壓可改善負載MOS電晶體之線性，即便進行加算之電荷量存在差分之情形時亦可保持線性，可抑制明暗分明之邊緣等處產生著色。
又，藉由根據入射光量及RGB之感度比將讀出各色時負載MOS電晶體中流經之電流最佳化，可降低消耗電力。
例如，進行加算之電荷量之差為最大之條件係暗時及對浮置擴散層FD已完全填滿之像素進行加算之時，但於即便蓄積1訊框時亦無需關閉快門之光量下，最大差分減少。
因此，可縮小維持負載MOS電晶體之線性之範圍，從而降低消耗電流。
具有上述效果之固態攝像元件可用作數位攝像機或視訊攝像機之攝像元件。
<3. 第3實施形態> [攝像機系統之構成例]
圖14係表示應用本發明之第3實施形態之固態攝像元件的攝像機系統之構成的一例之圖。
如圖14所示，本攝像機系統300包括可應用本實施形態之CMOS影像感測器(固態攝像元件)100、100A的攝像元件310。
攝像機系統300包括將入射光導引至攝像元件310之像素區域(形成被攝體像)之光學系統，例如使入射光(像光)於攝像面上成像之透鏡320。
攝像機系統300包括：驅動攝像元件310之驅動電路 (DRV)330；及處理攝像元件310之輸出訊號之訊號處理電路(PRC)340。
驅動電路330包括時序發生器(未圖示)，其係生成驅動攝像元件310內之電路的包含起動脈波或時脈脈波之各種時序訊號，該驅動電路330以特定之時序訊號驅動攝像元件310。
又，訊號處理電路340對攝像元件310之輸出訊號實施特定之訊號處理。
將經訊號處理電路340處理之圖像訊號記錄於例如記憶體等之記錄媒體中。
將記錄媒體中記錄之圖像資訊藉由列印機等進行硬拷貝。又，將經訊號處理電路340處理之圖像訊號作為動態圖像而於包含液晶顯示器等之螢幕上放映出。
如上所述，於數位靜態攝像機等之攝像裝置中，藉由搭載上述固態攝像元件100、100A作為攝像元件310，可實現高精度之攝像機。
100‧‧‧固態攝像元件
110‧‧‧像素部
120‧‧‧負載MOS部
130‧‧‧垂直掃描電路
140‧‧‧水平傳輸掃描電路
150‧‧‧ADC群
151‧‧‧比較器
152‧‧‧計數器
153‧‧‧閂鎖器
160‧‧‧時序控制電路
170‧‧‧DAC
180‧‧‧放大器電路
190、190A‧‧‧訊號處理電路
200‧‧‧列記憶體
210‧‧‧偏壓控制電路
300‧‧‧攝像機系統
310‧‧‧攝像元件
320‧‧‧驅動電路
330‧‧‧透鏡
340‧‧‧訊號處理電路
LTRF‧‧‧水平傳輸線
圖1係表示本發明之實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)的構成例之方塊圖；圖2係更具體地表示FD為4像素共有的第1實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)中的像素及ADC群之方塊圖；圖3係表示本實施形態之包含4個電晶體之CMOS影像感測器的基本像素電路的一例之圖； 圖4係表示2×2像素共有之像素的構成例之電路圖；圖5係表示本第1實施形態之源極隨耦器加算驅動的時序圖之圖；圖6係表示本第1實施形態之源極隨耦器的線性特性之圖；圖7係表示本發明之第2實施形態之搭載行並列式ADC之固態攝像元件(CMOS影像感測器)的構成例之方塊圖；圖8係用以說明第2實施形態之固態攝像元件之RGB輸入輸出線性特性之圖；圖9A係用以說明第2實施形態之第1源極隨耦器加算驅動方法，即縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖9B係用以說明第2實施形態之第1源極隨耦器加算驅動方法，即縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖10A係用以說明第2實施形態之第2源極隨耦器加算驅動方法，即縱4像素、橫1像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖10B係用以說明第2實施形態之第2源極隨耦器加算驅動方法，即縱4像素、橫1像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖11A係用以說明第2實施形態之第3源極隨耦器加算驅動方法，即縱2像素、橫2像素之Z字形像素共有之像素排列下的源極隨耦器之加算驅動方法之圖； 圖11B係用以說明第2實施形態之第3源極隨耦器加算驅動方法，即縱2像素、橫2像素之Z字形像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖12A係用以說明第2實施形態之第4之源極隨耦器加算驅動方法，即同色縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖12B係用以說明第2實施形態之第4之源極隨耦器加算驅動方法，即同色縱2像素、橫2像素共有之像素排列下的源極隨耦器之加算驅動方法之圖；圖13係表示加算電荷量之差分、維持線性所必需的負載MOS電晶體之閘極電壓、及控制值的關係之圖；及圖14係表示應用本發明之實施形態之固態攝像元件的攝像機系統之構成的一例之圖。
100‧‧‧固態攝像元件
110‧‧‧像素部
110B‧‧‧共有像素
116‧‧‧垂直訊號線
120‧‧‧負載MOS部
121‧‧‧負載MOS電晶體
130‧‧‧垂直掃描電路
140‧‧‧水平傳輸掃描電路
150‧‧‧ADC群
151‧‧‧比較器
152‧‧‧計數器
153‧‧‧閂鎖器
160‧‧‧時序控制電路
170‧‧‧DAC
180‧‧‧放大器電路
190‧‧‧訊號處理電路
LTRG1(N)、LTRG2(N)、LTRG3(N)、LTRG4(N)‧‧‧傳輸控制線
LRST(N)‧‧‧重置控制線
LSEL(N)‧‧‧選擇控制線
LVBias‧‧‧偏電壓VBias之供給線
PXL‧‧‧像素
VSS‧‧‧基準電位源
LTRF‧‧‧水平傳輸線

Claims (7)

  1. 一種固態攝像元件，其包括：訊號處理電路；像素訊號讀出線；像素部，其係包含複數個像素排列成行列狀者，各像素包含光電轉換元件；及像素訊號讀出部，其自上述像素部通過上述像素訊號讀出線進行像素訊號之讀出；且，於上述像素部形成有由複數個像素共有輸出節點之共有像素，可自該共有輸出節點將上述共有像素中之各像素之像素訊號選擇性地輸出至對應之上述像素訊號讀出線；上述像素訊號讀出部包含負載元件，其與上述像素訊號讀出線連接而作為電流源發揮作用，且流經有與偏電壓對應之電流；上述固態攝像元件可被驅動於複數個像素訊號同時被讀出至讀出線之源極隨耦器加算模式，及蓄積於各像素之電荷不加算地被輸出之全像素驅動模式；上述訊號處理電路對各色決定上述複數個像素訊號之最大像素訊號；且於源極隨耦器加算模式，對各色使用各自的上述最大像素訊號調整上述偏電壓。
  2. 如請求項1之固態攝像元件，其中上述偏電壓被調整為使流於上述負載元件之電流之值 隨上述最大像素訊號之增加而增加。
  3. 如請求項1之固態攝像元件，其中上述共有像素包括：輸出節點；複數個光電轉換元件，其等將光訊號轉換成電訊號且蓄積訊號電荷；複數個傳輸元件，其等藉由傳輸訊號而導通、斷開，於導通狀態下將對應之上述光電轉換元件之電荷傳輸至上述輸出節點；及重置元件，其藉由重置訊號而導通、斷開，於導通狀態下對上述輸出節點進行重置；且上述輸出節點及上述重置元件為複數個像素所共有；上述共有像素之各像素包含上述光電轉換元件及上述傳輸元件。
  4. 如請求項1之固態攝像元件，其中上述共有像素包括：輸出節點；複數個光電轉換元件，其等將光訊號轉換成電訊號且蓄積訊號電荷；複數個傳輸元件，其等藉由傳輸訊號而導通、斷開，於導通狀態下將對應之上述光電轉換元件之電荷傳輸至上述輸出節點；重置元件，其藉由重置訊號而導通、斷開，於導通狀態下對上述輸出節點進行重置；及 選擇元件，其藉由選擇訊號而導通、斷開，於導通狀態下將上述輸出節點與上述像素訊號讀出線電性連接；且上述輸出節點、上述重置元件及上述選擇元件為複數個像素所共有；上述共有像素之各像素包含上述光電轉換元件及上述傳輸元件。
  5. 如請求項1之固態攝像元件，其中上述像素訊號讀出部係自上述像素部以複數個像素為單位而進行上述像素訊號之讀出，且上述像素訊號讀出部包括：複數個比較器，其等與上述像素訊號讀出線之行排列對應地配置，對讀出訊號電位與參照電壓進行比較判定，且輸出判定訊號；複數個計數器，其等之動作由上述比較器之輸出控制，而對相對應之上述比較器之比較時間進行計數；及閂鎖器，其鎖定上述計數器之計數值。
  6. 一種攝像機系統，其包括：如請求項1之固態攝像元件；及光學系統，其拍攝對象物之像於上述攝像元件。
  7. 一種固態攝像元件之驅動方法，上述固態攝像元件包括：訊號處理電路；像素訊號讀出線；像素部，其係包含複數個像素排列成行列狀者，各像素包含光電轉換元件；及像素訊號讀出部，其自上述像素部通過上述像素訊號讀出線進行像素訊號之讀出；且，於上述像素部形 成有由複數個像素共有輸出節點之共有像素，可自該共有輸出節點將上述共有像素中之各像素之像素訊號選擇性地輸出至對應之上述像素訊號讀出線；上述像素訊號讀出部包含負載元件，其與上述像素訊號讀出線連接而作為電流源發揮作用，且流經有與偏電壓對應之電流；上述固態攝像元件可被驅動於複數個像素訊號同時被讀出至讀出線之源極隨耦器加算模式，及蓄積於各像素之電荷不加算地被輸出之全像素驅動模式；上述方法包括：對各色決定上述複數個像素訊號之最大像素訊號；及於源極隨耦器加算模式，驅動上述固態攝像元件；其中上述驅動包括對各色使用各自的上述最大像素訊號調整上述偏電壓。
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