TWI405246B - 半導體溝槽製程 - Google Patents

Description

半導體溝槽製程 Semiconductor trench process

本發明係有關於一種半導體溝槽製程，特別是有關於一種於溝槽中形成單側開口的方法。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體(volatile memory)，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二進位位元(bit)是1還是0，以儲存資料。為達到高密度的要求，目前最有效的方法是透過縮小溝槽製程和採用單元設計技術來減小晶片的尺寸。減小晶片尺寸的另一種方法是實現更為有效的陣列架構，在連續幾代發展後，儲存技術通常會變成某種單元佈局的限制，單元尺寸的每一次改善都需要進行大量的工作來減少蝕刻的最小尺寸。

因此，亟需一種新穎的半導體溝槽製程以提升動態隨機存取記憶體的積集密度。

有鑑於此，本發明之一實施例係提供一種半導體溝槽製程，包括提供一基板；於上述基板上形成至少一第一硬遮罩圖案；移除未被上述第一硬遮罩圖案覆蓋的部分上述基板，以於上述基板中形成包括一第一溝槽和一第二溝槽的至少二溝槽；於上述第一和第二溝槽中形成一第一填充層和一第二填充層；於上述第一硬遮罩圖案上形成至少一第二硬遮罩圖案，其中上述第二硬遮罩圖案與上述第一填充層部分重疊；於上述第二硬遮罩圖案的一對側壁上形成一對第三硬遮罩間隙壁，其中上述第二填充層係與其中之一個上述第三硬遮罩間隙壁的部分重疊並暴露出部分頂面，且另一個上述第三硬遮罩間隙壁係覆蓋上述第一填充層；移除上述第二硬遮罩圖案，以暴露出上述第一填充層的部分頂面；移除未被上述對第三硬遮罩間隙壁覆蓋的上述第一和第二填充層，以暴露出上述第一和第二溝槽的部分側壁。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

第1~12圖係顯示本發明實施例之半導體溝槽製程的剖面示意圖，其利用晶胞尺寸為4F² (其中F為最小微影製程尺寸，或稱單元尺寸)的一動態隨機存取記憶體晶胞(DRAM cell)之具有單側接觸區(single side contact region)的埋藏位元線(buried bit line)做為一實施範例，但本發明實施例之半導體溝槽製程也可用於製作其他需要於溝槽中形成單側開口的任何半導體元件，並非限於本發明。上述半導體溝槽製程係先於基板中形成溝槽，並以填充物填滿上述溝槽，再利用與溝槽位置部分重疊的硬遮罩圖案以定義出溝槽單側開口的位置。之後，再利用後續的蝕刻製程於移除溝槽中的部分填充物，並暴露出上述溝槽單側的側壁。上述半導體溝槽製程可以精確地定義出欲暴露出溝槽側壁的位置。

請參考第1圖，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入p型或n型摻質，以針對設計需要改變其導電類型。在本發明一實施例中，基板200可植入p型摻質。

然後，可利用沉積和圖案化製程，於基板200上依序形成一第一硬遮罩層201以及一第二硬遮罩層202。在本發明一實施例中，第一硬遮罩層201的材質可包括由下層的一氧化矽墊層201a和上層的一氮化矽層201b形成的疊層結構，而第二硬遮罩層202可包括對第一硬遮罩層201具有高蝕刻選擇比的材質，其可包括碳或氧化物。

之後，進行一微影製程，於上述第二硬遮罩層202上形成光阻圖案204，以定義出溝槽的形成位置。接著，進行一非等向性製程，移除未被上述光阻圖案204覆蓋的第二溝槽硬遮罩層202，並於其中形成開口206。

然後，請參考第2圖，進行一非等向性製程，移除未被上述第二硬遮罩層202覆蓋的第一硬遮罩層201，以形成第一硬遮罩圖案203，包括由下層的一氧化矽墊層圖案203a和上層的一氮化矽層圖案203b。在形成第一硬遮罩圖案203的期間會蝕刻消耗第二硬遮罩層202。接著，可利用第一硬遮罩圖案203做為蝕刻硬遮罩(etch hard mask)，進行一非等向性蝕刻製程，移除未被第一硬遮罩圖案203覆蓋的部分基板200，並於基板200中形成複數個溝槽208。在本發明一實施例中，溝槽208呈週期排列，且具有一第一週期P₁ 。在本發明一實施例中，每一個溝槽208具有相同的寬度W，且與溝槽之間的間距S相同。

之後，可利用例如化學氣相沉積(CVD)法、低壓化學氣相沉積(LPCVD)法或高溫氧化沉積(HTP)法等沉積方式，順應性於溝槽208的側壁和底面上形成一絕緣墊層210。在本發明一實施例中，絕緣墊層210可包括一氧化層、一氮化物層或其組合。在本實施例中，絕緣墊層210可為四乙基正矽酸鹽二氧化矽層(TEOS oxide)。

接著，請參考第3圖，可利用原子層沉積法(ALD)之沉積方式，順應性於溝槽208中形成一阻障層212，並覆蓋絕緣墊層210。在本發明一實施例中，阻障層212可包括鈦、氮化鈦或其組合。在本實施例中，阻障層212可為鈦和氮化鈦組成的疊層結構。然後，可利用化學氣相沉積(CVD)法之沉積方式，全面性形成一導電材料214，並填入溝槽208。在本發明一實施例中，導電材料214可包括例如鎢之金屬。

之後，請參考第4圖，可利用回蝕刻(etching back)製程，移除基板200上方和部分位於溝槽208中的阻障層212和導電材料214，經過上述回蝕刻製程之後，阻障層212和導電材料214的頂面係低於基板200的表面。

接著，請再參考第4圖，可利用原子層沉積法(ALD)之沉積方式，順應性於溝槽208中形成一第一介電層216，並覆蓋導電材料214。在本發明一實施例中，第一介電層216可包括氧化層或氮化層。本實施例中，襯於溝槽208側壁的第一介電層216可為氮化矽介電層。在本發明一實施例中，上述第一介電層216可於後續利用氣相摻雜方式於鄰近溝槽208部分側壁的基板200中形成接觸區時，避免摻質氣體擴散進入其他不想要的區域，並可利於後續蝕刻製程做為蝕刻硬遮罩而不損傷位於其下的導電材料214。

然後，請參考第5圖，可利用例如化學氣相沉積法(CVD)及後續之例如回蝕刻(etching back)製程，於溝槽208中形成填充層218，且覆蓋第一介電層216。在本發明一實施例中，填充層218的材質可為例如二氧化矽之絕緣材料。

第6~9圖係顯示本發明實施例之於溝槽中形成單側開口的方法，在以下的說明中，係特別以溝槽208₁ 和208₂ 說明形成單側開口的方法。之後，請參考第6圖，可利用例如化學氣相沉積法(CVD)全面性形成一第三硬遮罩層220。在本發明一實施例中，第三硬遮罩層220和第一硬遮罩圖案203為不同的材質，第三硬遮罩層220例如為未摻雜非晶矽(undoped amorphous silicon)。

然後，進行一微影製程，於上述第三硬遮罩層220上形成光阻圖案222，以定義出圖案化第三硬遮罩層220的位置。如第6圖所示，在本發明一實施例中，光阻圖案222呈週期排列，且具有一第二週期P₂ ，其中第二週期P₂ 為第一週期P₁ 的兩倍，且光阻圖案222的寬度D₁ 可與溝槽208的寬度W相同。如第6圖所示，在本發明一實施例中，光阻圖案222的側邊不與溝槽208(包括溝槽208₁ 和208₂ )的側邊對齊，且光阻圖案222與溝槽208₁ 的填充層218₁ 具有重疊部分L₁ 。

接著，請參考第7圖，進行一非等向性蝕刻製程，移除未被光阻圖案222覆蓋的第三硬遮罩層220，以形成寬度D₁ 的第三硬遮罩圖案220a。如第7圖所示，在本發明一實施例中，第三硬遮罩圖案220a的側邊不與溝槽208(包括溝槽208₁ 和208₂ )的側邊對齊，且第三硬遮罩圖案220a與溝槽208₁ 的填充層218₁ 具有一重疊部分L₁ 。上述第三硬遮罩圖案220a與填充層218₁ 的重疊部分L₁ 係決定後續於溝槽208₁ 中形成的單側開口的尺寸。

然後，請參考第8圖，可利用例如化學氣相沉積法(CVD)及後續之例如回蝕刻(etching back)製程，於第三硬遮罩圖案220a的一對側壁上自對準地且對稱地形成一對第四硬遮罩間隙壁224₁ 和224₂ ，其中填充層218₂ 係與第四硬遮罩間隙壁224₂ 的部分重疊並暴露出部分頂面226₂ ，且具有一暴露部分L₂ 。另外，第四硬遮罩間隙壁224₁ 係完全覆蓋填充層218₁ 的頂面226₁ 。在本發明一實施例中，第四硬遮罩間隙壁224₁ 和224₂ 與第一硬遮罩圖案203可為相同的材質，例如為氮化矽。或者，在本發明另一實施例中，第四硬遮罩間隙壁224₁ 和224₂ 與填充層218₁ 和218₂ 可為相同的材質，例如為氧化矽。如第8圖所示，第四硬遮罩間隙壁224₁ 和224₂ 的底面寬度D₂ 可與溝槽208(包括溝槽208₁ 和208₂ )的寬度W相同。在本發明一實施例中，填充層218₂ 從第四硬遮罩間隙壁224₂ 暴露出來的暴露部分L₂ 係決定後續於溝槽208₂ 中形成的單側開口的尺寸。由於第三硬遮罩圖案220a的寬度D₁ 、第四硬遮罩間隙壁224₁ 和224₂ 的底面寬度D₂ 皆與溝槽208(包括溝槽208₁ 和208₂ )的寬度W相同，所以重疊部分L₁ 和暴露部分L₂ 也會具有相同的尺寸，假如從上視圖看去，重疊部分L₁ 和暴露部分L₂ 會具有相同的面積。

接著，請參考第9圖，可利用乾蝕刻方式，移除第三硬遮罩圖案220a，以暴露出其與填充層218₁ 位於重疊部分L₁ 的部分頂面226₁ 。之後，可利用第一硬遮罩圖案203和第四硬遮罩間隙壁224₁ 和224₂ 做為蝕刻硬遮罩，進行一非等向性蝕刻步驟，移除未被第四硬遮罩間隙壁224₁ 和224₂ 覆蓋的填充層218₁ 和218₂ 、其下的部分第一介電層216和導電材料214以及位於溝槽208₁ 和208₂ 單側側壁上部分阻障層212，以於填充層218₁ 和218₂ 中分別形成開口230₁ 和230₂ ，並形成具有凹陷240的導電材料214，且暴露出位於溝槽208₁ 和208₂ 單側側壁上的第一介電層216和絕緣墊層210。上述開口230₁ 和230₂ 與重疊部分L₁ 和暴露部分L₂ 可具有相同的尺寸。另外，上述具有凹陷240的導電材料214可於後續製程中定義出埋藏位元線接觸區的形成位置。

接著，請參考第10圖，再利用第一硬遮罩圖案203和第四硬遮罩間隙壁224₁ 和224₂ 做為蝕刻硬遮罩，進行例如濕蝕刻之一等向蝕刻製程，從側向移除部分填充層218₁ 和218₂ ，且移除從凹陷240暴露出的部分絕緣墊層210，以暴露出溝槽208₁ 和208₂ 的單側側壁242。在本發明一實施例中，由於絕緣墊層210和填充層218₁ 和218₂ 可為例如氧化矽之相同材質，因此，可以選用適當的蝕刻劑，以使絕緣墊層210和填充層218₁ 和218₂ 為具有較第一硬遮罩圖案203和第四硬遮罩間隙壁224₁ 和224₂ 和導電材料214高的蝕刻率(具有良好的蝕刻選擇比)。經過等向蝕刻製程之後，係暴露出溝槽208₁ 和208₂ 的部分單側側壁242，且稍微擴大開口230₁ 和230₂ 的尺寸。

然後，可利用例如化學氣相沉積法(CVD)之薄膜沉積方式以及後續的回蝕刻步驟，以於溝槽208暴露的側壁242上形成擴散源層234，其中擴散源層234的頂面係低於基板200的表面。在本發明一實施例中，擴散源層234可為摻雜多晶矽層之導電層，例如為摻雜砷的多晶矽層(As-doped poly)。之後，可利用例如退火製程，將擴散源層234的摻質擴散進入鄰接的基板200中，以於鄰接擴散源層234的部分基板200中形成一擴散區236。在本發明一實施例中，接觸區236可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)。在基板200的導電類型為p型之一實施例中，接觸區236的導電類型可為n型。接觸區236的導電類型係依據擴散源層234的導電類型而定，但非限定本實施例。

接著，請參考第11圖，進行例如濕蝕刻之一等向蝕刻製程，移除填充層218₁ 和218₂ 。在本發明一實施例中，填充層218₁ 和218₂ 的材質可為氮化矽，其不同於第一介電層216、第一硬遮罩圖案203、第四硬遮罩間隙壁224₁ 和224₂ 和導電材料214的材質。因此，可以選用適當的蝕刻劑，以使填充層218₁ 和218₂ 為具有較第一介電層216、第一硬遮罩圖案203和第四硬遮罩間隙壁224₁ 和224₂ 和導電材料214高的蝕刻率(具有良好的蝕刻選擇比)。在本發明另一實施例中，填充層218₁ 和218₂ 與第四硬遮罩間隙壁224₁ 和224₂ 可為相同的材質，例如為氧化矽。因此，在進行移除填充層218₁ 和218₂ 的步驟時，也會同時移除第四硬遮罩間隙壁224₁ 和224₂ (圖未顯示)。

之後，請參考第12圖，可利用例如化學機械研磨(CMP)之平坦化製程移除第四硬遮罩間隙壁224₁ 和224₂ 。接著，可利用例如化學氣相沉積法(CVD)及後續之例如化學機械研磨(CMP)之平坦化製程，於溝槽208中填滿覆蓋層238，且覆蓋擴散源層234和導電材料214。在本發明一實施例中，覆蓋層238的材質可例如為二氧化矽之絕緣材料。經過上述製程之後，係完成成利用本發明實施例之半導體溝槽製程形成的動態隨機存取記憶體晶胞(DRAM cell)的埋藏位元線(buried bit line)500。

本發明實施例之半導體溝槽製程係提供於溝槽中形成單側開口的方法。上述半導體溝槽製程係先於基板中形成溝槽，並以填充物填滿上述溝槽，再利用與溝槽位置部分重疊的硬遮罩圖案以及硬遮罩間隙壁，以定義出溝槽單側開口的位置，其中硬遮罩圖案和硬遮罩間隙壁的寬度分別與溝槽的的寬度相同，且硬遮罩圖案和硬遮罩間隙壁為不同的材質。之後，利用硬遮罩間隙壁做為蝕刻硬遮罩，進行蝕刻製程，移除溝槽中的部分填充物並形成溝槽單側開口，以暴露出上述溝槽單側的側壁。上述半導體溝槽製程可以精確地定義出欲暴露出溝槽單側開口的位置。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

200．．．基板

201．．．第一硬遮罩層

201a．．．氧化矽墊層

201b．．．氮化矽層

202．．．第二硬遮罩層

203．．．第一硬遮罩圖案

203a．．．氧化矽墊層圖案

203b．．．氮化矽層圖案

204、222．．．光阻圖案

206、230₁ 、230₂ ．．．開口

208、208₁ 、208₂ ．．．溝槽

210．．．絕緣墊層

212．．．阻障層

214．．．導電材料

216．．．第一介電層

218、218₁ 、218₂ ．．．填充層

220．．．第三硬遮罩層

220a．．．第三硬遮罩圖案

224、224₁ 、224₂ ．．．第四硬遮罩間隙壁

226、226₁ 、226₂ ．．．頂面

234．．．擴散源層

236．．．接觸區

238．．．覆蓋層

240．．．凹陷

500．．．埋藏位元線

W．．．寬度

S．．．間距

P₁ 、P₂ ．．．週期

D₁ 、D₂ ．．．寬度

L₁ ．．．重疊部分

L₂ ．．．暴露部分

第1~12圖係顯示本發明一實施例之半導體溝槽製程的剖面示意圖。

200‧‧‧基板

203‧‧‧第一硬遮罩圖案

203a‧‧‧氧化矽墊層圖案

203b‧‧‧氮化矽層圖案

208、208₁ 、208₂ ‧‧‧溝槽

210‧‧‧絕緣墊層

212‧‧‧阻障層

214‧‧‧導電材料

216‧‧‧第一介電層

218、218₁ 、218₂ ‧‧‧填充層

220a‧‧‧第三硬遮罩圖案

224、224₁ 、224₂ ‧‧‧第四硬遮罩間隙壁

226、226₁ 、226₂ ‧‧‧頂面

W‧‧‧寬度

S‧‧‧間距

P₁ ‧‧‧週期

D₁ 、D₂ ‧‧‧寬度

L₁ ‧‧‧重疊部分

L₂ ‧‧‧暴露部分

Claims (13)

1. 一種半導體溝槽製程，包括下列步驟：提供一基板；於該基板上形成至少一第一硬遮罩圖案；移除未被該第一硬遮罩圖案覆蓋的部分該基板，以於該基板中形成包括一第一溝槽和一第二溝槽的至少二溝槽；於該第一和第二溝槽中形成一第一填充層和一第二填充層；於該第一硬遮罩圖案上形成至少一第二硬遮罩圖案，其中該第二硬遮罩圖案與該第一填充層部分重疊；於該第二硬遮罩圖案的一對側壁上形成一對第三硬遮罩間隙壁，其中該第二填充層係與其中之一個該第三硬遮罩間隙壁的部分重疊並暴露出部分頂面，且另一個該第三硬遮罩間隙壁係覆蓋該第一填充層；移除該第二硬遮罩圖案，以暴露出該第一填充層的部分頂面；以及移除未被該對第三硬遮罩間隙壁覆蓋的該第一和第二填充層，以暴露出該第一和第二溝槽的部分側壁。
2. 如申請專利範圍第1項所述之半導體溝槽製程，其中該些溝槽呈週期排列，且具有一第一週期。
3. 如申請專利範圍第2項所述之半導體溝槽製程，其中該至少一第二硬遮罩圖案為複數個該第二硬遮罩圖案，其中該些第二硬遮罩圖案呈週期排列，且具有一第二週期。
4. 如申請專利範圍第3項所述之半導體溝槽製程，其 中該第二週期為該第一週期的兩倍。
5. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第一和第二溝槽具有相同的寬度，且與該第一和第二溝槽之間的間距相同。
6. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第二硬遮罩圖案的寬度等於該第一和第二溝槽的寬度。
7. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第三硬遮罩間隙壁的寬度等於該第一和第二溝槽的寬度。
8. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第三硬遮罩間隙壁與該第一硬遮罩圖案具有相同的材質。
9. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第三硬遮罩間隙壁與該第一和第二填充層具有相同的材質。
10. 如申請專利範圍第1項所述之半導體溝槽製程，其中該第一硬遮罩圖案和該第二硬遮罩圖案為不同的材質。
11. 如申請專利範圍第1項所述之半導體溝槽製程，其中係利用微影暨蝕刻製程形成至少一該第二硬遮罩圖案。
12. 如申請專利範圍第1項所述之半導體溝槽製程，其中係利用乾蝕刻方式移除該第二硬遮罩圖案。
13. 如申請專利範圍第1項所述之半導體溝槽製程，其中係利用濕蝕刻方式移除未被該對第三硬遮罩間隙壁覆蓋的該第一和第二填充層。