TWI395843B - 矽基板及其製造方法 - Google Patents

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Description

矽基板及其製造方法
本發明，係有關於矽基板及其製造方法，特別是，係有關於提昇去疵能力，並適合於使用在供以作為記憶體、邏輯元件等之薄厚度的元件之製造的矽基板中之技術。
本申請，係對在2008年2月29日所申請之日本專利申請第2008-049847號主張優先權，並於此援用其內容。
由矽所成之薄厚度的半導體元件，係為藉由在對從以CZ(丘克拉斯基)法等所拉起之矽單結晶作切片後之矽基板上形成電路而製造者。當在矽基板中混入有重金屬或不純物的情況時，會成為使元件特性顯著地劣化。
作為在矽基板中混入重金屬或是不純物之要因，第一，係可列舉出在由拉起單結晶、切片、去角、以及研磨、研削、蝕刻等之表面處理所成的矽基板之製造工程中所產生的金屬污染。第二，係可列舉出在身為於矽基板上形成電路、並在電路形成後將晶圓背面作研削而將其薄厚度化為50μm左右等的工程之元件製造工程中，所產生的重金屬污染。
因此，從先前技術起，係利用有：在矽基板處形成氧析出物之IG(內部去疵)法、在矽基板之背面處形成背側損傷等之去疵區域(gettering site)的EG(外部去疵)法。
在日本特開平6-338507號公報中，係提案有藉由IG法來作處理的技術。在日本特開2006-313922號公報中，於第【0005】段中係記載有EG法之例，且亦記載有相關於碳離子注入之技術。
如此這般，作為在固體攝像元件中所使用之矽基板，係使用有：藉由在磊晶成長前實施氧析出熱處理而形成氧析出物之內部去疵法所得者、或是藉由在矽基板上將碳離子等之離子作離子注入之離子注入法所得者。
然而，最近，元件之薄厚度化係在進行，作為元件之厚度，係被要求有從50μm到40μm以下，甚至是30μm左右。然而，重金屬污染之產生，係特別是在元件製造最終工程之薄厚度化工程中最為容易產生。在如同上述一般之先前技術的IG(內部去疵)法的情況時，若是元件之薄厚度化成為上述一般之程度，則由於該薄厚度化工程，能得到IG效果之IG層的大部分係被除去，因此，係成為無法呈現充分之去疵能力，而有著形成元件之不良要因的問題。
又，當如同日本特開2006-313922號公報一般而對碳注入基板施加有高溫之熱處理的情況時，由於碳之注入所形成的結晶缺陷(結晶晶格變形等)係被緩和，而擔憂有其之作為去疵吸附之功能的降低。
本發明，係為有鑑於上述之事態而進行者，其目的，係在於提供一種：就算是將元件薄厚度化，亦能夠具有充分之去疵能力，同時，能夠防止矽基板之碎裂或是缺陷等的產生，而能夠提昇元件良率之矽基板及其製造方法。
本發明之矽基板，係為從藉由CZ法而作為碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、初期氧濃度為1.4×1013 atoms/cm3 以上且1.6×1018 atoms/cm3 以下所育成之矽單結晶而製造的矽基板。此矽基板，係於表面處被形成有元件，前述矽基板之厚度，係被設為40μm以下且5μm以上，同時，在前述矽基板之背面處，係被賦予有產生200Mpa以下且5Mpa以上之殘留應力的外因性去疵。
本發明之矽基板之前述殘留應力，係以為在對前述矽基板背面作了研削加工後而進行CMP加工所賦予者為理想。
本發明之矽基板之前述殘留應力，係以為在對前述矽基板背面作了研削加工後，藉由由膠質氧化矽或是矽結晶又或是類鑽石碳所成的硬度200HV以上1000HV以下之硬質的泥漿而進行CMP加工所賦予者為理想。
在本發明之矽基板的製造方法中，首先，係藉由CZ法而將作為碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、初期氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下之矽單結晶作育成。接下來，將該矽單結晶作切片並作成晶圓，並在晶圓之表面處形成元件，而後，將被形成了前述元件之前述晶圓的厚度，減少厚度為40μm以下且5μm以上，並在其之背面處，施加賦予有產生200Mpa以下且5Mpa以上之殘留應力的外因性去疵之加工。藉由如此這般地得到本發明之矽基板，而解決了上述課題。
作為前述產生殘留應力之加工，係亦可在對前述矽基板背面進行了研削加工之後，進行CMP加工。
產生前述殘留應力之加工，係以為在對前述矽基板背面作了研削加工後，進行藉由由膠質氧化矽或是矽結晶又或是類鑽石碳所成的硬度200HV以上1000HV以下之硬質的泥漿所致的CMP加工為理想。
本發明之記憶體元件的矽基板，係可藉由上述之任一者所記載之製造方法來製造。
上述之氧濃度，係可經由ASTM F121-1979來作測定。
上述之碳濃度，係可經由使用有FT-IR之方法來作測定。
又，硬度，係可經由使用有維氏硬度計之方法來作測定。
本發明之適合於記憶體、邏輯元件、固體攝像元件等之製造的矽基板，係具備有碳添加所致之析出物的核(重金屬之去疵吸附)。特別是，本發明之矽基板，係就算是在元件製造最終工程中之薄厚度化工程中或是之後，亦能夠藉由IG‧EG而呈現充分之去疵能力，同時，能夠防止碎裂、缺陷之產生。
藉由將此種矽基板使用在記憶體、邏輯元件等之製造中，係成為不會在構成元件之電路、電晶體、埋入型光二極體處產生起因於重金屬污染之缺陷，而能夠提昇元件元件之良率。
故而，若藉由本發明，則由於係具備有高去疵能力，因此，能夠提供可減低金屬污染之影響的矽基板。而，藉由此矽基板，能夠解決在製造成本、元件工程中之良率惡化等的問題點。
以下，根據圖面來對本發明之矽基板與其製造方法中的一種實施形態作說明。
圖1a～圖1c以及圖2a～圖2c，係為展示本實施形態之矽基板的製造方法之各工程的剖面圖。圖3，係為展示本實施形態中之矽基板的製造方法之流程圖。於圖中，符號W0係為矽基板。
在本實施形態中，係針對使用在記憶體元件之元件製造中的矽基板而作說明。
本實施形態之矽基板之製造方法，係具備有晶圓製造工程A與元件製造工程B。晶圓製造工程A，係如圖3中所示一般，具備有矽單結晶拉上工程S1、晶圓加工工程S2、以及磊晶層成膜工程S3。元件製造工程B，係如圖3中所示一般，具備有元件作製工程S4、薄厚度化工程S5、以及最後加工工程S6。
首先，在圖3所示之矽單結晶拉上工程S1中，係在石英坩鍋內將身為矽結晶之原料的多晶矽作層積配置，並進而在此多晶矽表面上適量塗布石墨粉，同時，作為摻雜物，而投入B(硼)。而後，例如依據丘克拉斯基法(CZ法)，而使多晶矽等熔融，並在此熔湯中浸漬矽種結晶，再藉由將此在氫氛圍內作拉上，而如後述一般地製造被添加有碳之CZ結晶。另外，所謂CZ結晶，係為對於亦包含有磁場施加CZ結晶的以丘克拉斯基法所製造的結晶之稱呼。
包含硼之p型的矽單結晶，係在多晶矽原料之階段中添加碳，並從此碳添加原料之融液來育成矽單結晶，同時，對單結晶中之氧濃度Oi作控制並拉上。以下，針對碳添加CZ矽單結晶之拉上作說明。於以下，係針對直徑300mm之晶圓作說明，但是，本發明係並不被限定於此。
圖4，係為適合於製造本實施形態之矽單結晶的CZ爐之縱剖面圖。CZ爐，係具備有被配置在處理室內之中心部處的坩鍋(石英坩鍋)101、和被配置在坩鍋101之外側的加熱器102。坩鍋101，係為藉由外側之黑鉛坩鍋101a來將於內側而收容原料融液103之石英坩鍋101作保持的雙重構造，並藉由被稱為基架(pedestal)之支持軸101b而被作旋轉以及升降驅動。在坩鍋101之上方，係被設置有圓筒形狀之熱遮蔽體107。熱遮蔽體107，係具備有藉由黑鉛而製作外殼並於此外殼之內部填充有黑鉛氈(felt)之構造。熱遮蔽體107之內面，係成為從上端部起涵蓋下端部而內徑漸漸減少之錐狀面。熱遮蔽體107之上部外面，係為對應於內面之錐狀面，而下部外面係被形成為略直線(鉛直)面，熱遮蔽體107之下部的厚度，係朝向下方而漸漸增加。
此例之CZ爐，例如，係為能夠進行目標直徑(DC)為310mm，而身體長度為例如1200mm之300mm直徑的單結晶育成者。
若是列舉出熱遮蔽體107之規格例。則係如同下述一般。將進入坩鍋中的部分之外徑設為例如570mm、將在最下端處之最小內徑S設為例如370mm、將半徑方向之寬幅(厚度)W設為例如100mm。又，坩鍋101之外徑，例如係為650mm，而熱遮蔽體107之下端的距離融液面之高度H例如係為60mm。又，錐狀面之傾斜角α，例如係設為21°。
接下來，針對用以育成碳添加CZ矽單結晶之作業條件的設定方法作說明。
首先，在坩鍋內將高純度矽之多結晶裝入，並以使結晶中之電阻率成為p-形態的方式，來添加硼而作為摻雜物。
所謂硼(B)濃度為p+形態，係指相當於電阻率8×10-3 Ωcm以上且10×10-3 Ωcm以下之濃度；所謂p形態，係指相當於電阻率0.1Ωcm以上且100Ωcm以下之濃度；所謂p-形態，係指相當於電阻率0.01Ωcm以上且0.1Ωcm以下之濃度。
又，所謂p/p-形態，係指在p-形態基板上層積了p形態之磊晶層的晶圓。
另外，電阻率，係可使用4探針電阻率測定器來作測定。
在本實施形態中，係以使矽基板中之碳濃度成為上述之範圍、成為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下的方式，來在矽熔融液中添加摻雜物。
又，以使矽基板中之氧濃度成為上述之氧濃度、成為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下的方式，來對結晶旋轉速度、坩鍋旋轉速度、加熱條件、施加磁場條件、拉上速度等作控制。
而後，將裝置內在惰性氣體氛圍下設定為減壓之1.33kPa以上且26.7kPa以下(10torr以上200torr以下)，並在惰性氣體(Ar氣體等)之中，將氫氣以使其成為3體積%以上20體積%以下的方式來作混合，並使其流入至爐內。壓力，係期望設為1.33kPa(10torr)以上，較理想，係設為4kPa以上且26.7kPa以下(30torr以上且200torr以下)，進而，更理想，係設為4kPa以上且9.3kPa以下(30torr以上且70torr以下)。壓力之下限，由於氫之分壓若是變低，則融液以及結晶中之氫濃度係會變低，因此，為了對此作防止，而規定了上述之下限壓力。壓力之上限，由於爐內之壓力若是增大，則結晶中之碳濃度會成為較所期望之值更高，且會引起結晶之有位錯化，因此，為了對此作防止，而規定了上述之上限壓力。另外，結晶中之碳濃度成為較所期望之值更高的原因，係因為：若是爐內之壓力增大，則Ar等之惰性氣體的在融液上之氣體流速係降低，而使從碳加熱器或碳構件所脫氣了的碳或是從融液而蒸發之SiO等的反應物氣體成為難以被作排氣之故。又，結晶之有位錯化，係由於若是爐內之壓力增大，則SiO係會在爐內之融液上部的1100℃程度或是更低溫之部分處凝集，並使塵埃產生而落下至融液中，而被引起。
接下來，藉由加熱器102來作加熱，並使矽熔融，而作成融液(原料融液)103。接著，將被安裝於種晶夾具105上之矽種結晶浸漬在融液(原料融液)103中，並一面使坩鍋(石英坩鍋)101以及拉上軸104旋轉，一面進行結晶106之拉上。結晶方位係設為{100}、{111}或是{110}之任一者，並在進行了用以成為結晶無轉位化之種晶縮緊後，使肩部形成，並設為例如310mm之目標體部直徑。
而後，以一定之拉上速度來將體部育成至例如全長1200mm為止，並藉由與通常相同之條件來作縮徑並進行尾部縮緊，而後，使結晶成長結束。於此，拉上速度，係因應於電阻率、矽單結晶直徑尺寸、所使用之單結晶拉上元件的熱區構造(熱環境)等，而適宜作選擇。例如，在定性上而言，係可採用使單結晶面內被包含有產生OSF環之區域的拉上速度。拉上速度之下限，係可設為在單結晶面內使OSF環區域產生且不會產生位錯叢集的拉上速度以上之速度。
又，能夠將前述惰性氛圍中之氫濃度，設為相對於爐內壓為4.0kPa以上且9.33kPa以下(30torr以上且70torr以下)而為3體積%以上20體積%以下之範圍中。爐內壓力，係期望設為1.33kPa(10torr)以上，較理想，係設為4.0kPa以上且26.7kPa以下(30torr以上且200torr以下)，進而，更理想，係設為4.0kPa以上且9.3kPa以下(30torr以上且70torr以下)。此下限值，由於氫之分壓若是變低，則融液以及結晶中之氫濃度係會變低，因此，為了對此作防止，而規定了上述之下限壓力。而上限值，由於爐內之壓力若是增大，則結晶中之碳濃度會成為較所期望之值更高，且會引起結晶之有位錯化，因此，為了對此些作防止，而規定了上述之上限壓力。結晶中之碳濃度成為較所期望之值更高的原因，係因為：若是爐內之壓力增大，則Ar等之惰性氣體的在融液上之氣體流速係降低，而使從碳加熱器或碳構件所昇華了的碳或是從融液而蒸發之SiO等的反應物氣體成為難以被作排氣之故。又，結晶之有位錯化，係由於若是爐內之壓力增大，則SiO係會在爐內之融液上部的1100℃程度或是更低溫之部分處凝集，並使塵埃產生而落下至融液中，而被引起。作為氫分壓，係以設為40pa以上、400Pa以下為理想。
在包含有氫之惰性氛圍中作育成時之矽單結晶中的氫濃度，係可經由氛圍中之氫分壓來作控制。氫之對於結晶的導入，係為：氛圍中之氫溶解在矽融液中並成為定常(平衡)狀態，進而，對於結晶，係在凝固時經由濃度偏析而對液相與固相中之濃度作分配。
融液中之氫濃度，依據亨利定律，係依存於氣相中之氫分壓而被決定。剛凝固後之結晶中氫濃度，係可藉由對氛圍中之氫分壓作控制，而在結晶之軸方向上一定地控制為所期望之濃度。
若藉由此種矽單結晶育成方法，則藉由在包含有氫之惰性氛圍中而將矽單結晶拉上，在結晶之直徑方向的全區域中係不會包含有COP以及位錯叢集。進而，能夠將能夠拉上晶格間矽優勢區域(PI區域)之單結晶的PI區域拉上速度之範圍擴大並作拉上，而將單結晶直體部設為不包含有位錯叢集之晶格間矽優勢區域(PI區域)。同時，若藉由此種矽單結晶育成方法，則藉由將OSF環之寬幅縮小，能夠將在先前技術中之為了將無Grown-in缺陷單結晶作拉上時所必須設定在非常狹窄之範圍中的PI區域拉上速度之範圍擴大，而成為能夠極為容易地且以相較於先前技術而更快之拉上速度來育成無Grown-in缺陷單結晶。而，當以在結晶面內會產生OSF環區域之條件來將矽單結晶作了拉上的情況時，係成為能夠將OSF環之寬幅縮小並將其之影響降低。
另外，於此，當將PI區域拉上速度範圍在氫氛圍中以及不含有氫之惰性氛圍中作比較時，係設為在上述之剛凝固後的結晶內之軸方向溫度梯度G之值係為一定而不作變化的狀態下來作比較。
具體而言，經由設為氫氛圍，相較於不存在有氫的情況，能夠將可拉上由晶格間矽型之無Grown-in缺陷區域(PI區域)所成的無Grown-in缺陷單結晶的PI區域拉上速度範圍提昇為4倍以上。例如，如圖5中所示一般，能夠擴大為4.5倍的餘裕來進行拉上，並成為能夠經由此種範圍之拉上速度來將所期望之單結晶作拉上。
此時，能夠將OSF環之發生區域縮小。另外，PV區域(空孔型之無Grown-in缺陷區域)的大小，係不會由於氫之添加而變化。
在本實施形態中，藉由如同上述一般地而進行氫添加，而成為容易拉上無Grown-in缺陷單結晶。進而，藉由添加碳，亦能夠降低OSF環之影響。藉由此些效果之相輔相成，當在此晶圓上使磊晶層成長時，能夠使起因於OSF環之缺陷降低，並能夠進行具備有前述之所期望品質的單結晶之拉上，且能夠提昇作業效率，而成為能夠將矽單結晶或是由此矽單結晶所製造之矽基板的製造成本大幅地削減。
在圖3中所示之矽單結晶拉上工程S1之後，於圖3所示之晶圓加工工程S2中，加工碳添加高濃度硼CZ矽單結晶，而得到圖1a中所示之包含有碳的矽基板W0。
在晶圓加工工程S2中之矽基板(晶圓)WO的加工方法，係依據通常技術。將碳添加高濃度硼CZ矽單結晶，經由ID鋸或是線鋸等之切斷元件來作切片，並對所得到之矽晶圓進行退火，而後，進行表面之研磨‧洗淨等之表面處理工程。另外，除了此些之工程外，亦存在有摩擦、洗淨、研削等之各種的工程，而可因應於工程順序之變更、省略等的目的，來適宜對工程作變更使用。
如此這般所得到之矽基板WO，硼(B)濃度係被設為p-形態，而被設為碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、以及氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下。
由於碳係以固溶形態而被含有於矽中，因此，係以在矽晶格中將碳與矽作置換的形式而被導入。亦即是，碳之原子半徑，由於相較於矽原子係為較小，因此，當在置換位置處將碳作了配位的情況時，結晶之應力場係成為壓縮應力場，而成為容易將晶格間之氧以及不純物捕獲於壓縮應力場中。以此置換位置碳作為起點，例如在後述元件作製工程S4中，伴隨位錯之碳與氧之間的析出物係容易以高密度而出現，而能夠對於矽基板W0賦予高去疵效果。藉由此，在元件作製工程S4中，亦成為能夠具備有充分之去疵能力。
此種碳之添加濃度，係有必要限制在上述之範圍內。此係因為，若是碳濃度未滿上述之範圍，則碳‧氧系析出物之形成促進係不會成為活躍，故而，係無法實現上述之高密度的碳‧氧系析出物之形成。
另一方面，若是超過上述範圍，則雖然碳‧氧系析出物之形成係被促進，而能夠得到高密度之碳‧氧系析出物，但是，由於析出物之尺寸係被抑制，其結果，析出物周圍之變形變弱的傾向係變強。故而，由於變形之效果係變弱，因此用以將不純物捕獲之效果(去疵能力)係減少。
進而，矽基板W0中之氧濃度，係有必要限制在上述之範圍內。此係因為，若是氧濃度未滿上述之範圍，則碳‧氧系析出物之形成係不會被促進，故而，係無法得到上述之高密度的碳‧氧系析出物。
另一方面，若是超過上述之範圍，則氧析出物之尺寸係減少，而母體矽原子與析出物邊界處之變形的效果係被緩和，而有使變形所致之去疵效果降低之虞。
進而，作為對於此氧析出物的影響，藉由設為更高之硼濃度，硼‧碳‧氧所致之複合缺陷形成係被促進。
接下來，在圖3所示之晶圓加工工程S2中，對身為碳添加CZ結晶之上述矽基板W0的表面進行鏡面加工，而後，進行例如將SC1及SC2作了組合之RCA洗淨。
而後，在圖3所示之磊晶層成膜工程S3中，於上述矽基板W0之表面上使磊晶層成長。因此，將上述矽基板W0裝入至磊晶成長爐中，並使用各種CVD法(化學氣相成長法)，而如圖1b中所示一般，使硼(B)濃度被設為p形態的磊晶層W0a成長。
圖1b中所示之形成了磊晶層W0a的p/p-形態之矽基板W1，係如圖1c中所示一般，在該磊晶層W0a上，因應於需要而形成氧化膜W0b、並進而形成氮化膜W0c，而作成矽晶圓(矽基板)W2，之後，供給至元件製造工程B中。
於此，被供給至元件製造工程B中之矽基板W1或是矽基板W2處的矽基板W0，係為包含有硼以及固溶碳之CZ結晶。但是，在該結晶成長中所形成之氧析出核或是氧析出物，由於係藉由磊晶成長時之熱處理而收縮(shrink)，因此，在矽基板W1階段之矽基板W0中，於光學顯微鏡中並不會觀察到被顯在化了的氧析出物。
為了將對重金屬作去疵之去疵吸附作確保，在磊晶層W0a成長後，賦予以下之條件。作為能夠期待有氧化析出物等之析出促進的溫度條件，係有必要施加較理想為600℃以上且800℃以下而0.25小時以上且3小時以下之低溫熱處理，而以置換位置碳為起點來將硼‧碳‧氧系之氧析出物W07析出。
另外，所謂硼‧碳‧氧系析出物，係指身為包含有硼‧碳之複合體(叢集)的析出物。
此氧析出物W07，若是以含有固溶碳之矽基板W1作為出發材料，則在經過元件製造工程B之初期階段的過程中，會涵蓋矽基板W0全體地而自然產生性的析出。故而，能夠將對於在元件製造工程B中之金屬污染而去疵能力為高的去疵吸附，從磊晶層之正下方起涵蓋矽基板W0之全厚度地而形成。故而，在磊晶層之近接區域中的去疵係被實現。
為了實現此去疵，身為硼‧碳‧氧系之複合體的氧析出物(BMD：Bulk Micro Defect)W07，係以尺寸為10nm以上且100nm以下，並在矽基板W0中以1.0×106 個/cm3 以上且1.0×1011 個/cm3 以下而存在為理想。
另外，於此情況中之BMD尺寸，係指在矽基板之厚度方向剖面的TEM觀察像中之析出物的對角線長度，並設為以該觀察視野內之析出物的平均值來作表示者。
另外，BMD之密度，係可使用輕蝕刻後之剖面光學顯微鏡觀察來作測定。
將氧析出物W07之尺寸設為上述之範圍中的下限以上的原因，係為了讓使用在母體矽原子與氧析出物之邊界處所產生的變形之效果來捕獲(去疵)晶格間不純物(例如重金屬等)的機率增加。又，若是氧析出物W07之尺寸係超過上述範圍，則由於基板強度會降低，或是會產生有在磊晶層處之位錯發生等的影響，故並不理想。
又，氧析出物W07之在矽基板中的密度，由於在矽結晶中之重金屬的捕獲(去疵)，係依存於在母體矽原子與氧析出物之邊界處所產生之變形以及邊界準位密度(體積密度)，因此，係以設為上述之範圍為理想。
在圖3所示之元件作製工程S4中，係在圖1c中所示之矽晶圓W2表面上，形成成為元件之構造，而如圖2a所示一般，製造厚度T3較理想為1000μm以下且500μm以上、更理想為800μm以下且600μm以上、特別理想為700μm左右的矽基板W3。另外，將在矽基板W3中之具有元件構造的部分，稱為元件區域W0d。
作為元件作製工程S4，亦可採用記憶元件之一般性的製造工程。於此雖展示其中一例，但是，係並沒有限定於此構造‧工程的必要。
在元件作製工程S4中，形成具備有浮動閘極之MOS-FET(金屬氧化物半導體接合電晶體)。藉由此，而製造於表面上被形成有成為記憶體元件之部分的矽基板W3。
在上述之元件作製工程S4中，例如，在閘極氧化膜形成工程、元件分離工程以及多晶矽閘極電極形成等之工程中，通常係進行有600℃以上且1000℃以下之熱處理，在此熱處理中，能夠謀求上述之氧析出物W07的析出，並能夠在之後的工程中使其作為去疵吸附而起作用。
另外，在此些之元件作製工程S4中的熱處理條件，係可對應於在圖6中所示之各條件。
另外，當在元件製造工程B之前而進行上述之為了謀求氧析出物W07之析出所進行的熱處理之情況時，係期望在上述之溫度600℃以上且800℃以下、處理時間0.25小時以上且3小時以下之條件下，在氧和氬、氮等之惰性氣體間之混合氛圍中來進行熱處理。藉由此，能夠在矽基板中使其具有IG(去疵)效果。於此，關於高濃度硼基板，由於進行此熱處理工程一事係並非絕對為必須，因此，係可省略。
另外，使其具有IG效果之熱處理，不論在元件製造工程B中或是較其為更之前，若是此熱處理為較上述之溫度範圍更低，則硼‧碳‧氧之複合體形成係為不足，當產生有基板之金屬污染的情況時。係無法出現充分之去疵能力，故並不理想。又，若是較上述之溫度範圍為更高，則氧析出物之凝集係過度的發生，其結果，去疵吸附之密度會成為不足，故並不理想。
又，在此熱處理中，只要是設為能夠展現與600℃、30分鐘之條件為同等的析出之熱處理溫度‧時間以上，則亦可將溫度之升降以及處理時間之增減設定為相異之條件。又，只要是設為能夠展現與800℃、4小時之條件為同等的析出之熱處理溫度‧時間以下，則亦可將溫度之升降以及處理時間之增減設定為相異之條件。
接著，藉由圖3中所示之薄厚度化工程S5，而將矽基板W3設為較理想為厚度10μmn以上且30μm以下、更理想為厚度30μm左右之基板W5。
在圖3所示之薄厚度化工程S5中，首先，作為研削處理工程，係藉由對圖2a中所示之被設為了厚度T3的前述矽基板W3之背面W3a作研削加工，而將其薄厚度化，並作成圖2b中所示之厚度T4的基板W4。另外，在矽基板W3中之矽基板W0，係經由研削加工而成為加工變質層W0f與塊狀層(bulk layer)W0e。
作為此時之條件，例如係如同下述一般地被設定。
厚度T3：700μm；厚度T4：60μm(50～80μm)，在背面形成隨機的加工變質層，表面狀態粗度5nm。
另外，研削加工，係以藉由研磨機(grinder)等來進行為理想。
厚度T4，係以50μm以上且80μm以下之範圍為理想。
又，粗度係以4nm以上且8nm以下之範圍為理想，並以5nm左右為更理想。
在薄厚度化工程S5中，於研削處理工程後，藉由以由膠質氧化矽或是矽結晶又或是類鑽石碳所成的硬度200HV以上1000HV以下之硬質的泥漿來進行CMP加工，而作成圖2c中所示之厚度T5的基板W5。
作為此時之條件，係如同下述一般地被設定。
厚度T5：30μm；表面狀態：粗度5nm。
又，CMP加工工程所致之厚度T5，係以10μm以上且40μm以下之範圍為理想，又以30μm左右為更理想。又，粗度係以4nm以上且8nm以下之範圍為理想，並以5nm左右為更理想。
作為此CMP處理條件，係如同下述一般地被設定。
藉由硬度200HV以上且1000HV以下、粒徑10nm以上且100nm以下之由膠質氧化矽或是矽結晶又或是類鑽石碳所成的砥粒為以重量比1wt%以上且5wt%以下而存在之泥漿，來在由氧化鋁所成之平台上而進行壓力100g/cm2 以上且500g/cm2 以下、處理時間10秒以上且60秒以下之處理。
而後，作為研磨工程，進行壓力100g/cm2 以上且500g/cm2 以下、處理時間10秒以上且60秒以下之處理。藉由此，基板W5，其厚度係被設為40μm以下且5μm以上，同時，在其之背面W5a處，係成為被賦予有產生200Mpa以下且5Mpa以上之殘留應力的外因性去疵。此時，背面W5a之表面狀態，係被設為並不會產生碎裂、缺角之程度的粗度5nm左右。
另外，厚度係以40μm以下且5μm以上為理想，並以35μm以下且25μm以上之範圍為較理想，又以30μm左右為更理想。又，粗度係以3nm以上且7nm以下之範圍為理想，並以5nm左右為更理想。
於此，殘留應力之測定，係為藉由顯微拉曼裝置而以剖面入射之方法來進行者。
又，粗度之測定，係可使用Nomarski型表面粗度測定裝置等來作測定。
在本實施形態之矽基板W5中，藉由在鑄錠拉上時而摻雜碳並將氧濃度設定為特定之範圍，於元件區域下方之塊狀層W0e中係具有IG能力。進而，藉由在對於加工變質層W0f之背面W5a的薄厚度化處理中，於中途而停止CMP加工，並於其後將背面藉由研磨工程來作半研磨(half polish)，而使其具有EG能力。故而，就算是在由於薄厚度化而使IG層之膜厚減少了的狀態下，亦由於能夠藉由背面EG而維持在具有充分之去疵能力的狀態，因此，就算是使用在厚度T5為30μm左右之記憶體、MCP 對應之記憶體基板、特別是使用在Flash記憶體中的情況時，亦能夠將金屬污染之影響排除。同時，由於係藉由CMP處理與半研磨處理而進行薄厚度化，並作為對背面之紋理作了控制的狀態而使處理結束，因此，能夠防止碎裂、缺角之產生，而作成良率高之矽基板。
以下，根據圖面來對本發明之矽基板與其製造方法中的另外一種實施形態作說明。
在本實施形態中，與上述之實施形態相異處，係在於該矽基板係身為使用在被作為邏輯元件之元件製造中的矽基板，而在共通之構成要素處，係附加相同之符號，並省略其說明。
在本實施形態中，於晶圓製造工程A中，係將硼(B)濃度被設為了p+型之矽單結晶鑄錠作拉上，同時，將磊晶層之碳濃度設為p型，而將圖7c中所示之矽基板W3設為p/p+型。
首先，經過晶圓製造工程A，而準備圖7a中所示之在p-型矽基板30之上形成了p型之磊晶層(高濃度雜質含有層)31的矽基板W2。
在元件作製工程S4中，如圖7b中所示一般，在此磊晶層31上，形成相較於p型而雜質濃度為更低之低濃度雜質含有層32。
接著，作為第1預退火處理，在惰性氣體氛圍下，以1000℃以上之溫度、例如以1200℃而進行熱處理，而將矽基板W2之表面近旁的氧除去。經由將矽基板W2之表面近旁的氧除去，而抑制缺陷之產生。
接在第1預退火處理之後，在惰性氣體氛圍下，以1000℃以下之溫度、例如以800℃而進行第2預退火處理，而使晶格間氧析出，並產生多數之晶格缺陷(氧析出物)。
接下來，如圖7c中所示一般，在基板之表面近旁處藉由雜質注入等來形成元件活性區域33a。又，在基板之表面上形成氧化膜或配線層等之層積構造，並形成電晶體或電容(未圖示)。接著，形成將被形成有元件活性區域33a之基板的表面作覆蓋之表面保護膜(未圖示)，而作成矽基板W3。
在矽基板W3之表面近旁處，係被形成有具備pn接合等之元件活性區域(device area)33a。元件活性區域33a，係從下部半導體晶片30之表面起而形成至20μm左右之深度。在低濃度雜質含有層32中，係被形成有：在高濃度雜質含有層31中所包含之硼於低濃度雜質含有層32中擴散所成的雜質擴散區域32a。雜質擴散區域32a，係具有數μm左右之厚度。
如此這般，而製造於表面上被形成有成為邏輯元件之部分的基板W3。
另外，在圖7c之矽基板W3中的矽基板30，係對應於圖2a之矽基板W0。又，高濃度雜質含有層31、低濃度雜質含有層32、雜質擴散區域32a、及元件活性區域(device area)33a，係對應於圖2a之元件區域W0d。
被形成有成為邏輯元件之部分的矽基板W3，係被作為上部半導體晶片，此係為例如DRAM以外之記憶體半導體裝置、CPU、DSP(Digital Signal Processor)等。或是，亦可作為下部半導體晶片，此係為例如DRAM等之記憶體半導體裝置。此些之下部半導體晶片以及上部半導體晶片，係與MCP(Multi Chip Package)基板一同地經由焊接導線而被連接，並成為多晶片封裝。
又，在元件製造工程B之薄厚度化工程中，對矽基板W3之背面作加工，而如圖2c中所示一般地將厚度T5設為40μm左右。
在本實施形態之矽基板中，藉由在鑄錠拉上時而摻雜碳並將氧濃度設定為特定之範圍，於元件區域下方之塊狀層中係具有IG能力。進而，藉由在對於背面所進行的薄厚度化處理中，於中途而停止CMP加工，並於其後對背面進行半研磨(half polish)，而使其具有EG能力，因此，能夠維持在具備有充分之去疵能力的狀態下。故而，就算是在作成了厚度T5為40μm左右之邏輯元件、SoC(System on Chip)的情況時，亦能夠將金屬污染之影響排除，同時，防止碎裂、缺角之產生，而作成良率高之矽基板。
例如，係可作為NAND-FLASH或是NOR-FLASH等之Multi Chip Package(MCP)用的晶圓來利用等。於此情況，亦由於元件構造係為CMOS，因此，在前述硼(B)濃度為相當於電阻率8×10-3 Ω cm以上且10×10-3 Ω cm 以下之濃度、碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、且氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下之範圍，以及背面殘留應力係為上述之範圍的情況中，能夠維持IG以及EG所致之高去疵能力。
進而，可將本發明之形態適用於固體攝像元件，並作為上述之裝置作製工程S4，而採用固體攝像元件之一般性的製造工程。作為其中一例，針對CCD元件而於圖8a~圖8f中作了展示，但是，係並沒有限定為此工程的必要。
亦即是，元件作製工程S4，首先，係如圖8a中所示一般，準備圖1b中所示之在p+型矽基板1之上形成了p型之磊晶層2的矽基板3。接下來，如圖8b中所示一般，在此磊晶層2之特定位置處形成第1之n型井區域11。而後，如圖8c中所示一般，在表面上形成閘極絕緣膜12，同時，在第1之n型井區域11之內部，經由離子注入而將p型以及n型之雜質選擇性地注入，並分別形成構成垂直傳送暫存器之p型傳送通道區域13、n型通道阻絕區域14以及第2之n型井區域15。
接下來，如圖8d中所示一般，在閘極絕緣膜12之表面的特定位置處形成傳送電極16。而後，如圖8e中所示一般，經由在p型傳送通道區域13與第2之n型井區域15之間，將p型以及n型之雜質選擇性地注入，而形成將n型之正電荷積蓄區域17與p型之雜質擴散區域18作了層積的光二極體19。
進而，如圖8f中所示一般，在表面上形成層間絕緣膜20，而後，在除了光二極體19的正上方以外之層間絕緣膜20的表面上形成遮光膜21，經由此，而能夠製造成為固體攝像元件之基板W3。
另外，在成為固體攝像元件之上述裝置作製工程S4中的熱處理條件，係為對應於在圖6中所示之各條件者。
具體而言，對於成膜了磊晶層2之矽基板3(對應於在圖1b中所示之成膜了磊晶層W0a的矽基板W1)，從於圖6中所示之initial起，step1、step2、step3、step4、step5之各個，係可以說是對應於光二極體以及傳送用之電晶體形成工程的各工程之結束的時間點(圖8a～圖8f)。
又，磊晶層2(於圖1b中所示之磊晶層W0a)之厚度，當元件係被作成固體攝像元件的情況時，為了將元件之分光感度特性提昇的理由，係以設為2μm以上且10μm以下之範圍為理想。
又，亦可在圖1c所示之矽晶圓W2處，經由在元件製造工程B中而於磊晶層W0a處形成埋入型光二極體，而作成固體攝像元件。
另外，在矽晶圓W2中之氧化膜W0b以及氮化膜W0c之厚度，由於在設計傳送電晶體之驅動電壓時的限制，係以分別設為氧化膜W0b為50nm以上且100nm以下，以及氮化膜W0c、具體上係以將在固體攝像元件處之多晶矽閘極膜W1b設為1.0μm以上且～2.0μm以下為理想。
作為矽基板，以p+型為理想之理由，係為了使元件之設計成為容易。詳細而言，係因為能夠藉由使用p+晶圓(矽基板)一事，來防止當元件動作的情況時所產生的浮游電荷讓寄生電晶體產生未預期動作之所謂的閂鎖(Latchup)效應，而使裝置之設計成為容易之故。又，亦具有以下優點：當使用溝渠構造之電容器的情況時，溝渠周邊之電壓施加時的空乏層擴散，當p+晶圓的情況時，係能夠被防止。
進而，在摻雜了高濃度硼(B)之矽單結晶中，相較於其他之摻雜物，熱處理所致之氧析出物的凝集係容易產生。可以想見，此係因為高濃度硼(B)以及氧等之雜質係叢集，而容易形成作為氧析出物之核的缺陷之故。
進而，係得知了：此種硼起因之熱處理所致的氧析出物之凝集，在高氧濃度之矽結晶中係為顯著。
發明者們，係在對於碳、氧以及硼之狀態、特性作了分析‧檢討後，發現了：若是對於在B濃度為相當於電阻率8×10-3 Ωcm以上且10×10-3 Ωcm以下之濃度、碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、且氧濃度為1.0×1018 atoms/cm3 以上且10×1018 atoms/cm3 以下之條件下所拉起之矽單結晶，而對晶圓作加工並成膜磊晶層，並經過600℃以上且800℃以下之熱處理工程，則作為BMD之大小‧密度，係可形成在重金屬之去疵中所需要的去疵吸附，而能夠製造出具備有充分之去疵能力的矽基板。
但是，當在被設為p+之含有高濃度之硼的基板之情況時，則不需實施前述熱處理，即可促進析出。
進而，當在高濃度硼添加矽結晶中將碳以1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下的範圍而作了添加的情況時，於結晶成長過程中，係被形成有以碳、朋或是氧作為核之去疵吸附。此些，係在高溫熱處理中亦安定地存在，且在磊晶成長後亦可存在。故而，在磊晶成長之後，便會立即作為氧析出之核而起作用，並在元件熱處理工程中成長，而對於在元件熱處理工程中之重金屬污染來作為去疵吸附而有效地起作用。
在本發明之製造方法中，係可具備有：藉由CZ法而將具備有硼(B)濃度為相當於電阻率8×10-3 Ωcm以上且10×10-3 Ωcm以下之濃度、碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下之矽單結晶作拉上的工程；和進行在從所拉上之矽單結晶而切片了的矽基板上形成氧析出物之熱處理的熱處理工程。
本發明之製造方法，係可將形成前述氧析出物之熱處理，在溫度600℃以上且800℃以下、處理時間0.25小時以上且3小時以下、且將氛圍氣體設為氧和氬或氮等之惰性氣體間之混合氛圍中來進行。
又，在本發明之製造方法中，較理想，係在進行形成前述氧析出物的熱處理之前，具備有：在前述切片後之矽基板表面上而成膜將硼(B)濃度設為了電阻率0.1Ωcm以上且100Ωcm以下的矽磊晶層之工程。
進而，本發明之製造方法，係可在育成前述矽單結晶時之惰性氛圍氣體中添加氫。此時，可將在前述矽單結晶拉上工程中之於惰性氣體中添加了氫的氛圍之氣壓，設為減壓之1.33kPa以上且26.7kPa以下，並將前述氛圍中之氫氣濃度設為3體積%以上且20體積%以下。
又，本發明之矽基板，係可藉由上述之任一者所記載之製造方法來製造。
亦可採用使成為內部去疵之去疵吸附的BMD中的大小為10nm以上且100nm以下者，以密度1.0×106 個/cm3 以上且1.0×1011 個/cm3 以下來存在之手段。
另外，於此情況中之BMD尺寸，係指在矽基板之厚度方向剖面的TEM觀察像中之析出物的對角線長度，並設為以該觀察視野內之析出物的平均值來作表示者。
在本發明之形態中，在得到固體攝像元件之矽基板的情況時，係為在固體攝像元件之成為埋入型光二極體的正下方之位置處，而被形成有大小為10nm以上且100nm以下之BMD以密度1.0×106 個/cm3 以上且1.0×1011 個/cm3 以下而存在的去疵層之矽基板，並在藉由上述之製造方法而製造的矽基板之正上方，形成有將硼(B)濃度設為了電阻率0.1Ωcm以上且100Ωcm以下的矽磊晶層，且在前述磊晶層之正下方，被設置有前述去疵層。
以下，在本發明中，針對可想見會呈現有高去疵能力的模式來作說明。
在摻雜物(B)濃度係被設為1×1015 atoms/cm3 (0.5atoms/cm3 以上且5×1015 atoms/cm3 以下)，且電阻率成為10Ωcm之p-基板中，將碳濃度設為1×1017 atoms/cm3 (0.5atoms/cm3 以上且1×1017 atoms/cm3 以下)，而以相較於硼(B)濃度而存在有更多的方式來將碳作了添加的情況時，將氧濃度設為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下的程度。如此一來，相較於硼(B)之濃度，碳與氧之濃度係為高，且碳與氧係為同程度，因此，可以想見，在此種基板中，容易成對的矽為碳-氧。故而，作為在矽結晶中之與去疵西附有所關連的結合狀態，可以想見係成為被形成有碳-氧對。
於此，由於碳係相較於矽而原子半徑為更小，因此，若是進入至矽之晶格點中，則其附近係作形變，而成為被形成變形場。藉由在此狀態之基板中進行DK(Donor Killer)或是在元件製造工程B中之熱處理等，晶格間之氧係集中在碳-氧對附近之變形場中，並成為形成BMD。如此這般，在元件區域或是容易產生重金屬污染之接近晶圓表面的位置處，由於碳係被添加於矽基板中，並於其附近產生形變，因此，重金屬係擴散並被去疵。其結果，係得到了去疵效果。亦即是，藉由碳-氧對之存在，而成為氧析出物之核生成中心(Nucleation Center)。
相對於此，當被設為了硼(B)濃度為1×1018 atoms/cm3 左右(0.5×1018 atoms/cm3 以上且5×1018 atoms/cm3 以下)的高添加之p+基板或是p++基板的情況時，相較於上述之p-基板，硼(B)濃度係多出了3個數量級左右。因此，相較於上述之p-基板，由於與碳以及氧之濃度成為了同等之高濃度硼(B)的影響，相對於碳-氧，可以想見硼-氧或碳-硼係成為容易成對。進而，係被形成有此些之碳-氧、硼-氧、碳-硼之複合體，或是除了此些之外，亦被形成有碳-硼-氧或是此些之與矽之間有所關連的多數之複合體。此些，由於係與碳-氧對同樣的而具有變形場，因此，此些之全部的對以及複合體，係會成為析出核。亦即是，在高添加的基板中，由於係可形成多數之變形場，因此，相較於具備有p-之硼(B)濃度的基板，係存在有壓倒性多數之析出核，且能夠成為去疵吸附的析出密度亦壓倒性地變高。
另外，在上述之複合體形成中，可預想到，矽結晶中之空孔(Vacancy)與晶格間型矽(Interstitisal-Si)亦會有所參與。
又，在本發明之矽基板中，係將此些之析出核視為硼‧碳‧氧所致之複合缺陷。
又，在攝像元件之製造中，由於防止重金屬污染一事係為非常重要，因此，藉由除了上述之B、O所致之IG以外，進而在基板背面形成作為EG之紋理，其結果，能夠得到充分的去疵能力。
進而，p/p+型之矽基板，由於係具有強力之去疵特性，因此，作為對於重金屬污染為敏感之元件用的矽基板，係為有效。又，在電子元件製造工程B中，由於若是配線規則之細微化越進展，則矽基板之平坦度係越會對元件良率造成影響，因此，係被要求有高平坦度。若是如同本發明之矽基板一般的添加有碳之高硼濃度的p+基板，則不需要形成使平坦度惡化之PBS，即成為能夠具有充分之去疵能力。
進而，由於係有必要在元件製造工程B開始前便展現充分之去疵效果，並在元件工程中將此去疵效果作維持，因此，在p型矽基板之製造工程中，在不添加碳的情況時，為了提昇析出，係以將氧濃度提昇至10×1018 atoms/cm3 以上且20×1018 atoms/cm3 以下為理想。但是，若是如此這般地而提昇基板中之氧濃度，則係擔憂有位錯伸展至磊晶層所造成的磊晶缺陷之產生。相對於此，如同本發明之矽基板一般，藉由以上述濃度而將碳作添加，係具備有對0.5μm左右以上之大小的堆積缺陷(SF)之產生作抑制的效果。
進而，如同本發明之矽基板一般，藉由以上述之濃度來添加碳，亦能夠對於從析出核所發生之2次缺陷的伸展作抑制。在大小為0.5μm以上且5μm以下之析出物中，為了釋放所產生之形變，在此變形場附近，會產生2次位錯。但是，藉由如同上述一般而添加C，由於係可形成多數之大小為0.5nm以上且100nm以下之析出物，因此，就算將形變釋放，亦僅會產生小規模的2次位錯，其結果，不會有位錯伸展至磊晶層處的情況。並且，由於係可如此這般地使小的析出核以1.0×1010 個/cm3 以上且1.0×1013 個/cm3 以下而存在有多數，因此，係成為能夠展現充分之去疵能力。
以上，雖說明本發明之理想實施形態，但本發明並不被上述之實施形態所限定。只要不脫離本發明之意旨的範圍內，可做構成之附加、省略、替換，及其他之變更。本發明係不被前述之說明所限定，僅被附屬之申請範圍所限定。
W0．．．矽基板
W0a．．．磊晶層
W0b．．．氧化膜
W0c．．．氮化膜
W0d．．．元件區域
W0e．．．塊狀層
W0f．．．加工變質層
W07．．．氧析出物
W1．．．矽基板
W2．．．矽晶圓
W3．．．矽基板
W3a．．．背面
W4．．．基板
W5．．．基板
W5a．．．背面
1．．．p+型矽基板
2．．．p型磊晶層
3．．．矽基板
11．．．第1之n型井區域
12．．．閘極絕緣膜
13．．．p型之傳送通道區域
14．．．n型之通道阻絕區域
15．．．第2之n型井區域
16．．．傳送電極
17．．．n型之正電荷積蓄區域
18．．．p型之不純物擴散區域
19．．．光二極體
20．．．層間絕緣膜
21．．．遮光膜
30．．．p-型矽基板
31．．．p型磊晶層
32．．．低濃度不純物含有層
32a．．．不純物擴散區域
33a．．．元件活性區域
101‧‧‧坩鍋
101a‧‧‧黑鉛坩鍋
101b‧‧‧支持軸
102‧‧‧加熱器
103‧‧‧原料融液
104‧‧‧拉上軸
105‧‧‧種晶夾具
106‧‧‧結晶
107‧‧‧熱遮蔽體
[圖1a]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖1b]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖1c]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖2a]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖2b]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖2c]展示矽基板之製造程序的其中一種實施形態之剖面圖。
[圖3]展示本發明之矽基板的製造程序之流程圖。
[圖4]CZ拉起爐之縱剖面圖。
[圖5]展示氫添加所致之拉上速度區域的變化之模式圖。
[圖6]對本發明之實施例中的熱處理作說明之圖。
[圖7a]展示記憶體元件之製造程序的剖面圖。
[圖7b]展示記憶體元件之製造程序的剖面圖。
[圖7c]展示記憶體元件之製造程序的剖面圖。
[圖8a]展示固體攝像元件之製造程序的剖面圖。
[圖8b]展示固體攝像元件之製造程序的剖面圖。
[圖8c]展示固體攝像元件之製造程序的剖面圖。
[圖8d]展示固體攝像元件之製造程序的剖面圖。
[圖8e]展示固體攝像元件之製造程序的剖面圖。
[圖8f]展示固體攝像元件之製造程序的剖面圖。
W0．．．矽基板
W0d．．．元件區域
W0e．．．塊狀層
W0f．．．加工變質層
W5．．．基板
W5a．．．背面
T5．．．厚度

Claims (13)

  1. 一種矽基板，係為從藉由CZ法而作為碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、初期氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下所育成之矽單結晶而製造的矽基板，其特徵為，具備有：於表面處被形成有元件之元件區域；和被配置在前述矽基板之背面處的隨機性之加工變質層，前述矽基板之厚度，係被設為40μm以下且5μm以上，同時，在前述加工變質層之背面處，係被形成有具備200Mpa以下且5Mpa以上之殘留應力的紋理，而賦予有外因性去疵。
  2. 如申請專利範圍第1項所記載之矽基板，其中，前述殘留應力，係為在對前述矽基板背面作了研削加工後而進行CMP加工所賦予者。
  3. 如申請專利範圍第1項所記載之矽基板，其中，前述殘留應力，係為在對前述矽基板背面作了研削加工後，藉由由膠質氧化矽或是矽結晶又或是類鑽石碳所成的硬度200HV以上1000HV以下之硬質的泥漿而進行CMP加工所賦予者。
  4. 一種矽基板之製造方法，其特徵為，具備有：藉由CZ法而設為碳濃度為1.0×1016 atoms/cm3 以上且1.6×1017 atoms/cm3 以下、初期氧濃度為1.4×1018 atoms/cm3 以上且1.6×1018 atoms/cm3 以下而育成矽單結晶之工程；和將該矽單結晶作切片，而製造晶圓之工程；和於前述晶圓之表面處形成元件區域之工程；和將前述被形成有元件區域之前述晶圓的厚度，減厚為40μm以下且5μm以上之工程，在前述對晶圓進行減厚之工程中，藉由CMP處理來作成被配置在前述晶圓之背面處的隨機性之加工變質層，並在加工變質層之背面處，藉由半研磨來形成具備有200Mpa以下且5Mpa以上之殘留應力的紋理，而賦予外因性去疵。
  5. 如申請專利範圍第4項所記載之矽基板之製造方法，其中，前述產生殘留應力之加工，係為前述矽基板背面之研削、以及其後之CMP加工。
  6. 如申請專利範圍第4項所記載之矽基板之製造方法，其中，前述產生殘留應力之加工，係為前述矽基板背面之研削加工，以及其後所進行之藉由由膠質氧化矽或是矽結晶又或是類鑽石碳所成的硬度200HV以上1000HV以下之硬質的泥漿所致之CMP加工。
  7. 一種矽基板，其特徵為，係具備有藉由如同申請專利範圍第4項中所記載之製造方法而製造的記憶體元 件。
  8. 一種矽基板，其特徵為，係具備有藉由如同申請專利範圍第5項中所記載之製造方法而製造的記憶體元件。
  9. 一種矽基板，其特徵為，係具備有藉由如同申請專利範圍第6項中所記載之製造方法而製造的記憶體元件。
  10. 如申請專利範圍第1項所記載之矽基板，其中，前述隨機性之加工變質層，係具備有藉由在壓力100~500g/cm2 、處理時間10~60秒之條件下的矽基板背面之研磨所得到的殘留應力。
  11. 如申請專利範圍第1項所記載之矽基板，其中，係具備有被配置在前述元件區域之下的塊狀層(bulk layer)。
  12. 如申請專利範圍第4項所記載之矽基板之製造方法，其中，在前述進行半研磨之研磨工程中，係在壓力100~500g/cm2 、處理時間10~60秒之條件下而對於前述晶圓之背面進行研磨。
  13. 如申請專利範圍第4項所記載之矽基板之製造方法，其中，在前述對晶圓進行減厚之工程中，作成被配置在前述元件區域之下的塊狀層(bulk layer)。
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